KR0166794B1 - 그레이디드 접합 형성방법 - Google Patents
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Abstract
본 발명은 그레이디드 접합(Graded Junction) 형성방법에 관한 것으로, 특히 MIS(Metal Insulator Semiconductor) 구조를 갖는 소자의 소오스/드레인(S/D) 영역 형성이나 바이폴라(Bipolar) 접합형성에 적당하도록 한 것이다.
이와 같은 본 발명의 그레이디드 접합 형성방법은 활성영역과 필드영역이 정의된 반도체 기판상에 게이트 전극을 형성하는 공정과, 상기 게이트 전극을 포함한 반도체 기판상에 포토레지스트를 코팅하는 공정과, 소오스/드레인 형성영역의 상기 포토레지스트를 선택적으로 제거하고 프리-베이크하여 상기 포토레지스트를 플로우잉 시키는 공정과, 상기 플로우잉된 포토레지스트와 게이트 전극을 마스크로 이용하여 포토레지스트의 두께에 의해 LDD구조를 갖도록 불순물 이온주입하는 공정과, 상기 포토레지스트를 제거하고 열처리하는 공정을 포함하여 이루어진다.
Description
제1a도는 종래의 LDD 그레이디드 접합구조 단면도.
제1b도는 종래의 LDD 그레이디드 접합구조 단면도.
제2도는 본 발명의 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 게이트 산화막
3 : 게이트 전극 4 : 포토레지스트
본 발명은 그레이디드 접합(Graded Junction) 형성방법에 관한 것으로, 특히 MIS(Metal Insulator Semiconductor) 구조를 갖는 소자(Device)의 소오스/드레인(S/D) 영역 형성이나 바이폴라(Bipolar) 접합형성에 적당하도록 한 것이다.
종래의 그레이디드 접합 형성방법으로는 게이트 폴리 사이드 측벽을 형성시켜 이온주입시 자동으로 그레이디드 접합이 형성되도록 하는 LDD(Lightly Doped Drain) 방법과 이중이온 주입에 의해 그레이디드 접합이 형성되도록 하는 DDD(Double Doped Drain) 방법이 있다.
이하에서 이를 첨부된 제1도 (a)(b)에 의거하여 상술하면 다음과 같다.
먼저 (a)와 같이 필드영역과 활성영역이 정의되어 필드영역이 필드 산화막(FIELD OXIDE)이 형성된 기판상에 게이트 산화막(GATE OXIDE) 및 게이트(GATE)를 형성한 후, 상기 게이트(GATE)를 마스크로 이용하여 기판에 저농도(N-) 이온주입하고, 전면에 LTO(Low Temperature Oxide) 등을 증착하여 에치 백(또는 스페이스 에치)하므로써 게이트 측벽에 측벽(Side Wall)을 형성한다.
그리고 측벽과 게이트를 마스크로 이용하여 고농도(N+) 이온주입하므로써, LDD 구조의 그레이디드 접합을 형성하였다.
이때, 저농도(N-) 이온주입을 얇게 하고, 고농도(N+) 이온주입은 깊게 형성한 것이다.
다음으로 (b)와 같이 필드영역과 활성영역을 정의하여 필드영역에 필드산화막이 형성된 기판상에 게이트 산화막 및 게이트를 형성한 후, 게이트를 마스크로 이용하여 기판에 저농도(N-) 이온주입하고, (a)와 같은 방법으로 게이트 측벽에 LTO 측벽을 형성한다.
그리고 LTO 측벽과 게이트를 마스크로 이용하여 고농도(N+) 이온주입을 실시하여 그레이디드 접합을 형성하였다.
이때, 저농도(N-) 이온주입을 할시에는 고농도(N+) 이온주입을 행할 경우보다 더 깊게 이온주입하므로써 S/D 영역의 불순물 농도가 S/D 영역의 에지(Edge)쪽으로 갈수록 감소하게 하여 에지쪽에서 발생할 수 있는 핫 캐리어 효과(Hot Carrier Effect)등 소자에 악영향을 줄 수 있는 요소를 제거할 수 있도록 한 방법이다.
그러나, 이와 같은 종래의 LDD 및 DDD 방법을 사용하는 경우에는 LTO 증착 및 에치백 공정 등의 측벽 형성과정이 필요하든지 아니면 이온주입을 두 번해야 하는 등 공정이 복잡해지는 단점이 있다.
본 발명은 상기 단점을 제거하기 위한 것으로, 비교적 간단한 공정으로 그레이디드 접합을 형성할 수 있는 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 수단으로서 본 발명은 포토레지스트(P.R ; Photo Resist)만을 사용하되 이를 코팅하고 고온에서 이온주입전 프리-베이크(Pre-Bake)하여 플로우잉(Flowing)시킨후 이온주입을 실시한다.
이를 첨부된 제2도 (a) 내지 (f)를 이용하여 상술하면 다음과 같다.
먼저 (a)와 같이 필드영역에 선택적으로 필드산화막(5)이 형성된 실리콘기판(1)의 활성영역중에 게이트 산화막(2)과 게이트 전극(3)을 형성한다.
이어 (b)와 같이 상기 게이트 전극(3)을 포함한 실리콘 기판(1) 전면에 포토레지스트(4)를 코팅한다.
그리고 (c)(d)와 같이 소오스/드레인 영역을 형성할 상기 포토레지스트(4)의 부분을 노광(Exposure)하고 이를 현상(Develop)하여 상기 노광된 부분의 포토레지스트(4)를 선택적으로 제거한다.
이어 (e)와 같이 약 80℃~200℃의 온도에서 프리-베이크하여 플로우잉된 포토레지스트(4)의 각도(θ)가 약 2°~ 50°가 되도록 한 다음 빔에너지(Beam Energy) 5keV 이상으로 이온주입을 실시한다.
이때 플로우잉되어 얇아진 부분의 포토레지스트(4)를 통하여서는 N-영역이 형성되고 포토레지스트(4)가 없는 부분에만 N+영역이 형성되어 종래에 의한 구조와 동일 또는 유사한 구조를 갖게 된다.
이어 (f)와 같이 포토레지스트(4)를 벗겨내고 열처리공정을 수행하므로써 공정이 완료된다.
이상과 같이 본 발명은 PN접합, 리지스터형성, MIS구조, 바이폴라구조 등 그레이디드 접합을 필요로 하는 경우 단지 한 번의 포토레지스트 마스킹 공정과 이온주입을 실시하여 그레이디즈 접합을 형성하므로써 공정의 스텝 및 시간을 단축시킬 수 있음은 물론 원하는 LDD 구조를 쉽게 형성할 수 있는 효과가 있다.
Claims (3)
- 활성영역과 필드영역이 정의된 반도체 기판상에 게이트 전극을 형성하는 공정과, 상기 게이트 전극을 포함한 반도체 기판상에 포토레지스트를 코팅하는 공정과, 소오스/드레인 형성영역의 상기 포토레지스트를 선택적으로 제거하고 프리-베이크하여 상기 포토레지스트를 플로우잉 시키는 공정과, 상기 플로우잉된 포토레지스트와 게이트 전극을 마스크로 이용하여 포토레지스트의 두께에 의해 LDD구조를 갖도록 불순물 이온주입하는 공정과, 상기 포토레지스트를 제거하고 열처리하는 공정을 포함하여 이루어짐을 특징으로 하는 그레이디드 접합 형성방법.
- 제1항에 있어서, 프리-베이크는 약 80℃~200℃에서 행함을 특징으로 하는 그레이디드 접합 형성방법.
- 제1항에 있어서, 프리 베이크에 의해 플로우잉되는 포토레지스트의 각도는 약 2°~ 50°인 것을 특징으로 하는 그레이디드 접합 형성방법.
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| KR920005361A KR920005361A (ko) | 1992-03-28 |
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1990
- 1990-08-10 KR KR1019900012336A patent/KR0166794B1/ko not_active IP Right Cessation
Also Published As
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| KR920005361A (ko) | 1992-03-28 |
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