JPS6318330B2 - - Google Patents
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- JPS6318330B2 JPS6318330B2 JP58194474A JP19447483A JPS6318330B2 JP S6318330 B2 JPS6318330 B2 JP S6318330B2 JP 58194474 A JP58194474 A JP 58194474A JP 19447483 A JP19447483 A JP 19447483A JP S6318330 B2 JPS6318330 B2 JP S6318330B2
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Classifications
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は高密度半導体装置の製法に関するもの
で、さらに詳細に述べれば、自己整合チヤネル・
ストツパを有する厚いフイールド誘電体により装
置分離が行われている半導体装置の製法に関する
ものである。
で、さらに詳細に述べれば、自己整合チヤネル・
ストツパを有する厚いフイールド誘電体により装
置分離が行われている半導体装置の製法に関する
ものである。
半導体装置の重要な点は、同一基板上に隣接す
る装置（デバイス）を電気的に分離するための手
段である。分離を行う製造工程により、装置の電
気的性質だけでなく、装置と装置の間隔（すなわ
ち装置の集積密度）も影響を受ける。分離領域の
下にドーピングがあることを、“寄生チヤネル・
ストツパ”ドーピングといい、軽くドープした基
板を使用したときに、フイールド分離の下の逆転
による不必要な導通を回避するために重要であ
る。軽くドープした基板を使用することは、信頼
性を低下させる熱電子効果を減少させると同時
に、性能を低下させる拡散線キヤパシタンスを減
少させるために行われている。フイールド分離の
下のチヤネル・ストツパ・ドーピングとともに、
ゲート閾値電圧を、許容される作動レベルに調整
するために装置内に通常チヤネル・ドーピングを
行う。
る装置（デバイス）を電気的に分離するための手
段である。分離を行う製造工程により、装置の電
気的性質だけでなく、装置と装置の間隔（すなわ
ち装置の集積密度）も影響を受ける。分離領域の
下にドーピングがあることを、“寄生チヤネル・
ストツパ”ドーピングといい、軽くドープした基
板を使用したときに、フイールド分離の下の逆転
による不必要な導通を回避するために重要であ
る。軽くドープした基板を使用することは、信頼
性を低下させる熱電子効果を減少させると同時
に、性能を低下させる拡散線キヤパシタンスを減
少させるために行われている。フイールド分離の
下のチヤネル・ストツパ・ドーピングとともに、
ゲート閾値電圧を、許容される作動レベルに調整
するために装置内に通常チヤネル・ドーピングを
行う。
チヤネル・ストツパすなわち“フイールド”ド
ーピング部を設けるために用いる１つの技術は、
余分にマスキングの工程を使用することである。
この方法はR.J.Whittierの“Semiconductor
Memories：The Impact and Momentum of
Current Technology”と題する題文（IEEE
Electro 76 Meeting Tech.Digest.Session 33、
p.2、Boston、May 11、1976）に開示される。
結果として生成した分離構造により、分離材料
（すなわち二酸化ケイ素）に自己整合しないドー
ピング領域を生じる。したがつて、この技術は付
加的な面積を必要とし、さらにマスキング操作を
行わなければならないほか、装置の集積密度を減
少させる欠点がある。分離領域を画成するのに用
いるレジスト領域は、装置部分ではなく、分離領
域の上に位置している。この技術は非埋設または
“プレーナー”分離と呼ぶことがある。
ーピング部を設けるために用いる１つの技術は、
余分にマスキングの工程を使用することである。
この方法はR.J.Whittierの“Semiconductor
Memories：The Impact and Momentum of
Current Technology”と題する題文（IEEE
Electro 76 Meeting Tech.Digest.Session 33、
p.2、Boston、May 11、1976）に開示される。
結果として生成した分離構造により、分離材料
（すなわち二酸化ケイ素）に自己整合しないドー
ピング領域を生じる。したがつて、この技術は付
加的な面積を必要とし、さらにマスキング操作を
行わなければならないほか、装置の集積密度を減
少させる欠点がある。分離領域を画成するのに用
いるレジスト領域は、装置部分ではなく、分離領
域の上に位置している。この技術は非埋設または
“プレーナー”分離と呼ぶことがある。
もう１つの分離技術はフイールド分離とフイー
ルド・ドーピングの自己整合を行うもので、
Whittierの上記の論文に述べられている。この技
術は、選択酸化、局部酸化または準埋設酸化とも
いわれ、米国特許第3751722号明細書および米国
特許第3752711号明細書に述べられている。準埋
設（semi−recessed）酸化物分離構造体は、フ
イールド・ドーピングとフイールド分離の自己整
合、１回のみのマスキングの使用、および平面性
の改善等、数多くの特長を持つている。しかし、
この方法にはまだ多くの欠点がある。たとえば、
酸化物バリア層、たとえば窒化物が装置部分の上
にあることにより歪みを生じることがあり、フイ
ールド分離を行うのに必要な熱酸化の間に装置部
分を永久的に破損することがある。さらに、横方
向の酸化、すなわち“Bird′s Beak Effect”と
一般に呼ばれ、E.Basscous、H.N.YuおよびV.
Maniscalcoが“The Formation of Bird′s
Beak in Si Structure with Recessed SiO2”
Extended Abstracts、p.457〜458 ECS Fall
Meeting、Dallas、Oct.5〜10、1975で述べる方
法により装置面積が不必要に減少し、フイールド
分離部分が不必要に増大する。さらに、この方法
では、装置領域を保護し、画成するために余分に
酸化ケイ素（基板の保護）、窒化ケイ素（酸化バ
リア層）および酸化ケイ素（酸化物層の画成）の
層を必要とする。さらに画成酸化物層を除去する
と、特にたとえば米国特許第3899363号明細書に
述べるように生成した完全埋設（fully−
recessed）酸化物分離領域に於けるような、比較
的厚い酸化物層が必要な場合、埋設酸化物の厚
さ、またはその横方向の広がりに影響を与える。
ルド・ドーピングの自己整合を行うもので、
Whittierの上記の論文に述べられている。この技
術は、選択酸化、局部酸化または準埋設酸化とも
いわれ、米国特許第3751722号明細書および米国
特許第3752711号明細書に述べられている。準埋
設（semi−recessed）酸化物分離構造体は、フ
イールド・ドーピングとフイールド分離の自己整
合、１回のみのマスキングの使用、および平面性
の改善等、数多くの特長を持つている。しかし、
この方法にはまだ多くの欠点がある。たとえば、
酸化物バリア層、たとえば窒化物が装置部分の上
にあることにより歪みを生じることがあり、フイ
ールド分離を行うのに必要な熱酸化の間に装置部
分を永久的に破損することがある。さらに、横方
向の酸化、すなわち“Bird′s Beak Effect”と
一般に呼ばれ、E.Basscous、H.N.YuおよびV.
Maniscalcoが“The Formation of Bird′s
Beak in Si Structure with Recessed SiO2”
Extended Abstracts、p.457〜458 ECS Fall
Meeting、Dallas、Oct.5〜10、1975で述べる方
法により装置面積が不必要に減少し、フイールド
分離部分が不必要に増大する。さらに、この方法
では、装置領域を保護し、画成するために余分に
酸化ケイ素（基板の保護）、窒化ケイ素（酸化バ
リア層）および酸化ケイ素（酸化物層の画成）の
層を必要とする。さらに画成酸化物層を除去する
と、特にたとえば米国特許第3899363号明細書に
述べるように生成した完全埋設（fully−
recessed）酸化物分離領域に於けるような、比較
的厚い酸化物層が必要な場合、埋設酸化物の厚
さ、またはその横方向の広がりに影響を与える。
イオン注入およびリフト・オフによる自己整合
ドーピング領域の製造方法は米国特許第4144101
号明細書に記載されている。この方法で用いられ
る構造は、第１図に示すとおりである。この特許
明細書には、イオン注入５により生成した注入チ
ヤネル・ストツパを限定するレジスト・マスク４
を含む補助マスクを使用する方法が記載されてい
る。この方法では、レジスト・マスク４は酸化ケ
イ素層３の上面に位置している。この方法はイオ
ン注入による自己整合ドーピング領域を生成させ
るには効果的であるが、装置分離が必要なため、
厚いフイールド分離と薄い装置誘電体（SiO2）
領域の両方が必要な装置には不適当である。
ドーピング領域の製造方法は米国特許第4144101
号明細書に記載されている。この方法で用いられ
る構造は、第１図に示すとおりである。この特許
明細書には、イオン注入５により生成した注入チ
ヤネル・ストツパを限定するレジスト・マスク４
を含む補助マスクを使用する方法が記載されてい
る。この方法では、レジスト・マスク４は酸化ケ
イ素層３の上面に位置している。この方法はイオ
ン注入による自己整合ドーピング領域を生成させ
るには効果的であるが、装置分離が必要なため、
厚いフイールド分離と薄い装置誘電体（SiO2）
領域の両方が必要な装置には不適当である。
The IBM Technical Disclosure Bulletin、
October、1972、p.2133には、第１のレジスト・
イメージ・パターンを限定し、第２のフオトレジ
ストを最初に生成した部分を埋めるために適用す
る２レジスト・イメージ反転法が述べられてい
る。この第２のレジストは、最初のレジストが露
出するまで除去される。その後最初のパターンの
陰画に相当する第２のレジストの部分を残して除
去される。レジスト処理段階の間に行われる従来
の半導体処理については記載されていない。
October、1972、p.2133には、第１のレジスト・
イメージ・パターンを限定し、第２のフオトレジ
ストを最初に生成した部分を埋めるために適用す
る２レジスト・イメージ反転法が述べられてい
る。この第２のレジストは、最初のレジストが露
出するまで除去される。その後最初のパターンの
陰画に相当する第２のレジストの部分を残して除
去される。レジスト処理段階の間に行われる従来
の半導体処理については記載されていない。
フイールド酸化物およびイオン注入チヤネル・
ストツパが自己整合されることを特徴とする半導
体装置たとえばFET装置の製法につき述べる。
この方法には、半導体ウエハ上に厚いフイールド
酸化物を成長もしくは付着させ、能動的な装置部
分を露出させるため、フオトレジスト・パターン
を塗布し、露出し、現象し、フオトレジスト・パ
ターンの開口部を通してフイールド酸化物のエツ
チングを行い、重合物またはフオトレジスト等の
自己レベリング・マスキング材料をエツチングし
たフオトレジストに覆われたフイールド酸化物上
に塗布し、フオトレジスト・パターン上の自己レ
ベリング・マスキング材料を除去し、フオトレジ
スト・パターンをすべて除去して、上記開口部の
領域に、フイールド酸化物の表面から突出したマ
スキング材料のプラグを残し、チヤネル・ストツ
パ・イオンをフイールド酸化物中にイオン注入
し、マスキング材料を除去することを特徴とす
る。この方法は、処理バイアスの減少、および現
在の非自己整合方法よりも横方向の拡散が少いた
め、回路密度が改善されるという利点がある。さ
らに従来の自己整合方法よりも工程が少なくなる
利点もある。
ストツパが自己整合されることを特徴とする半導
体装置たとえばFET装置の製法につき述べる。
この方法には、半導体ウエハ上に厚いフイールド
酸化物を成長もしくは付着させ、能動的な装置部
分を露出させるため、フオトレジスト・パターン
を塗布し、露出し、現象し、フオトレジスト・パ
ターンの開口部を通してフイールド酸化物のエツ
チングを行い、重合物またはフオトレジスト等の
自己レベリング・マスキング材料をエツチングし
たフオトレジストに覆われたフイールド酸化物上
に塗布し、フオトレジスト・パターン上の自己レ
ベリング・マスキング材料を除去し、フオトレジ
スト・パターンをすべて除去して、上記開口部の
領域に、フイールド酸化物の表面から突出したマ
スキング材料のプラグを残し、チヤネル・ストツ
パ・イオンをフイールド酸化物中にイオン注入
し、マスキング材料を除去することを特徴とす
る。この方法は、処理バイアスの減少、および現
在の非自己整合方法よりも横方向の拡散が少いた
め、回路密度が改善されるという利点がある。さ
らに従来の自己整合方法よりも工程が少なくなる
利点もある。
便宜上、本発明の特異な製造工程はプレーナー
二酸化ケイ素分離方法に於けるフイールド・ドー
ピングについて述べる。もちろん最少のマスキン
グ工程と同時に自己整合が必要な場合は、基板上
に存在する層の予め選択した領域の下にイオン注
入領域を設けるのにも適用できることは明らかで
ある。さらに、製作工程は半導体基板としてｐ型
ケイ素（シリコン）基板、注入する不純物の種類
としてｐ型の不純物を用いる好ましい例について
述べる。これによりｎチヤネルFET技術を導く
ものである。したがつて、ｎ型の基板およびｎ型
の注入不純物は、本発明に従つてｐチヤネル
FET技術に使用することができることが理解で
きる。
二酸化ケイ素分離方法に於けるフイールド・ドー
ピングについて述べる。もちろん最少のマスキン
グ工程と同時に自己整合が必要な場合は、基板上
に存在する層の予め選択した領域の下にイオン注
入領域を設けるのにも適用できることは明らかで
ある。さらに、製作工程は半導体基板としてｐ型
ケイ素（シリコン）基板、注入する不純物の種類
としてｐ型の不純物を用いる好ましい例について
述べる。これによりｎチヤネルFET技術を導く
ものである。したがつて、ｎ型の基板およびｎ型
の注入不純物は、本発明に従つてｐチヤネル
FET技術に使用することができることが理解で
きる。
第２Ａ図には、最初の構造の断面は１０で示さ
れる。ｐ型のケイ素基板１２はたとえば、抵抗率
が約10〜15Ω−cmで、任意の結晶配列（たとえば
＜100＞）のものが用いられる。この基板は従来
の結晶成長技術に従つて、ホウ素等のｐ型ドープ
材の存在の下に成長させたｐ型ケイ素のブールを
スライスし、研磨して製造する。ケイ素に加える
ｐ型ドープ材としては他にアルミニウム、ガリウ
ム、インジウム等がある。
れる。ｐ型のケイ素基板１２はたとえば、抵抗率
が約10〜15Ω−cmで、任意の結晶配列（たとえば
＜100＞）のものが用いられる。この基板は従来
の結晶成長技術に従つて、ホウ素等のｐ型ドープ
材の存在の下に成長させたｐ型ケイ素のブールを
スライスし、研磨して製造する。ケイ素に加える
ｐ型ドープ材としては他にアルミニウム、ガリウ
ム、インジウム等がある。
次に、厚さ約1500〜10000オングストローム、
好ましくは約5000〜5400オングストロームの比較
的薄い二酸化ケイ素層１４を湿式熱酸化、たとえ
ば水蒸気の存在下で約900〜1000℃で酸化して生
成する。これは最終のフイールド酸化物の厚みで
はないため、初期フイールド酸化物厚みと称す
る。この酸化物はまたSiO2の化学蒸着被膜であ
つてもよい。
好ましくは約5000〜5400オングストロームの比較
的薄い二酸化ケイ素層１４を湿式熱酸化、たとえ
ば水蒸気の存在下で約900〜1000℃で酸化して生
成する。これは最終のフイールド酸化物の厚みで
はないため、初期フイールド酸化物厚みと称す
る。この酸化物はまたSiO2の化学蒸着被膜であ
つてもよい。
次に、第２Ｂ図に示すように、レジストを塗布
し、レジストに前もつて選択したパターン１６Ａ
および１６Ｂを生成させるためマスキング・パタ
ーンを通して入射する光に露出する。レジスト層
は通常厚みが約10000〜24000オングストローム、
好ましくは約18000オングストロームとする。レ
ジスト材料として代表的なものは、AZ1350（商
標）等のジアゾ型の陽面フオトレジストで、基板
に回転塗布し、約80〜95℃で５〜15分ベークす
る。本例はレジストの所定のパターンを生成させ
るためフオトマスクを使用して直接電子線または
光子に露出する。レジスト・パターンはアルカリ
水溶液たとえば0.1〜0.3M KOHに数分間浸漬し
て現像する。
し、レジストに前もつて選択したパターン１６Ａ
および１６Ｂを生成させるためマスキング・パタ
ーンを通して入射する光に露出する。レジスト層
は通常厚みが約10000〜24000オングストローム、
好ましくは約18000オングストロームとする。レ
ジスト材料として代表的なものは、AZ1350（商
標）等のジアゾ型の陽面フオトレジストで、基板
に回転塗布し、約80〜95℃で５〜15分ベークす
る。本例はレジストの所定のパターンを生成させ
るためフオトマスクを使用して直接電子線または
光子に露出する。レジスト・パターンはアルカリ
水溶液たとえば0.1〜0.3M KOHに数分間浸漬し
て現像する。
第２Ｃ図に示すように、レジスト層のパターン
１６Ａ，１６Ｂにより露出したフイールド酸化物
層１４はプラズマまたは反応性イオン・エツチン
グにより除去し、フイールド酸化物領域１４Ａお
よび１４Ｂを生成させる。フイールド酸化物層１
４のエツチングにより露出したケイ素層１２は将
来のゲートもしくは拡散領域となる。後述するよ
うに、フイールド酸化物の端部のフイールド・ス
トツパ・イオン注入のプロフイールは、第２Ｃ図
の被膜１６Ａ，１６Ｂ，１４Ａ，１４Ｂの傾斜お
よびアンダーカツトを変化させることにより調整
することができる。これらの形状は、１６Ａ，１
６Ｂを約105〜120℃のガラス転移温度以上に加熱
して軟化させ、被膜１６Ａ，１６Ｂ，１４Ａ，１
４Ｂのエツチング・プロセスの選択性を変えるこ
とにより変化させることができる。アンダーカツ
トのない形状を第２Ｄ図に示す。
１６Ａ，１６Ｂにより露出したフイールド酸化物
層１４はプラズマまたは反応性イオン・エツチン
グにより除去し、フイールド酸化物領域１４Ａお
よび１４Ｂを生成させる。フイールド酸化物層１
４のエツチングにより露出したケイ素層１２は将
来のゲートもしくは拡散領域となる。後述するよ
うに、フイールド酸化物の端部のフイールド・ス
トツパ・イオン注入のプロフイールは、第２Ｃ図
の被膜１６Ａ，１６Ｂ，１４Ａ，１４Ｂの傾斜お
よびアンダーカツトを変化させることにより調整
することができる。これらの形状は、１６Ａ，１
６Ｂを約105〜120℃のガラス転移温度以上に加熱
して軟化させ、被膜１６Ａ，１６Ｂ，１４Ａ，１
４Ｂのエツチング・プロセスの選択性を変えるこ
とにより変化させることができる。アンダーカツ
トのない形状を第２Ｄ図に示す。
第２Ｅ図に示すように、重合物またはフオトレ
ジスト等の自己レベリング・マスキング材の層２
０をフオトレジスト・パタン１６Ａ，１６Ｂおよ
び酸化物１４のエツチングした部分に塗布する。
適当な重合物の例として、クロロベンゼンに溶解
したポリメチル・メタクリレートがある。このフ
オトレジスト層の厚みは厳格ではなく、第１のレ
ジスト１６Ａ，１６Ｂの上部表面から2500〜
10000オングストロームのオーダーとする。層２
０のフオトレジスト材料は、レジスト・パターン
１６Ａ，１６Ｂと混合したり、これらを溶解させ
たりしないものとする。レジスト層２０は、レジ
スト１６Ａおよび１６Ｂの間および酸化物層１４
をエツチングした孔を埋める。クロロベンゼンに
溶解したポリメチル・メタクリレートがこのよう
なフオトレジスト即ち重合物である。
ジスト等の自己レベリング・マスキング材の層２
０をフオトレジスト・パタン１６Ａ，１６Ｂおよ
び酸化物１４のエツチングした部分に塗布する。
適当な重合物の例として、クロロベンゼンに溶解
したポリメチル・メタクリレートがある。このフ
オトレジスト層の厚みは厳格ではなく、第１のレ
ジスト１６Ａ，１６Ｂの上部表面から2500〜
10000オングストロームのオーダーとする。層２
０のフオトレジスト材料は、レジスト・パターン
１６Ａ，１６Ｂと混合したり、これらを溶解させ
たりしないものとする。レジスト層２０は、レジ
スト１６Ａおよび１６Ｂの間および酸化物層１４
をエツチングした孔を埋める。クロロベンゼンに
溶解したポリメチル・メタクリレートがこのよう
なフオトレジスト即ち重合物である。
第２Ｆ図に示すように、第２のレジスト層２０
は反応性イオンまたはプラズマ・エツチングのい
ずれかにより除去し、第１のレジスト・パターン
１６Ａおよび１６Ｂを露出させる。このエツチン
グ工程により、レジスト・パターン１６Ａ，１６
Ｂおよびエツチングにより除去したフイールド酸
化物１４の間にプラグ部２０Ａが残る。第２Ｇ図
に示す次の工程は、フイールド酸化物のエツチン
グされた領域を残して第１のレジスト・パターン
１６Ａおよび１６Ｂを溶解することである。これ
により、フイールド酸化物領域１４Ａおよび１４
Ｂよりも実質的に厚いプラグ部２０Ａが残る。
は反応性イオンまたはプラズマ・エツチングのい
ずれかにより除去し、第１のレジスト・パターン
１６Ａおよび１６Ｂを露出させる。このエツチン
グ工程により、レジスト・パターン１６Ａ，１６
Ｂおよびエツチングにより除去したフイールド酸
化物１４の間にプラグ部２０Ａが残る。第２Ｇ図
に示す次の工程は、フイールド酸化物のエツチン
グされた領域を残して第１のレジスト・パターン
１６Ａおよび１６Ｂを溶解することである。これ
により、フイールド酸化物領域１４Ａおよび１４
Ｂよりも実質的に厚いプラグ部２０Ａが残る。
次に第２Ｈ図に示すように、ホウ素イオンのよ
うなｐ型不純物２４をイオン注入する。ホウ素イ
オンは、たとえば150KeVのエネルギーで１平方
センチメートル当り約５×1012個の原子の放射量
で注入し、約２Ω−cmのフイールド表面ドーピン
グを行う。150KeVのエネルギーでのホウ素イオ
ンは範囲が約4000オングストローム、標準偏差は
約700オングストロームである。この工程で、レ
ジストのプラグ部２０Ａは、イオンがレジスト・
プラグ部２０Ａを通過せず、フイールド酸化物領
域１４Ａおよび１４Ｂを通過するような注入マス
クとして作用する。ホウ素イオン２４により、寄
生チヤネル・ストツパ領域２２Ａおよび２２Ｂが
得られる。
うなｐ型不純物２４をイオン注入する。ホウ素イ
オンは、たとえば150KeVのエネルギーで１平方
センチメートル当り約５×1012個の原子の放射量
で注入し、約２Ω−cmのフイールド表面ドーピン
グを行う。150KeVのエネルギーでのホウ素イオ
ンは範囲が約4000オングストローム、標準偏差は
約700オングストロームである。この工程で、レ
ジストのプラグ部２０Ａは、イオンがレジスト・
プラグ部２０Ａを通過せず、フイールド酸化物領
域１４Ａおよび１４Ｂを通過するような注入マス
クとして作用する。ホウ素イオン２４により、寄
生チヤネル・ストツパ領域２２Ａおよび２２Ｂが
得られる。
第２Ｉ図に示すように、レジスト・プラグ部２
０Ａを濃硫酸および濃硝酸の高温溶液等のエツチ
ング液に溶解させるか、O2気体混合物によるプ
ラズマ・アツシング等の従来の手段により除去す
る。これにより、将来のゲートもしくは拡散域に
用いる領域２６が残る。
０Ａを濃硫酸および濃硝酸の高温溶液等のエツチ
ング液に溶解させるか、O2気体混合物によるプ
ラズマ・アツシング等の従来の手段により除去す
る。これにより、将来のゲートもしくは拡散域に
用いる領域２６が残る。
この方法には、埋設酸化物型分離法につきもの
の問題を回避するとともに、現在の準ROXまた
は非自己整合方法よりも、横方向の拡散が少なく
なり、回路密度が改善されるという利点がある。
さらにこの方法は、製造方式に用いるのに適した
非常に簡単な方法である。
の問題を回避するとともに、現在の準ROXまた
は非自己整合方法よりも、横方向の拡散が少なく
なり、回路密度が改善されるという利点がある。
さらにこの方法は、製造方式に用いるのに適した
非常に簡単な方法である。
第１図は従来技術により生成した自己整合フイ
ールド・ドーピングによるプレーナー分離を示す
図、第２Ａ図〜第２Ｉ図は本発明による製法の各
段階における断面を示す図である。 １０……初期構造の断面、１２……ケイ素層、
１４……二酸化ケイ素層、１６Ａ，１６Ｂ……レ
ジスト・パターン、２０……自己レベリング・マ
スキング層、２０Ａ……プラグ部、２２Ａ，２２
Ｂ……チヤネル・ストツパ領域、２４……ホウ素
イオン。
ールド・ドーピングによるプレーナー分離を示す
図、第２Ａ図〜第２Ｉ図は本発明による製法の各
段階における断面を示す図である。 １０……初期構造の断面、１２……ケイ素層、
１４……二酸化ケイ素層、１６Ａ，１６Ｂ……レ
ジスト・パターン、２０……自己レベリング・マ
スキング層、２０Ａ……プラグ部、２２Ａ，２２
Ｂ……チヤネル・ストツパ領域、２４……ホウ素
イオン。
Claims (1)
- 【特許請求の範囲】 １ (a) 半導体基板上にフイールド誘電体層を設
ける工程と、 (b) 上記基板上に、半導体装置形成予定領域に開
口を有する第１マスク層を設ける工程と、 (c) 上記開口の領域のフイールド誘電体層部分を
エツチング工程と、 (d) 上記開口の領域を埋め且つ上記第１マスク層
上に延びるように、平坦な上面を有する第２マ
スク層を付着する工程と、 (e) 上記第１マスク層が露出されるまで且つ上記
開口の領域の上記第２マスク層が、露出される
上記第１マスク層の上面と実質的に一致する上
面を持つようにエツチングする工程と、 (f) 露出した上記第１マスク層を除去する工程
と、 (g) 上記開口の領域に残された上記第２マスク層
をマスクとして用いて、残つているフイールド
誘電体層の下にチヤネル・ストツパ領域をイオ
ン注入する工程と、 を含み、上記第１マスク層は 上記チヤネル・ストツパ領域のイオン注入用マ
スクとして働くのに十分な厚さの上記第２マスク
層が上記開口の領域に残されるような厚さで設け
られることを特徴とする半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US44785282A | 1982-12-08 | 1982-12-08 | |
| US447852 | 1982-12-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59106134A JPS59106134A (ja) | 1984-06-19 |
| JPS6318330B2 true JPS6318330B2 (ja) | 1988-04-18 |
Family
ID=23778000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19447483A Granted JPS59106134A (ja) | 1982-12-08 | 1983-10-19 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0111097B1 (ja) |
| JP (1) | JPS59106134A (ja) |
| DE (1) | DE3371837D1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1985001613A1 (en) * | 1983-09-30 | 1985-04-11 | Hughes Aircraft Company | High density mosfet with field oxide aligned channel stops and method of fabricating the same |
| US5342803A (en) * | 1993-02-03 | 1994-08-30 | Rohm, Co., Ltd. | Method for isolating circuit elements for semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5772344A (en) * | 1980-10-24 | 1982-05-06 | Toshiba Corp | Manufacture of semiconductor device |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4140547A (en) * | 1976-09-09 | 1979-02-20 | Tokyo Shibaura Electric Co., Ltd. | Method for manufacturing MOSFET devices by ion-implantation |
| US4144101A (en) * | 1978-06-05 | 1979-03-13 | International Business Machines Corporation | Process for providing self-aligned doping regions by ion-implantation and lift-off |
| US4219379A (en) * | 1978-09-25 | 1980-08-26 | Mostek Corporation | Method for making a semiconductor device |
| US4347654A (en) * | 1980-06-18 | 1982-09-07 | National Semiconductor Corporation | Method of fabricating a high-frequency bipolar transistor structure utilizing permeation-etching |
| DE3031170A1 (de) * | 1980-08-18 | 1982-03-25 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von integrierten mos-schaltungen nach dem sogenannten locos-verfahren |
-
1983
- 1983-10-11 EP EP19830110129 patent/EP0111097B1/en not_active Expired
- 1983-10-11 DE DE8383110129T patent/DE3371837D1/de not_active Expired
- 1983-10-19 JP JP19447483A patent/JPS59106134A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5772344A (en) * | 1980-10-24 | 1982-05-06 | Toshiba Corp | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0111097A1 (en) | 1984-06-20 |
| JPS59106134A (ja) | 1984-06-19 |
| EP0111097B1 (en) | 1987-05-27 |
| DE3371837D1 (en) | 1987-07-02 |
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