JPH042134A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH042134A JPH042134A JP10251490A JP10251490A JPH042134A JP H042134 A JPH042134 A JP H042134A JP 10251490 A JP10251490 A JP 10251490A JP 10251490 A JP10251490 A JP 10251490A JP H042134 A JPH042134 A JP H042134A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野コ
本発明は絶縁膜を介して半導体基板上に形成された配線
が前記絶縁膜に選択的に形成されたコンタクトホールを
介して前記基板表面に形成された不純物拡散層と接続さ
れた半導体装置及びその製造方法に関する。
が前記絶縁膜に選択的に形成されたコンタクトホールを
介して前記基板表面に形成された不純物拡散層と接続さ
れた半導体装置及びその製造方法に関する。
[従来の技術]
第3図(a)及び(b)は従来の半導体装置の製造方法
を工程順に示す断面図である。
を工程順に示す断面図である。
先ず、第3図(a)に示すように、P型シリコン半導体
基板21に、公知の手段によりLOCO8酸化膜22、
チャネルストッパー層高濃度P型不純物領域23及びゲ
ート酸化膜24を形成する。
基板21に、公知の手段によりLOCO8酸化膜22、
チャネルストッパー層高濃度P型不純物領域23及びゲ
ート酸化膜24を形成する。
なお、ゲート酸化膜24はIO乃至40nmの厚さに形
成する。
成する。
次に、ゲート酸化膜24上の所定の領域に多結晶シリコ
ンからなるゲート電極25を所定のパターンで形成し、
このゲート電極25及びLOGO8酸化膜22をマスク
として基板21の表面にN型不純物を選択的に導入して
、ソース・ドレイン領域26を形成する。その後、基板
21上の全面に層間絶縁膜であるシリコン酸化膜27を
形成する。
ンからなるゲート電極25を所定のパターンで形成し、
このゲート電極25及びLOGO8酸化膜22をマスク
として基板21の表面にN型不純物を選択的に導入して
、ソース・ドレイン領域26を形成する。その後、基板
21上の全面に層間絶縁膜であるシリコン酸化膜27を
形成する。
次に、第一3図(b)に示すように、シリコン酸化膜2
7にソース・ドレイン領域26に到達するコンタクトホ
ール27aを選択的に形成する。そして、このコンタク
トホール27a部の基板21の表面に、例えば加速エネ
ルギーが70keV 、 ドーズ量が6乃至8 X
10’ atoms / am”の条件でリンをイオン
注入した後、熱処理を施して、N型拡散層28を形成す
る。
7にソース・ドレイン領域26に到達するコンタクトホ
ール27aを選択的に形成する。そして、このコンタク
トホール27a部の基板21の表面に、例えば加速エネ
ルギーが70keV 、 ドーズ量が6乃至8 X
10’ atoms / am”の条件でリンをイオン
注入した後、熱処理を施して、N型拡散層28を形成す
る。
次いで、コンタクトホール27aを埋め込むようにして
、シリコン酸化膜27上にアルミニウム膜を形成した後
、このアルミニウム膜を所定のパターンに成形してアル
ミニウム配線(図示せず)を形成する。
、シリコン酸化膜27上にアルミニウム膜を形成した後
、このアルミニウム膜を所定のパターンに成形してアル
ミニウム配線(図示せず)を形成する。
このようにして製造された半導体装置において、N型拡
散層28はアルミニウム配線とシリコン半導体基板21
との反応により生じる接合リークを防止すると共に、コ
ンタクト部の抵抗を可及的に低減するという作用を有し
ている。また、コンタクトホール27aを形成する場合
に、縮小装置を使用したアライメント(位置決め)工程
に際し、第3図(b)に示すように、N型ソース・ドレ
イン領域26に対してコンタクトホールの位置がずれて
もアルミニウム配線の接合リーク不良が発生することを
防止できるという作用もある。
散層28はアルミニウム配線とシリコン半導体基板21
との反応により生じる接合リークを防止すると共に、コ
ンタクト部の抵抗を可及的に低減するという作用を有し
ている。また、コンタクトホール27aを形成する場合
に、縮小装置を使用したアライメント(位置決め)工程
に際し、第3図(b)に示すように、N型ソース・ドレ
イン領域26に対してコンタクトホールの位置がずれて
もアルミニウム配線の接合リーク不良が発生することを
防止できるという作用もある。
このN型拡散層28は、例えば特開昭Ei3−2531
1i24号に記載されているように、コンタクトホール
27a部の基板21の表面にN型不純物を高エネルギー
及び高ドーズ量で導入して形成する必要がある。
1i24号に記載されているように、コンタクトホール
27a部の基板21の表面にN型不純物を高エネルギー
及び高ドーズ量で導入して形成する必要がある。
[発明が解決しようとする課題]
しかしながら、上述した従来の半導体装置には以下に示
す欠点がある。即ち、近年、半導体デノ(イスの高集積
化が促進されており、素子分離用Locos酸化膜22
も微細化して形成される傾向にある。このため、縮小露
光装置を使用してコンタクトホール27aを形成する際
に位置ずれが発生すると、第3図(b)に示すように、
LOCO8酸化膜22により素子分離された2つのMO
SトランジスタのN型ソース・ドレイン領域26の間隔
dが接近し、LoCO8酸化膜22部分に構成される寄
生MO8)ランジスタのしきい値電圧が低下して、リー
ク電流が増大する。また、N型拡散層28を形成するた
めには、前述の如く、コンタクトホール27aを介して
基板21の表面にリンを高濃度でイオン注入するが、リ
ンの活性化熱処理の際にリンの拡散係数増大現象により
、N型拡散層28が横方向に拡大する。このため、La
cos酸化膜22部の寄生MO8)ランジスタのしきい
値電圧を一層低下させてしまう。
す欠点がある。即ち、近年、半導体デノ(イスの高集積
化が促進されており、素子分離用Locos酸化膜22
も微細化して形成される傾向にある。このため、縮小露
光装置を使用してコンタクトホール27aを形成する際
に位置ずれが発生すると、第3図(b)に示すように、
LOCO8酸化膜22により素子分離された2つのMO
SトランジスタのN型ソース・ドレイン領域26の間隔
dが接近し、LoCO8酸化膜22部分に構成される寄
生MO8)ランジスタのしきい値電圧が低下して、リー
ク電流が増大する。また、N型拡散層28を形成するた
めには、前述の如く、コンタクトホール27aを介して
基板21の表面にリンを高濃度でイオン注入するが、リ
ンの活性化熱処理の際にリンの拡散係数増大現象により
、N型拡散層28が横方向に拡大する。このため、La
cos酸化膜22部の寄生MO8)ランジスタのしきい
値電圧を一層低下させてしまう。
本発明はかかる問題点に鑑みてなされたものであって、
半導体基板と配線との接触による接合リークを防止でき
ると共に寄生トランジスタのしきい値電圧が高くてリー
ク電流を抑制することができる半導体装置及びその製造
方法を提供することを目的とする。
半導体基板と配線との接触による接合リークを防止でき
ると共に寄生トランジスタのしきい値電圧が高くてリー
ク電流を抑制することができる半導体装置及びその製造
方法を提供することを目的とする。
[課題を解決するための手段]
本発明に係る半導体装置は、半導体基板上に形成された
絶縁膜と、この絶縁膜に選択的に形成されたコンタクト
ホールと、このコンタクトホール部の基板表面に形成さ
れた第1導電型不純物層と、この第1導電型不純物層の
表面の前記コンタクトホールの縁部に沿う領域の少なく
とも1部に形成された第2導電型不純物領域と、前記コ
ンタクトホールを介して前記第1導電型不純物層に接続
されていると共に前記絶縁膜上に所定のパターンで形成
された配線とを有することを特徴とする。
絶縁膜と、この絶縁膜に選択的に形成されたコンタクト
ホールと、このコンタクトホール部の基板表面に形成さ
れた第1導電型不純物層と、この第1導電型不純物層の
表面の前記コンタクトホールの縁部に沿う領域の少なく
とも1部に形成された第2導電型不純物領域と、前記コ
ンタクトホールを介して前記第1導電型不純物層に接続
されていると共に前記絶縁膜上に所定のパターンで形成
された配線とを有することを特徴とする。
本発明に係る半導体装置の製造方法は、半導体基板上に
絶縁膜を形成する工程と、この絶縁膜に選択的にコンタ
クトホールを形成する工程と、前記基板の表面に対して
傾斜した方向から前記コンタクトホールを介して前記基
板表面に第2導電型不純物をイオン注入して第2導電型
不純物領域を形成する工程と、前記コンタクトホール部
の基板表面に前記第2導電型不純物領域に比して深く第
1導電型不純物を導入して第1導電型不純物層を形成す
る工程と、前記コンタクトホールを埋め込むと共に前記
絶縁膜上に所定のパターンで配線を形成する工程とを有
することを特徴とする。
絶縁膜を形成する工程と、この絶縁膜に選択的にコンタ
クトホールを形成する工程と、前記基板の表面に対して
傾斜した方向から前記コンタクトホールを介して前記基
板表面に第2導電型不純物をイオン注入して第2導電型
不純物領域を形成する工程と、前記コンタクトホール部
の基板表面に前記第2導電型不純物領域に比して深く第
1導電型不純物を導入して第1導電型不純物層を形成す
る工程と、前記コンタクトホールを埋め込むと共に前記
絶縁膜上に所定のパターンで配線を形成する工程とを有
することを特徴とする。
[作用コ
本発明においては、コンタクトホール部の基板表面に第
1導電型不純物層が形成されており、この不純物層の表
面の前記コンタクトホールの縁部に沿う領域の少なくと
も1部に第2導電型不純物領域が設けられている。即ち
、前記第1導電型不純物層は前記第2導電型不純物領域
に比して深く形成されている。また、前記第1導電型不
純物層は、少なくともコンタクトホール部の中央の領域
において配線と接続されている。これにより、基板と配
線との接触による接合リークを防止することができる。
1導電型不純物層が形成されており、この不純物層の表
面の前記コンタクトホールの縁部に沿う領域の少なくと
も1部に第2導電型不純物領域が設けられている。即ち
、前記第1導電型不純物層は前記第2導電型不純物領域
に比して深く形成されている。また、前記第1導電型不
純物層は、少なくともコンタクトホール部の中央の領域
において配線と接続されている。これにより、基板と配
線との接触による接合リークを防止することができる。
また、本発明方法においては、基板表面に対して傾斜し
た方向からコンタクトホールを介して第2導電型不純物
を基板表面にイオン注入する。これにより、コンタクト
ホールの縁部に沿って第2導電型不純物領域を形成する
ことができる。その後、コンタクトホールを介して第1
導電型不純物を基板表面に導入して第1導電型不純物層
を形成する。これにより、熱処理工程における第1導電
型不純物層の不純物の横方向の拡散は第2導電型不純物
領域により抑制される。従って、寄生トランジスタのし
きい値電圧の低下が抑制され、寄生トランジスタによる
リーク電流を抑制することができる。
た方向からコンタクトホールを介して第2導電型不純物
を基板表面にイオン注入する。これにより、コンタクト
ホールの縁部に沿って第2導電型不純物領域を形成する
ことができる。その後、コンタクトホールを介して第1
導電型不純物を基板表面に導入して第1導電型不純物層
を形成する。これにより、熱処理工程における第1導電
型不純物層の不純物の横方向の拡散は第2導電型不純物
領域により抑制される。従って、寄生トランジスタのし
きい値電圧の低下が抑制され、寄生トランジスタによる
リーク電流を抑制することができる。
[実施例]
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第1図(a)乃至(C)は本発明の第1の実施例方法を
工程順に示す断面図である。
工程順に示す断面図である。
先ず、第1図(a)に示すように、P型半導体基板1に
、公知の手段によりLOCO8酸化膜2、チャネルスト
ッパー川面濃度P型不純物領域3及びゲート酸化膜4を
形成する。このゲート酸化膜4の厚さはlO乃至40μ
mである。
、公知の手段によりLOCO8酸化膜2、チャネルスト
ッパー川面濃度P型不純物領域3及びゲート酸化膜4を
形成する。このゲート酸化膜4の厚さはlO乃至40μ
mである。
次に、ゲート酸化膜4上に、多結晶シリコンからなるゲ
ート電極5を所定の形状で形成する。そして、イオン注
入法を使用して、このゲート電極5の両側の基板1の表
面に、例えば1016乃至IO′6atoms /Cm
2のドーズ量でヒ素を選択的に導入して、ソース・ドレ
イン領域6を形成する。その後、CVD (化学的気相
成長)法を使用して、基板1上の全面に厚さが400乃
至800 nmのシリコン酸化膜7を形成する。
ート電極5を所定の形状で形成する。そして、イオン注
入法を使用して、このゲート電極5の両側の基板1の表
面に、例えば1016乃至IO′6atoms /Cm
2のドーズ量でヒ素を選択的に導入して、ソース・ドレ
イン領域6を形成する。その後、CVD (化学的気相
成長)法を使用して、基板1上の全面に厚さが400乃
至800 nmのシリコン酸化膜7を形成する。
次に、第1図(b)に示すように、シリコン酸化膜7の
所定の領域にコンタクトホール7aを形成し、基板1を
露出させる。そして、イオン注入法により、基板1の表
面に基板面の法線方向に対して40乃至60°傾斜した
方向から、コンタクトホール7aを介して、フッ化ボロ
ンをイオン注入することにより、コンタクトホール7a
の縁部に沿う基板1の表面にP型不純物導入領域9を浅
く形成する。このとき、半導体基板1の法線方向を軸と
して基板1を回転させながらイオンビーム照射を行って
もよい。このときのイオン注入条件は、例えば加速エネ
ルギーが50keVであり、ドーズ量が約1014乃至
10′5atms/ am2である◇次イで、第1図(
C)に示すように、イオン注入法を使用して、コンタク
トホール7a部の基板1の表面に、例えば加速エネルギ
ーが70keV 1 ドーズ量が約8X 10101
5ato / cm2の条件でリンを導入した後、熱処
理を施すことによりN型拡散層8を形成する。その後、
コンタクトホール7atl−埋め込んでアルミニウム配
線を形成する。なお、ソース拳ドレイン領域6及びN型
拡散層8内のP型不純物領域は、このソース・ドレイン
領域6及びN型拡散層8に比して不純物濃度が低いため
、P型領域にはならない。このため、第1図(C)にお
いて、ソース・ドレイン領域6及びN型拡散層8内のP
型不純物導入領域は図示しない。
所定の領域にコンタクトホール7aを形成し、基板1を
露出させる。そして、イオン注入法により、基板1の表
面に基板面の法線方向に対して40乃至60°傾斜した
方向から、コンタクトホール7aを介して、フッ化ボロ
ンをイオン注入することにより、コンタクトホール7a
の縁部に沿う基板1の表面にP型不純物導入領域9を浅
く形成する。このとき、半導体基板1の法線方向を軸と
して基板1を回転させながらイオンビーム照射を行って
もよい。このときのイオン注入条件は、例えば加速エネ
ルギーが50keVであり、ドーズ量が約1014乃至
10′5atms/ am2である◇次イで、第1図(
C)に示すように、イオン注入法を使用して、コンタク
トホール7a部の基板1の表面に、例えば加速エネルギ
ーが70keV 1 ドーズ量が約8X 10101
5ato / cm2の条件でリンを導入した後、熱処
理を施すことによりN型拡散層8を形成する。その後、
コンタクトホール7atl−埋め込んでアルミニウム配
線を形成する。なお、ソース拳ドレイン領域6及びN型
拡散層8内のP型不純物領域は、このソース・ドレイン
領域6及びN型拡散層8に比して不純物濃度が低いため
、P型領域にはならない。このため、第1図(C)にお
いて、ソース・ドレイン領域6及びN型拡散層8内のP
型不純物導入領域は図示しない。
本実施例においては、上述の如く、コンタクトホール7
aの縁部に沿ってP型不純物導入領域9を形成する。そ
して、コンタクトホール7aを介して基板1の1表面に
リンを導入した後、熱処理を施してN型拡散層8を形成
する。このため、熱処理の際に横方向に拡散しようとす
るリンはP型不純物導入領域9により捕捉される。従っ
て、N型拡散層8の横方向の拡大を防止することができ
る。
aの縁部に沿ってP型不純物導入領域9を形成する。そ
して、コンタクトホール7aを介して基板1の1表面に
リンを導入した後、熱処理を施してN型拡散層8を形成
する。このため、熱処理の際に横方向に拡散しようとす
るリンはP型不純物導入領域9により捕捉される。従っ
て、N型拡散層8の横方向の拡大を防止することができ
る。
また、このようにして製造された半導体装置は、LOG
O8酸化膜2部分の寄生トランジスタのしきい値電圧が
高いためリーク電流が抑制されると共に、コンタクトホ
ール7a部にのみN型拡散層8が深く形成されているた
め、アルミニウム配線と基板との接合リークが防止され
る。
O8酸化膜2部分の寄生トランジスタのしきい値電圧が
高いためリーク電流が抑制されると共に、コンタクトホ
ール7a部にのみN型拡散層8が深く形成されているた
め、アルミニウム配線と基板との接合リークが防止され
る。
第2図(a)及び(b)は本発明をSRAM(Stat
lc Random Access read wrl
te Memory)に適用した第2の実施例方法を工
程順に示す断面図である。
lc Random Access read wrl
te Memory)に適用した第2の実施例方法を工
程順に示す断面図である。
先ず、第2図(a)に示すように、P型半導体基板11
の表面に、LOCO8酸化膜12、チャネルストッパー
用面濃度P型不純物領域13及びゲート酸化膜14を選
択的に形成する。ゲート酸化膜14の厚さはIO乃至4
0nmである。
の表面に、LOCO8酸化膜12、チャネルストッパー
用面濃度P型不純物領域13及びゲート酸化膜14を選
択的に形成する。ゲート酸化膜14の厚さはIO乃至4
0nmである。
次に、ゲート酸化膜14上にフォトレジスト膜(図示せ
ず)を形成し、このフォトレジスト膜に選択的に開口部
を形成する。そして、このフォトレジスト膜をマスクと
してゲート酸化膜14の所定領域を除去することにより
、SRAMセルのノド部形成用のコンタクトホール14
aを形成する。
ず)を形成し、このフォトレジスト膜に選択的に開口部
を形成する。そして、このフォトレジスト膜をマスクと
してゲート酸化膜14の所定領域を除去することにより
、SRAMセルのノド部形成用のコンタクトホール14
aを形成する。
次に、イオン注入法により、基板11の表面に基板面の
法線方向に対して40乃至60°傾斜した方向から前記
フォトレジスト膜の開口部を介してフッ化ボロンをイオ
ン注入することにより、P型不純物導入領域19を形成
する。このときのイオン注入条件は、例えば加速エネル
ギーが50keV 1)’−ズ量が5X 10”乃至1
0”atoms /am2である。
法線方向に対して40乃至60°傾斜した方向から前記
フォトレジスト膜の開口部を介してフッ化ボロンをイオ
ン注入することにより、P型不純物導入領域19を形成
する。このときのイオン注入条件は、例えば加速エネル
ギーが50keV 1)’−ズ量が5X 10”乃至1
0”atoms /am2である。
その後、前記フォトレジスト膜を除去する。
次に、第2図(b)に示すように、基板11上の全面に
多結晶シリコン膜を300乃至400 nmの厚さに形
成した後、リン雰囲気中で熱処理を施す。
多結晶シリコン膜を300乃至400 nmの厚さに形
成した後、リン雰囲気中で熱処理を施す。
これにより、リンが多結晶シリコン膜中に導入されて多
結晶シリコン膜が導電性を有すると共に、コンタクトホ
ール14a部の基板11の表面にリンが導入されてN型
拡散層18が形成される。その後、この多結晶シリコン
膜をパターニングしてゲート電極15を形成する。
結晶シリコン膜が導電性を有すると共に、コンタクトホ
ール14a部の基板11の表面にリンが導入されてN型
拡散層18が形成される。その後、この多結晶シリコン
膜をパターニングしてゲート電極15を形成する。
次いで、イオン注入法により、トランジスタ形成予定領
域のゲート電極15をマスクとして基板工1の表面に、
例えば加速エネルギーが70keV 。
域のゲート電極15をマスクとして基板工1の表面に、
例えば加速エネルギーが70keV 。
ドーズ量が約10115乃至10101Bato /
am2でヒ素を導入して、ソース・ドレイン領域16を
形成する。
am2でヒ素を導入して、ソース・ドレイン領域16を
形成する。
この場合に、N型拡散層18及びソース・ドレイン領域
16内のP型不純物導入領域19は濃度が低いため、P
型領域にはならない。
16内のP型不純物導入領域19は濃度が低いため、P
型領域にはならない。
本実施例においても、第1の実施例と同様の効果を得る
ことができるのに加えて、高濃度のN型拡散層18とP
型不純物導入領域19とが接触していることにより、P
−N接合の耐圧が低下し、N型ソース・ドレイン領域1
6を形成する際のイオン注入に際して、ゲート電極15
に蓄積した電荷が速やかに除去される。このため、ゲー
ト酸化膜14の静電破壊を防止することができるという
効果もある。
ことができるのに加えて、高濃度のN型拡散層18とP
型不純物導入領域19とが接触していることにより、P
−N接合の耐圧が低下し、N型ソース・ドレイン領域1
6を形成する際のイオン注入に際して、ゲート電極15
に蓄積した電荷が速やかに除去される。このため、ゲー
ト酸化膜14の静電破壊を防止することができるという
効果もある。
[発明の効果コ
以上説明したように本発明によれば、コンタクトホール
部の基板表面に形成された第1導電型不純物層の表面に
、コンタクトホールの縁部に沿って第2導電型不純物領
域が設けられているため、コンタクトホール部における
配線と基板との接触による接合リークを防止できると共
に、寄生トランジスタのしきい値電圧が高い。従って、
本発明に係る半導体装置はリーク電流が極めて少ない。
部の基板表面に形成された第1導電型不純物層の表面に
、コンタクトホールの縁部に沿って第2導電型不純物領
域が設けられているため、コンタクトホール部における
配線と基板との接触による接合リークを防止できると共
に、寄生トランジスタのしきい値電圧が高い。従って、
本発明に係る半導体装置はリーク電流が極めて少ない。
また、本発明方法によれば、基板表面に対して傾斜した
方向からコンタクトホールを介して基板表面に第2導電
型不純物を導入した後、前記コンタクトホールを介して
基板表面に第1導電型不純物を導入するため、熱処理の
際の第1導電型不純物層の横方向の拡大を抑制すること
ができる。これにより、寄生トランジスタのしきい値電
圧が高い上述の半導体装置を容易に製造することができ
る。
方向からコンタクトホールを介して基板表面に第2導電
型不純物を導入した後、前記コンタクトホールを介して
基板表面に第1導電型不純物を導入するため、熱処理の
際の第1導電型不純物層の横方向の拡大を抑制すること
ができる。これにより、寄生トランジスタのしきい値電
圧が高い上述の半導体装置を容易に製造することができ
る。
第1図(a)乃至(C)は本発明の第1の実施例方法を
工程順に示す断面図、第2図(a)及び(b)は本発明
の第2の実施例方法を工程順に示す断面図、第3図(a
)及び(b)は従来の半導体装置の製造方法を工程順に
示す断面図である。
工程順に示す断面図、第2図(a)及び(b)は本発明
の第2の実施例方法を工程順に示す断面図、第3図(a
)及び(b)は従来の半導体装置の製造方法を工程順に
示す断面図である。
Claims (2)
- (1)半導体基板上に形成された絶縁膜と、この絶縁膜
に選択的に形成されたコンタクトホールと、このコンタ
クトホール部の基板表面に形成された第1導電型不純物
層と、この第1導電型不純物層の表面の前記コンタクト
ホールの縁部に沿う領域の少なくとも1部に形成された
第2導電型不純物領域と、前記コンタクトホールを介し
て前記第1導電型不純物層に接続されていると共に前記
絶縁膜上に所定のパターンで形成された配線とを有する
ことを特徴とする半導体装置。 - (2)半導体基板上に絶縁膜を形成する工程と、この絶
縁膜に選択的にコンタクトホールを形成する工程と、前
記基板の表面に対して傾斜した方向から前記コンタクト
ホールを介して前記基板表面に第2導電型不純物をイオ
ン注入して第2導電型不純物領域を形成する工程と、前
記コンタクトホール部の基板表面に前記第2導電型不純
物領域に比して深く第1導電型不純物を導入して第1導
電型不純物層を形成する工程と、前記コンタクトホール
を埋め込むと共に前記絶縁膜上に所定のパターンで配線
を形成する工程とを有することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10251490A JP2959038B2 (ja) | 1990-04-18 | 1990-04-18 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10251490A JP2959038B2 (ja) | 1990-04-18 | 1990-04-18 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH042134A true JPH042134A (ja) | 1992-01-07 |
JP2959038B2 JP2959038B2 (ja) | 1999-10-06 |
Family
ID=14329479
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10251490A Expired - Fee Related JP2959038B2 (ja) | 1990-04-18 | 1990-04-18 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2959038B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100252559B1 (ko) * | 1995-12-18 | 2000-04-15 | 가네꼬 히사시 | 반도체장치 및 그제조방법 |
US6069379A (en) * | 1994-12-08 | 2000-05-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
-
1990
- 1990-04-18 JP JP10251490A patent/JP2959038B2/ja not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6069379A (en) * | 1994-12-08 | 2000-05-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
US6214664B1 (en) | 1994-12-08 | 2001-04-10 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
KR100252559B1 (ko) * | 1995-12-18 | 2000-04-15 | 가네꼬 히사시 | 반도체장치 및 그제조방법 |
Also Published As
Publication number | Publication date |
---|---|
JP2959038B2 (ja) | 1999-10-06 |
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Legal Events
Date | Code | Title | Description |
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LAPS | Cancellation because of no payment of annual fees |