KR970053896A - 바이씨모스(BiCMOS) 제조 방법 - Google Patents
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Abstract
동일 기판에 MOS 트랜지스터와 바이폴라 트랜지스터를 형성하는 BiCMOS 제조 방법에 대하여 기재되어 있다. 기판 상부에 게이트 절연막과 도전층을 적층한 후, 도전층을 식각함으로써 MOS 트랜지스터의 게이트전극을 형성하는 단계, 바이폴라 트랜지스터가 형성될 영역을 덮는 모양의 제1감광막 패턴을 결과물 기판 상에 형성하는 단계, 제1감광막 패턴을 마스크로 한 이온 주입 공정을 진행하여 MOS 트랜지스터의 저농도 소오스 및 드레인 영역을 형성하고, 제1감광막 패턴을 제거하는 단계, 결과물 기판 상에 식각 방지층 및 산화막을 순차적으로 적층한 후, 산화막을 이방성 식각함으로써 게이트 전극의 측벽에 스페이서를 형성하는 단계, 이방성 식각에 의해 외부로 노출된 식각 방지층을 제거한 후, 결과물 기판 상의 바이폴라 트랜지스터가 형성될 영역을 노출 시키는 모양의 제2감광막 패턴을 형성하는 단계, 및 제2감광막 패턴을 마스크로하여 노출된 기판에 대하여 불순물을 도핑함으로써 바이폴라 트랜지스터의 베이스 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 BiCMOS 제조 방법을 제공한다. 이로써, 보다 효과적으로 바이폴라 트랜지스터의 소자 활성 영역에 대한 보호를 할 수 있어 소자의 전기적 특성을 개선할 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제8도 내지 제11도는 본 발명의 제1실시예를 순차적으로 설명하기 위해 도시한 단면도들이다.
Claims (4)
- 동일 기판에 MOS 트랜지스터와 바이폴라 트랜지스터를 형성하는 BiCMOS 제조 방법에 있어서, 기판 상부에 게이트 절연막과 도전층을 적층한 후, 상기 도전층을 식각함으로써 MOS 트랜지스터의 게이트 전극을 형성하는 제1단계, 바이폴라 트랜지스터가 형성될 영역을 덮는 모양의 제1감광막 패턴을 결과물 기판 상에 형성하는 제2단계,상기 제1감광막 패턴을 마스크로 한 이온 주입 공정을 진행하여 MOS 트랜지스터의 저농도 소오스 및 드레인 영역을 형성하고, 상기 제1감광막 패턴을 제거하는 제3단계, 결과물 기판 상에 식각 방지층 및 산화막을 순차적으로 적층한 후, 상기 산화막을 이방성 식각함으로써 상기 게이트 전극의 측벽에 스페이서를 형성하는 제4단계, 상기 이방성 식각에 의해 외부로 노출된 식각 방지층을 제거한 후, 결과물 기판 상의 바이폴라 트랜지스터가 형성될 영역을 노출시키는 모양의 제2감광막 패턴을 형성하는 제5단계, 및 상기 제2감광막 패턴을 마스크로 하여 노출된 기판에 대하여 불순물을 도핑함으로써 바이폴라 트랜지스터의 베이스 영역을 형성하는 제6단계를 포함하는 것을 특징으로 하는 BiCMOS 제조 방법.
- 제1항에 있어서, 상기 제1단계의 게이트 전극 상에 동일한 패턴의 산화막이 더형성된 게이트 복합 패턴으로 상기 제2단계 이후의 공정을 진행하는 것을 특징으로 하는 BiCMOS 제조 방법.
- 제2항에 있어서, 상기 게이트 복합 패턴은 상기 기판 상에 적층한 게이트 절연막 및 도전층 상에 산화막을 형성한 후, 상기 산화막에 대하여 사진 식각 공정을 진행하여 산화막 패턴을 형성하고, 상기 산화막 패턴을 이용하여 상기 도전층에 식각 공정을 진행하여 형성하는 것을 특징으로 BiCMOS 제조 방법.
- 제1항에 있어서, 상기 제4단계의 식각 방지층은 질화물로 형성하는 것을 특징으로 하는 BiCMOS 제조 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Applications Claiming Priority (1)
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| Publication Number | Publication Date |
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ID=19445227
Family Applications (1)
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Country Status (1)
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| KR (1) | KR100189999B1 (ko) |
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1995
- 1995-12-27 KR KR1019950059517A patent/KR100189999B1/ko not_active IP Right Cessation
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|---|---|
| KR100189999B1 (en) | 1999-06-01 |
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