KR100186513B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명의 반도체 소자의 제조방법에 관한 것으로 특히, 공정을 단순화 하도록 한 반도체 소자의 웰 제조방법에 관한 것이다.
이를 위한 본 발명의 반도체 소자의 제조방법은 도전형 기판을 준비하는 공정과, 상기 도전형 기판위에 제 1절연막을 형성하는 공정과, 상기 제 1 절연막 위에 고에너지를 이용한 이온주입 공정으로 도전형 기판내에 제 1 도전형 불순물 영역을 형성하는 공정과, 상기 제 1 절연막위에 제 2 절연막을 형성하여 임의의 제 1 영역을 선택적으로 제거하는 공정과, 상기 제 2 절연막이제거된 제 1영역의 도전형 기판내에 고에너지를 이용한 이온주입 공정으로 제 2 도전형 불순물 영역을 형성하는 공정과, 상기 제 1영역과 일정간격을 두고 제 2 영역의 제 2 절연막을 선택적으로 제거하여 상기 제 1 영역과 제 2 영역의 상기 도전형 기판에 저에너지를 이용한 이온주입 공정으로 제 2 도전형 불순물 영역을 형성하는 공정과, 상기 제 1, 제 2 영역의 도전형 기판을 열처리하여 제 3 절연막을 형성하는 공정과, 상기 2 절연막을 제거하고 제 3 절연막을 마스크로하여 저에너지를 이용한 이온주입 공정으로 상기 도전형 기판에 제 1 도전형 불순물 영역을 형성하는 공정과, 어닐 공정을 통해 3중 웰을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.
Description
제 1 도 (a) - (g)는 종래의 반도체 소자의 웰 제조방법을 나타낸 공정단면도
제 2 도 (a) -(e) 는 본 발명의 반도체 소자의 웰 제조방법을 나타낸 공정단면도
*도면의 주요부분에 대한 부호의 설명
21 : 실리콘 기판 22 : 제 1산화막
23 : 제 1 N형 불순물 영역 24 : 질화막
25 : 제 1 감광막 26 : 제 1 P형 불순물 영역
27 : 제 2 감광막 28 : 제 2 P형 불순물 영역
29 : 제 2 산화막 30 : 제 2 N형 불순물 영역
31 : P형 웰 32 : N형 웰
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히 3중 웰(Triple Well)을 갖는 반도체 소자의 제조방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 3중 웰 제조방법을 설명하면 다음과 같다.
먼저, 제 1도 (a) -(f)는 종래의 반도체 소자의 3중 웰 제조방법을 나타낸 공정단면도 이다.
제 1도 (a)에서와 같이 실리콘 기판(1)위에 제 1 산화막(2)과 제 1 질화막(3) 및 제 1 감광막(4)을 차례로 형성한다.
이어서, 제 1 도 (b)에서와 같이 상기 제 1 산화막(2) 의 소정부위가 노출되도록 노광 및 현상공정으로 제 1 감광막(4)을 패터닝하고, 상기 패터닝된 제 1 감광막(4)을 마스크로 하여 질화막(3)을 식각한다.
그리고 상기 패터닝된 제 1 감광막(4)을 마스크로 하여 상기 실리콘 기판(1) 전면에 고에너지(High Energy)를 이용한 이온주입 공정으로 실리콘 기판(1)내에 제 1 N형 불순물 영역(5)을 형성한다.
다음, 제 1 도 (c)에서와 같이 상기 제 1 N형 불순물 영역(5)을 깊게 형성하기 위해 고온에서 장시간동안 이온을 드라이브 인(Drive-in)시킨다.
이어서, 제 1 도(d)에서와 같이 열산화막(10)과 제 1 질화막(3) 및 제 1 산화막(2)을 모두 제거하고, 상기 실리콘 기판(1)에 제 2 산화막(6)과 제 2 질화막(7) 및 제 2 감광막(8)을 차례로 형성한다.
이어서, 제 1 도 (e)에서와 같이 노광 및 현상공정으로 상기 제 1 N형 불순물 영역(5)상의 일부와 그 외의 부분에 제 2 감광막(8)을 일정간격으로 패터닝하고, 상기 패터닝된 제 2 감광막(8)을 마스크로하여 제 2 질화막(7) 및 제 2 산화막(6)을 상기 실리콘 기판(1)이 노출되도록 식각하고, 저에너지를 이용한 이온주입 공정으로 상기 P형 기판(1)내에 제 2 N형 불순물 영역(9)을 형성한다.
이어서, 제 1 도 (f)에서와 같이 상기 제 2 질화막(7)을 마스크로 하여 열공정으로 제 2 질화막(7)의 측면에 열산화막(10)을 형성한 후, 제 2 질화막(7)을 제거한다.
그리고 상기 열산화막(10)을 마스크로 하여 실리콘 기판 (1) 전면에 저에너지를 이용한 이온주입 공정으로 P형 불순물 영역(11)을 형성한다.
이어서, 제 1 도 (g)에서와 같이 웰 드라이브 인 공정으로 P 형 불순물 영역(10)과 상기 제 1, 2 N형 불순물 영역(5)(9)을 확산시켜 P형 웰(12)과 N형 웰(13)을 형성하므로 3중 웰 (Triple Well)구조를 갖는 반도체 소자를 형성한다.
그러나 이와 같은 종래의 반도체 소자의 3중 웰 제조방법에 있어서는 단차가 불규칙하게 형성되고, 3중웰을 형성하기위한 두 번의 산화막과 질화막 형성공정이 있고, 장시간의 웰 드라이브인 공정으로 인하여 공정이 복잡하다는 문제점이 있었다.
본 발명은 이와같은 문제점을 해결하기 위해 안출한 것으로 단차를 줄이고, 공정을 간소화 하도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 도전형 기판을 준비하는 공정과, 상기 도전형 기판위에 제 1 절연막을 형성하는 공정과, 상기 제 1 절연막 위에 고에너지를 이용한 이온주입 공정으로 도전형 기판내에 제 1 도전형 불순물 영역을 형성하는 공정과, 상기 제 1 절연막위에 제 2 절연막을 형성하여 임의의 제 1 영역을 선택적으로 제거하는 공정과, 상기 제 2 절연막이 제거된 제 1 영역의 도전형 기판내에 고에너지를 이용한 이온주입 공정으로 제 2 도전형 불순물 영역을 형성하는 공정과, 상기 제 1 영역과 일정간격을 두고 제 2 영역의 제 2 절연막을 선택적으로 제거하여 상기 제 1 영역과 제 2 영역의 상기 도전형 기판에 저에너지를 이용한 이온주입 공정으로 제 2 도전형 불순물 영역을 형성하는 공정과, 상기 제 1, 제 2 영역의 도전형 기판을 열처리하여 제 3 절연막을 형성하는 공정과, 상기 제 2 절연막을 제거하고 제 3 절연막을 마스크로하여 저에너지를 이용한 이온주입 공정으로 상기 도전형 기판에 제 1 도전형 불순물 영역을 형성하는 공정과, 어닐 공정을 통해 3 중 웰을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명의 반도체 소자의 3중 웰 제조방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
이하, 제 2 도 (a) -(e)는 본 발명의 반도체 소자의 3중 웰 제조방법을 나타낸 공정단면도 이다.
먼저, 제 2 도(a)에서와 같이 실리콘 기판(21)위에 제 1 산화막(22)을 형성하고, 상기 실리콘 기판(21) 전면에 고에너지(High Energy)를 이용한 이온을 주입하여 상기 실리콘 기판(21)내에 제 1 N형 불순물 영역(23)을 형성한다.
이어서, 제 2 도(b)에서와 같이 상기 제 1 산화막(22)위에 질화막(24)과 제 1 감광막(25)을 형성하고, 노광 및 현상공정으로 상기 제 1 산화막(22)의 소정영역이 노출되도록 상기 제 1 감광막(25)을 제 1 패터닝 하고, 제 1 패터닝된 제 1 감광막(25)을 마스크로 하여 질화막(24)을 식각한다.
그리고 제 1 패터닝된 제 1 감광막(25)을 마스크로 하여 고에너지를 이용한 이온을 주입하여 상기 실리콘 기판(21)내의 제 1 N형 불순물 영역(23)내에 제 1 P형 불순물 영역(26)을 형성한다.
이어서, 제 2도 (c)에서와 같이 상기 제 1 감광막(25)을 제거하고, 상기 질화막(24)과 제 1 산화막(22)의 전면에 제 2 감광막(27)을 도포한다.
상기 제 1 P형 불순물 영역(26)과 얼라인 키이(Align Key)가 형성되도록 상기 제 2 감광막(27)을 노광 및 현상공정으로 제 2 패터닝한다. 이때, 상기 제 1 패터닝된 감광막(25)과 일정간격을 두고 제 2 감광막(27)을 패터닝한다.
상기 제 2 패터닝된 제 2 감광막(27)을 마스크로 하여 질화막(24)을 식각하고, 저에너지(Low Energy)를 이용한 이온주입 공정으로 제 2 P형 불순물 영역(28)을 형성한다.
이어서, 제 2 도 (d)에서와 같이 선택적으로 식각된 질화막(24)측면의 영역에 일정 간격을 갖는 복수개의 제 2 산화막(29)을 형성하고, 제 2 감광막(27)과 질화막(24)을 제거한다.
그리고 상기 제 2 산화막(29)을 마스크로 하여 셀프 얼라인 방식으로 저에너지를 이용한 이온주입 공정을 실시하여 제 2 N형 불순물 영역(30)을 형성한다.
이어서, 제 2 도(e)에서와 같이 어닐(Anneal)공정으로 제 1,2 P형 불순물 영역(26)(28)과 제 1, 2 불순물 영역(23)(30)을 확산시켜 P형 웰 (31) 및 N형 웰(32)을 형성하므로 3중 웰 구조를 갖는 반도체 소자의 웰을 형성한다.
이상에서 설명한 바와 같이 본 발명의 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 종래와 같이 제 1 N형 불순물 영역 형성시 장시간의 웰 드라이브 인(Well Drive In)공정이 필요치 않아 공정을 단순화 할 수 있다.
둘째, 제 1 N형 불순물내에 제 1 P형 불순물 영역을 미리 형성하여 어닐 공정시 시간을 줄일 수 있고 확산공정을 최적화 할 수 있다.
Claims (1)
- 도전형 기판을 준비하는 공정과,상기 도전형 기판위에 제 1 절연막을 형성하는 공정과,상기 제 1 절연막 위에 고에너지를 이용한 이온주입 공정으로 도전형 기판내에 제 1 도전형 불순물 영역을 형성하는 공정과,상기 제 1 절연막위에 제 2 절연막을 형성하여 임의의 제 1 영역을 선택적으로 제거하는 공정과,상기 제 2 절연막이 제거된 제 1 영역의 도전형 기판내에 고에너지를 이용한 이온주입 공정으로 제 2 도전형 불순물 영역을 형성하는 공정과,상기 제 1 영역과 일정간격을 두고 제 2 영역의 제 2 절연막을 선택적으로 제거하여 상기 제 1 영역과 제 2 영역의 상기 도전형 기판에 저에너지를 이용한 이온주입 공정으로 제 2 도전형 불순물 영역을 형성하는 공정과,상기 제 1, 제 2 영역의 도전형 기판을 열처리하여 제 3 절연막을 형성하는 공정과,상기 제 2 절연막을 제거하고 제 3 절연막을 마스크로하여 저에너지를 이용한 이온주입 공정으로 상기 도전형 기판에 제 1 도전형 불순물 영역을 형성하는 공정과,어닐 공정을 통해 3중 웰을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법
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