TW202020981A - 半導體製程 - Google Patents
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Abstract
一種半導體製程，包括以下步驟。提供基底。基底包括主動區。在主動區中的基底上形成閘極。閘極與基底彼此隔離。在基底上形成阻擋層。阻擋層位在主動區中。在阻擋層與閘極之間具有間距。使用阻擋層作為罩幕，對基底進行傾斜角離子植入製程，而在閘極兩側的基底中形成口袋摻雜區。藉由阻擋層與閘極之間的間距，來調整傾斜角離子植入製程所形成的口袋摻雜區的摻雜濃度。
Description
本發明是有關於一種半導體製程，且特別是有關於一種可用於調整半導體元件的臨界電壓的半導體製程。
在邏輯產品中，對半導體元件常有不同臨界電壓(threshold voltage，Vt)的應用需求，如增加靜態隨機存取記憶體(static random-access memory，SRAM)或其他應用。一般常使用多片通道摻雜用光罩(channel doping mask)來對不同半導體元件的通道進行不同濃度的摻雜製程，進而製作出具有不同臨界電壓的多種半導體元件。然而，由於上述方法會增加光罩的數量以及製程複雜度，進而造成製造成本增加且製造周期變長。
本發明提供一種半導體製程，其可減少製程所需的光罩數量，進而可降低製造成本且可縮短製造周期。
本發明提出一種半導體製程，包括以下步驟。提供基底。基底包括主動區。在主動區中的基底上形成閘極。閘極與基底彼此隔離。在基底上形成阻擋層。阻擋層位在主動區中。在阻擋層與閘極之間具有間距。使用阻擋層作為罩幕，對基底進行傾斜角離子植入製程，而在閘極兩側的基底中形成口袋摻雜區(pocket region)。藉由阻擋層與閘極之間的間距，來調整傾斜角離子植入製程所形成的口袋摻雜區的摻雜濃度。
依照本發明的一實施例所述，在上述半導體製程中，阻擋層的材料例如是光阻、非晶碳、氮化矽、硼磷矽玻璃(BPSG)或其組合。
依照本發明的一實施例所述，在上述半導體製程中，阻擋層的上視圖案的線條可為實線狀或虛線狀。
依照本發明的一實施例所述，在上述半導體製程中，阻擋層的高度例如是閘極的高度的10倍以下。
依照本發明的一實施例所述，在上述半導體製程中，阻擋層的寬度例如是閘極的長度的5倍以下。
依照本發明的一實施例所述，在上述半導體製程中，阻擋層與閘極之間的間距為閘極的長度的3倍以下。
依照本發明的一實施例所述，在上述半導體製程中，更包括在基底上形成圖案化罩幕層。圖案化罩幕層暴露出主動區。可使用圖案化罩幕層與阻擋層作為罩幕，對基底進行傾斜角離子植入製程，而在閘極兩側的基底中形成口袋摻雜區。
依照本發明的一實施例所述，在上述半導體製程中，更可包括使用阻擋層作為罩幕，對基底進行離子植入製程，而在閘極兩側的基底中形成輕摻雜汲極(lightly doped drain，LDD)。
依照本發明的一實施例所述，在上述半導體製程中，用於形成輕摻雜汲極的離子植入製程的植入角度例如是小於用於形成的口袋摻雜區的傾斜角離子植入製程的植入角度。
依照本發明的一實施例所述，在上述半導體製程中，更可包括對輕摻雜汲極進行回火製程。
基於上述，在本發明所提出的半導體製程中，藉由阻擋層與閘極之間的間距，來調整傾斜角離子植入製程所形成的口袋摻雜區的摻雜濃度。藉此，可利用口袋摻雜區的摻雜濃度來調整半導體元件的臨界電壓。如此一來，在需要製作出具有不同臨界電壓的半導體元件時，可利用同一片光罩形成不同半導體元件的不同臨界電壓，藉此可減少製程所需的光罩數量，進而可降低製造成本且可縮短製造周期。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖1D為本發明一實施例的半導體製程的剖面圖。圖2A至圖2D為圖1A的上視圖。圖3為本發明一實施例在形成不同半導體元件的口袋摻雜區的步驟的上視圖。
請參照圖1A、圖2A至圖2D，提供基底100。基底100可包括主動區AA。主動區AA可在第一方向D1上延伸。舉例來說，在基底100中可具有隔離結構102，且可藉由隔離結構102在基底100中定義出主動區AA。基底100例如是矽基底等半導體基底。
接著，在主動區AA中的基底100上形成閘極104。閘極104的材料例如是摻雜多晶矽等導體材料。閘極104的形成方法例如是先在基底100上形成閘極材料層(未示出)，再藉由微影製程與蝕刻製程對閘極材料層進行圖案化。閘極材料層的形成方法例如是化學氣相沉積法。此外，閘極104與基底100彼此隔離。舉例來說，可在閘極104與基底100之間形成介電層106，以將閘極104與基底100進行隔離。介電層106的材料例如是氧化矽等介電材料。
此外，閘極104可在第二方向D2上延伸(圖2A至圖2D)，且第二方向D2相交於第一方向D1。在本實施例中，第二方向D2是以垂直於第一方向D1為例來進行說明，但本發明並不以此為限。在本實施例中，將閘極104的長度L定義為閘極104與主動區AA重疊的部分在第一方向D1上的長度。
然後，在基底100上形成阻擋層108a，且更可在基底100上形成圖案化罩幕層108b。圖案化罩幕層108b可暴露出主動區AA。阻擋層108a位在主動區AA中。此外，阻擋層108a可沿著第二方向D2延伸至隔離結構102上(圖2A至圖2D)。阻擋層108a的高度HB例如是閘極104的高度HG的10倍以下，如1倍至10倍。阻擋層108a的寬度WB例如是閘極104的長度L的5倍以下。在阻擋層108a與閘極104之間具有間距S1。阻擋層108a與閘極104之間的間距S1為閘極104的長度L的3倍以下。
阻擋層108a與圖案化罩幕層108b可為單層結構或多層結構。阻擋層108a與圖案化罩幕層108b的材料例如是光阻、非晶碳、氮化矽、硼磷矽玻璃或其組合。舉例來說，阻擋層108a與圖案化罩幕層108b可以是材料為光阻的單層結構，但本發明並不以此為限。阻擋層108a與圖案化罩幕層108b可藉由相同製程所形成，但本發明並不以此為限。
舉例來說，在阻擋層108a與圖案化罩幕層108b的材料為光阻的情況下，阻擋層108a與圖案化罩幕層108b可藉由進行微影製程而形成。
在阻擋層108a與圖案化罩幕層108b的材料包括非晶碳、氮化矽、硼磷矽玻璃或其組合的情況下，阻擋層108a與圖案化罩幕層108b的形成方法可包括以下步驟。首先，藉由沉積製程形成罩幕層(未示出)。罩幕層可為單層結構或多層結構。罩幕層的材料可包括非晶碳、氮化矽、硼磷矽玻璃或其組合。接著，藉由微影製程與蝕刻製程對罩幕層進行圖案化，而形成阻擋層108a與圖案化罩幕層108b。此外，在進行上述蝕刻製程之後，可依照製程需求來決定是否移除上述圖案化製程中所使用的圖案化光阻層。在不移除圖案化光阻層的情況下，圖案化光阻層可作為阻擋層108a與圖案化罩幕層108b的一部分。在此情況下，阻擋層108a與圖案化罩幕層108b的材料更可包括光阻。
此外，在阻擋層108a的材料包括非晶碳、氮化矽、硼磷矽玻璃或其組合的情況下，可製作出具有較大高寬比(aspect ratio)的阻擋層108a，且不會產生倒塌的問題。
另外，阻擋層108a的佈局設計方法例如是自動布局設計或人工布局設計。在利用自動布局設計來形成阻擋層108a的佈局的情況下，可進一步降低製程複雜度。
請參照圖2A與圖2C，阻擋層108a的上視圖案可環繞閘極104而形成環狀圖案，但本發明並不以此為限。如圖2B與圖2D所示，阻擋層108a的上視圖案亦可為位在閘極104的兩側的條狀圖案。此外，阻擋層108a的上視圖案的線條可為實線狀(圖2A與圖2B)或虛線狀(圖2C與圖2D)。
請參照圖1B，可使用阻擋層108a與圖案化罩幕層108b作為罩幕，對基底100進行傾斜角離子植入製程IP1，而在閘極104兩側的基底100中形成口袋摻雜區110。口袋摻雜區110可用來防止短通道效應(short channel effect)。口袋摻雜區110更可延伸至閘極104下方。此外，口袋摻雜區110可為P型摻雜區或N型摻雜區。在本實施例中，口袋摻雜區110是以P型摻雜區為例來進行說明。傾斜角離子植入製程IP1的植入角度可為15度至60度，如15度至45度。
此外，藉由阻擋層108a與閘極104之間的間距S1，來調整傾斜角離子植入製程IP1所形成的口袋摻雜區110的摻雜濃度。在進行傾斜角離子植入製程IP1時，阻擋層108a的遮蔽效應(shield effect)會影響離子植入到基底100的摻雜濃度。此外，根據阻擋層108a與閘極104之間的間距S1的不同，對於摻雜濃度的影響也會有所不同。藉此，可利用口袋摻雜區110的摻雜濃度來調整半導體元件的臨界電壓。如此一來，在需要製作出具有不同臨界電壓的半導體元件時，可利用同一片光罩形成不同半導體元件的不同臨界電壓，藉此可減少製程所需的光罩數量，進而可降低製造成本且可縮短製造周期。
請參照圖3，以形成半導體元件10、20、30的不同臨界電壓為例來進行說明。半導體元件10、20、30的閘極104可具有相同的長度L，但本發明並不以此為限。在一些實施例中，半導體元件10、20、30的閘極104亦可具有不同的長度L。半導體元件10中的阻擋層108a與閘極104之間的間距S1大於半導體元件20中的阻擋層108a與閘極104之間的間距S2，且在半導體元件30中不具有阻擋層108a。因此，在對基底100進行傾斜角離子植入製程IP1之後，半導體元件30中的口袋摻雜區310的摻雜濃度會大於半導體元件10中的口袋摻雜區110的摻雜濃度，且半導體元件10中的口袋摻雜區110的摻雜濃度會大於半導體元件20中的口袋摻雜區210的摻雜濃度。如此一來，半導體元件30的臨界電壓會大於半導體元件10的臨界電壓，且半導體元件10的臨界電壓會大於半導體元件20的臨界電壓。然而，本發明並不以此為限，只要是藉由本實施例的半導體製程來形成不同半導體元件的不同臨界電壓，即屬於本發明所保護的範圍。
在一些實施例中，在阻擋層108a的高度HB越高的情況下，對於口袋摻雜區110的摻雜濃度的調整可具有更大的製程彈性。亦即，在阻擋層108a的高度HB越高的情況下，可以產生更多種臨界電壓的組合。此外，在阻擋層108a的上視圖案的線條為虛線狀的情況下，可藉由調整虛線的間隙尺寸而形成多種不同摻雜濃度的口袋摻雜區110，進而可產生多種臨界電壓。另外，藉由組合使用上視圖案的線條為實線狀與虛線狀的多種阻擋層108a，可形成更多種不同摻雜濃度的口袋摻雜區110，進而可產生更多種臨界電壓。
請參照圖1C，可使用阻擋層108a與圖案化罩幕層108b作為罩幕，對基底100進行離子植入製程IP2，而在閘極104兩側的基底100中形成輕摻雜汲極112。在一些實施例中，「輕摻雜汲極(LDD)」亦可稱為「源極/汲極延伸區(source/drain extension，SDE)」)。輕摻雜汲極112可用來防止熱載子效應(hot carrier effect)。此外，輕摻雜汲極112可位在口袋摻雜區110中。輕摻雜汲極112可為N型摻雜區或P型摻雜區。在本實施例中，輕摻雜汲極112是以N型摻雜區為例來進行說明。用於形成輕摻雜汲極112的離子植入製程IP2的植入角度例如是小於用於形成的口袋摻雜區110的傾斜角離子植入製程IP1的植入角度。舉例來說，離子植入製程IP2的植入角度可為0度至7度。
此外，如圖1C所示，在所選用的離子植入製程IP2的植入角度較小(如，0度)的情況下，可能會因為阻擋層108a的阻擋，而無法在阻擋層108a下方的基底100中形成輕摻雜汲極112，但本發明並不以此為限。在一些實施例中，即使離子植入製程IP2的植入角度為0度，所植入的離子亦有可能會因為撞擊而橫向擴散到阻擋層108a下方的基底100中，而在阻擋層108a下方的基底100中形成輕摻雜汲極112。此外，可藉由加大離子植入製程IP2的植入角度(如，7度)，來防止無法在阻擋層108a下方的基底100中形成輕摻雜汲極112的情況。
在本實施例中，雖然是先形成口袋摻雜區110，再形成輕摻雜汲極112，但本發明並不以此為限。在一些實施例中，亦可先形成輕摻雜汲極112，再形成口袋摻雜區110。
請參照圖1D，可移除阻擋層108a與圖案化罩幕層108b。阻擋層108a與圖案化罩幕層108b的移除方法可根據其材料來進行選擇，例如是乾式去光阻法(dry striping)、濕式去光阻法(wet striping)、乾式蝕刻法、濕式蝕刻法或其組合。
接著，可選擇性地對輕摻雜汲極112進行回火製程。回火製程可使得輕摻雜汲極112中的摻質擴散到阻擋層108a下方的基底100中，因此輕摻雜汲極112可延伸至阻擋層108a下方的基底100中。在本實施例中，在移除阻擋層108a與圖案化罩幕層108b之後，進行上述回火製程，但本發明並不以此為限。在一些實施例中，上述回火製程亦可與後續製程進行整合。此外，在所進行的離子植入製程IP2已在阻擋層108a下方的基底100中形成輕摻雜汲極112的情況下，可以不另外對輕摻雜汲極112進行回火製程。
然後，可在閘極104的側壁上形成間隙壁114。間隙壁114可為單層結構或多層結構。間隙壁114的材料例如是氮化矽、氧化矽或其組合。間隙壁114的形成方法例如是先在閘極104上形成間隙壁材料層(未示出)，再對間隙壁材料層進行回蝕刻製程。
此外，用以完成金氧半導體電晶體的後續製程為所屬技術領域具有通常知識者所週知，於此不再說明。在本實施例中，雖然半導體製程是以製作金氧半導體電晶體為例來進行說明，但本發明並不以此為限。只要半導體製程是藉由阻擋層與閘極之間的間距，來調整傾斜角離子植入製程所形成的口袋摻雜區的摻雜濃度以及半導體元件的臨界電壓，即屬於本發明所保護的範圍。
綜上所述，在上述實施例的半導體製程中，藉由阻擋層與閘極之間的間距，來調整傾斜角離子植入製程所形成的口袋摻雜區的摻雜濃度，藉此可調整半導體元件的臨界電壓。如此一來，在需要製作出具有不同臨界電壓的半導體元件時，可藉由同一片光罩形成不同半導體元件的不同臨界電壓，藉此可減少製程所需的光罩數量，進而可降低製造成本且可縮短製造周期。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、20、30:半導體元件100:基底102:隔離結構104:閘極106:介電層108a:阻擋層108b:圖案化罩幕層110、210、310:口袋摻雜區112:輕摻雜汲極114:間隙壁AA:主動區L:長度HB、HG:高度IP1:傾斜角離子植入製程IP2:離子植入製程S1、S2:間距WB:寬度
圖1A至圖1D為本發明一實施例的半導體製程的剖面圖。 圖2A至圖2D為圖1A的上視圖。 圖3為本發明一實施例在形成不同半導體元件的口袋摻雜區的步驟的上視圖。
100:基底
102:隔離結構
104:閘極
106:介電層
108a:阻擋層
108b:圖案化罩幕層
110:口袋摻雜區
IP1:傾斜角離子植入製程
L:長度
HB、HG:高度
S1:間距
WB:寬度
Claims (10)
- 一種半導體製程，包括： 提供基底，其中所述基底包括主動區； 在所述主動區中的所述基底上形成閘極，其中所述閘極與所述基底彼此隔離； 在所述基底上形成阻擋層，其中所述阻擋層位在所述主動區中，且在所述阻擋層與所述閘極之間具有間距；以及 使用所述阻擋層作為罩幕，對所述基底進行傾斜角離子植入製程，而在所述閘極兩側的所述基底中形成口袋摻雜區，其中 藉由所述阻擋層與所述閘極之間的所述間距，來調整所述傾斜角離子植入製程所形成的所述口袋摻雜區的摻雜濃度。
- 如申請專利範圍第1項所述的半導體製程，其中所述阻擋層的材料包括光阻、非晶碳、氮化矽、硼磷矽玻璃或其組合。
- 如申請專利範圍第1項所述的半導體製程，其中所述阻擋層的上視圖案的線條包括實線狀或虛線狀。
- 如申請專利範圍第1項所述的半導體製程，其中所述阻擋層的高度為所述閘極的高度的10倍以下。
- 如申請專利範圍第1項所述的半導體製程，其中所述阻擋層的寬度為所述閘極的長度的5倍以下。
- 如申請專利範圍第1項所述的半導體製程，其中所述阻擋層與所述閘極之間的所述間距為所述閘極的長度的3倍以下。
- 如申請專利範圍第1項所述的半導體製程，更包括使用所述阻擋層作為罩幕，對所述基底進行離子植入製程，而在所述閘極兩側的基底中形成輕摻雜汲極。
- 如申請專利範圍第7項所述的半導體製程，其中用於形成所述輕摻雜汲極的所述離子植入製程的植入角度小於用於形成的所述口袋摻雜區的所述傾斜角離子植入製程的植入角度。
- 如申請專利範圍第7項所述的半導體製程，更包括對所述輕摻雜汲極進行回火製程。
- 如申請專利範圍第1項所述的半導體製程，更包括在所述基底上形成圖案化罩幕層，其中 所述圖案化罩幕層暴露出所述主動區，且 使用所述圖案化罩幕層與所述阻擋層作為罩幕，對所述基底進行所述傾斜角離子植入製程，而在所述閘極兩側的所述基底中形成所述口袋摻雜區。
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