KR19990037534A - 웰 영역사이에 층계를 가지지 않는 반도체 장치 - Google Patents

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KR19990037534A
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Abstract

고전압 트랜지스터를 갖는 반도체 장치에 있어서, 반도체 기판위에 고전압 트랜지스터의 제 1의 웰 영역이 채널영역으로서 형성된다. 상기 제 1 웰 영역은 제 1 도전형을 갖는다. 반도체 기판위에 고전압 트랜지스터의 제 2 의 웰 영역이 소스 및 드레인 영역으로 상기의 채널영역을 둘러싸도록 형성한다. 상기 제 1 영역의 표면과 상기 제 2 웰 영역의 표면은 평평한 평면을 갖는다.

Description

웰 영역사이에 층계를 가지지 않는 반도체 장치
본 발명은 반도체 장치에 관한 것으로, 특히 비휘발성 반도체 메모리 장치의 구조 및 그 제조 방법에 관한 것이다.
종래의 반도체 메모리 장치에 있어서 여러 가지 구조 및 제조 방법이 제안되고 있다. 특히 종래의 반도체 메모리 장치의 하나인 비휘발성 반도체 메모리 장치에 관하여 동작 속도의 향상 및 고용량의 실현을 위한 여러 가지 기술들이 제안되고 있다.
제안된 하나의 예를들면 미국특허 5,095,344에 소거 게이트를 가진 프래쉬 메모리에 있어서 20 V 의 고전압을 소거 동작의 경우에 사용하는 내용이 기재되어 있다. 또한, R. SHIROTA 등의 "A 2.3 ㎛2MEMORY CELL STRUCTURE FOR 16Mb NAND EEPROMs"(IEEE, IEDM 1990)에 보고된 바와 같이, 쓰기 동작의 경우에는 18 V 의 고압을 소거동작의 경우에는 20 V 의 고압을 사용하는 NAND 형 플레시 메모리 장치가 기재되어 있다. 이와 같이 고속 동작을 위한 쓰기 및 재쓰기 동작에 대략 20 V 의 고압을 사용하는 플래시 메모리는 이미 공지된 사실이다.
그러나, 약 20 V 정도의 고압을 플래시 메모리에 사용할 경우, 하나의 메모리 회로부의 메모리 셀들에 선택적으로 고압을 인가하기 위한 회로를 구현할 필요가 있다. 이러한 이유로, 그러한 메모리 회로부를 구동하고 제어하는데 사용하는 트랜지스터는 인가되는 전압보다 높은 전압 내구성을 지닐 필요가 있다.
20 V 와 같거나 그보다 높은 전압 내구성을 갖는 트랜지스터를 구현하는 제안이 있다. 이 제안에서는 소스와 드레인의 확산층이 깊게 형성되어서 접합 전압 내구성을 20 V 와 같거나 또는 그보다 높은 전압에서도 견딜수 있게 설정할 수 있다.
그런데, L. C. Parrillo 등의 "TWIN-TUB CMOS A TECHNOLOGY FOR VLSI CIRCUITS"(IEEE, IEDM in 1980)에 웰 영역 형성 방법이 제안되어 있다. 이 방법에 의하면, P 형 웰과 N 형 웰의 2 중 웰 영역 구조 및 3 중 웰 영역 구조가 형성된다. 도 1 에 표시한 바와 같이, 기판 (301) 위에 N 형 웰 영역 (303) 과 P 형 웰 영역 (302) 가 연속적으로 형성되면, 다른 웰 영역 302 와 303 사이에 층계 (304) 가 항상 형성된다.
또한 도 2 에 보인바와 같이, 웰 영역을 갖는 반도체 기판 (401) 을 사용하여 트랜지스터를 형성하여 P 형 웰 영역 (402) 을 채널 영역으로 사용하고 N 형 웰 영역 403 과 404 를 소스와 드레인 영역으로 사용하는 경우가 있다. 게이트 전극 406 은 절연필름 405 를 통하여 P 형 웰 영역 (402) 위에 형성된다. 이러한 경우에 도 2 에 보인바와 같이, 층계 (407) 이 소스 영역과 채널 영역 사이와 드레인 영역과 채널 영역사이에 형성된다. 이러한 상태로 트랜지스터를 접합하기 위한 배선층이 형성될 때, 층계 (407) 에 의해서 배선층에 돌출부가 형성된다. 이러한 이유로, 돌출부에 전계가 집중되어서 배선층이 파괴되거나 손상을 입는 문제가 발생한다. 결과적으로 배선층의 신뢰도가 감소된다. 또한 메모리 셀 영역과 주변 회로 영역 사이에 커다란 층계를 갖는 플레시 메모리에 웰 영역을 소스 및 드레인 영역으로 사용하는 고전압 트랜지스터를 형성할 경우, 상기 층계에 의하여 메모리 셀 영역과 주변 회로 영역사이의 차이는 더욱 커지게 된다.
상기에서 기술한 바와 같이, 종래의 메모리 장치는 웰 영역이 고전압 트랜지스터의 소스 및 드레인 영역으로 사용될 경우 채널 영역에 층계가 형성되고 상기 층계에 의하여 고전압 트랜지스터의 신뢰도가 감소되는 문제점이 있다. 이것은 전계가 층계에 집중됨으로서 고전압 트랜지스터의 게이트 절연필름의 품질손상이 일어나기 때문이다.
또한 높은 기판 표면을 갖는 메모리 셀 영역과 낮은 기판 표면을 갖는 주변 회로 영역 사이의 격차가 증가하는 또 다른 문제가 있다. 이것은 증가된 격차로 인하여 다음 공정에서 정교한 패턴형성 공정이 어렵게 되기 때문이다.
더욱이, 주변회로 영역을 메모리 셀 영역과 떨어지게금 형성할 경우, 만약 종래의 불순물 확산 공정을 제조방법으로 사용한다면 절연 필름을 형성하고 절연 필름을 제거하는 별도의 공정이 필요하게 되는 다른 문제점이 여전히 존재하게 된다.
뿐만아니라, 기준 표시를 형성하는 부가 공정이 필요하기 때문에 공정수가 증가하게 된다. 그 결과적으로 생산성이 감소된다.
따라서, 본 발명의 목적은, 상기의 문제점을 해결하고자 하는 고전압 트랜지스터를 포함하는 반도체 장치 및 그 제조방법을 제공하는 것이다. 본 발명의 또 다른 목적은 높은 신뢰성을 가지는 고집적이 가능한 비휘발성 반도체 메모리 장치를 갖는 반도체 장치를 제공하는 것이다.
도 1 은 첫 번째 종래예의 웰 구조를 갖는 단면도
도 2 는 두 번째 종래예의 웰 구조를 갖는 단면도
도 3 는 본 발명의 구현에 따른 반도체 메모리 장치의 구조를 설명하는 단면도
도 4a 에서 4f 는 본 발명의 구현에 따른 반도체 메모리 장치의 제조방법을 설명하는 단면도
* 도면의 주요부분에 대한 부호의 설명 *
2 : 메모리 셀 영역 3 : 고전압 트랜지스터 영역
4 : N 채널 트랜지스터 영역 5 : P 채널 트랜지스터 영역
6 : 주변회로 영역
상기 목적을 달성하기 위해, 고전압 트랜지스터를 가지는 반도체 장치는 상기 고전압 트랜지스터의 채널 영역을 구성하는 제 1 도전형으로 구성된 반도체 기판에 형성된 제 1 웰 영역을 포함한다. 상기 고전압 트랜지스터의 소스 영역과 드레인 영역을 구성하는 제 2 도전형으로 구성된 제 2 웰 영역이 상기 제 1 웰 영역을 양쪽에서 둘러싸도록 상기 반도체 기판에 형성된다. 상기 제 1 웰 영역의 표면과 상기 제 2 웰 영역의 표면이 평탄한 면을 갖는다.
반도체 장치는 고전압 트랜지스터 외에도 상기의 반도체 기판에 형성되고 제 2 트랜지스터보다 높은 전압에서 작동되는 제 1 트랜지스터를 더 포함할 수 있다. 이 경우에 상기의 제 1 트랜지스터가 채널영역으로서 상기의 제 1 도전형으로 구성된 제 3 웰 영역을 갖도록 상기의 반도체 기판위에 형성될 수 있다.
또한, 상기의 반도체 장치는 상기의 제 1 트랜지스터를 포함하는 메모리부와 상기의 고전압 트랜지스터를 포함하는 주변부로 구성할 수 있다. 이 경우 반도체 장치는 비휘발성 반도체 메모리 장치이다.
본 발명의 다른 목적을 달성하기 위하여, 반도체 메모리 장치는 반도체 기판에 형성된 메모리 회로부와 상기의 메모리 회로부를 구동 및 제어하는 기능을 하는 상기 반도체 기판위에 형성된 주변 회로부를 포함한다. 상기의 메모리 회로부 영역의 표면이 높이에 있어서 주변 회로부가 형성된 영역 표면보다 낮은 위치에 형성된다.
상기 주변 회로부가 형성된 영역의 표면은 바람직하게는 평탄하게 형성된다.
또한 상기 메모리 회로부는 복수개의 비휘발성 반도체 메모리 셀 트랜지스터를 포함한다.
더욱이, 주변 회로부분는 복수개의 고전압 트랜지스터를 포함할 수 있다. 이 경우에 상기 복수개의 고전압 트랜지스터 각각은 채널영역으로서 제 1 전도형의 첫 번째 웰 영역을 가지며, 소스와 드레인 영역으로서 제 2 도전형의 두 번째 웰 영역을 갖는 것이 바람직하다. 상기 메모리 회로부가 형성된 상기 반도체 기판의 웰 영역은 상기 제 1 도전형으로 구성된다.
뿐만아니라, 상기 메모리 회로가 형성된 영역의 표면을 기준 표시로 사용할 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 반도체 기판 표면에 메모리 셀을 위한 오목부를 형성하는 단계;
제 1 도전형의 웰 영역을 형성하기 위하여 반도체 기판에 제 1 도전형의 제 1 의 불순물 이온의 제 1 이온 주입을 수행하는 단계;
상기 반도체 기판에 레지스터 박막을 형성하는 단계;
상기 레지스터 박막을 패턴 형성하는 단계;
상기 패턴 형성된 레지스터 박막을 마스크로 사용하여, 상기 반도체 기판에 제 2 도전형의 제 2 불순물 이온을 제 2 이온주입을 행하는 단계; 및
상기 반도체 기판을 가열하여 상기 제 1 도전형의 제 1 웰 영역과 상기 제 2 도전형의 제 2 웰 영역을 형성하는 단계로 구성된 반도체 장치 제조 방법을 제안하다.
또한, 상기 방법은 상기 오목부에 기준 표시를 형성하는 것을 더 포함할 수 있다.
메모리 회로부는 메모리 셀 영역에 형성되고 주변 회로부는 메모리 셀 영역 이외의 영역에 형성된다. 이 경우에 있어서, 메모리 회로부의 비휘발성 메모리 셀 트랜지스터는 메모리 셀 영역의 메모리 회로부로 형성될 수 있다. 또한 메모리 회로부를 구동하고 제어하는 주변 회로부의 고전압 트랜지스터는 주변회로부에 형성될 수 있다.
상기 제 1 불순물 이온의 양보다 많은 양의 상기 제 2 불순물 이온의 양을 갖는 상기 제 2 이온 주입이 수행될 수 있다.
더욱이 상기 제 2 이온 주입은 가속 에너지를 변화시키면서 여러번 수행될 수 있다.
본 발명의 비휘발성 반도체 메모리 장치와 같은 반도체 장치는 첨부 도면과 관련하여 설명되는 다음의 기재로부터 더 명백하게 될 것이다.
본 발명의 반도체 메모리 장치는 메모리 셀 영역과 주변 회로 영역을 갖는다. 본 발명에 있어서는 비휘발성 반도체 메모리 장치의 고전압 트랜지스터의 P 형 웰 영역과 N 형 웰 영역 사이에 층계가 존재하지 않는다. 더욱 구체적으로 비휘발성 반도체 메모리 장치의 주변 회로 영역의 고전압 트랜지스터 내에는 P 형 웰 과 N 형 웰 사이에 층계가 존재하지 않는다. 또한 메모리 셀 영역이 형성되어서 메모리 셀영역과 주변 회로 영역 사이의 높이차가 줄어 들게 된다.
뿐만 아니라, 메모리 셀 영역의 반도체 기판 표면이 주변회로의 반도체 기판 표면보다 낮게 형성된다. 또한 포토리소그래피를 위한 제 1 위치 기준 표시가 주변 회로 영역의 반도체 기판 표면보다 낮게 형성된다. 그런후 P 형 불문술 이온들이 반도체 기판 표면의 P 형 웰 영역을 형성하도록 주입된다. 제 1 위치 기준 표시를 사용하는 포토리소그래피법에 의하여 N 형 웰 영역을 위한 패턴이 형성되고, P 형 불순물 이온보다 많은 N 형 불순물 이온이 N 형 웰 영역을 형성하기 위하여 이온 주입된다. 다시 말해서 본 발명에서는 포토리소그래피을 위한 첫 번째 위치 기준 표시가 웰 영역을 형성하는 경우에 이미 형성된다.
본 발명의 구체예에 따른 반도체 장치는 첨부된 도면과 관련하여 설명되는 다음의 기재로부터 더 명백하게 될 것이다. 도 3 은 본 발명의 구체예에 따른 반도체 메모리 장치의 구조를 설명하는 절단면도이다.
도 3 에 나타난 바와 같이, 반도체 메모리 장치는 메모리 셀영역 (2) 와 주변 회로 영역 (6) 로 구성되어진다. 반도체 메모리 장치의 주변 회로 영역 (6) 은 제 1 도전형의 웰 영역 (102) 중의 하나가 반도체 기판 (101) 위에 고전압 트랜지스터 (100) 의 채널 영역으로써 형성된다. 또한 제 2 도전형의 웰 영역 (103) 중의 두 개가 고전압 트랜지스터 (100) 의 소스 및 드레인 영역으로 사용되어진다. 뿐만아니라, 제 1 도전형의 웰 영역 (102) 의 주표면과 제 2 의 도전형 웰 영역 (103) 의 주표면이 고전압 트랜지스터 (100) 내에서 서로 동일한 평면을 갖도록 형성된다.
메모리 셀 영역 (2) 는 주변 회로 영역 (6) 보다 낮은 표면을 갖도록 형성된다. 메모리 셀 트랜지스터 109, 110, 111 및 112 는 전형적으로 주변회로 영역내에 있는 고전압 트랜지스터 (100), N 채널 트랜지스터 (4) 또는 P 채널 트랜지스터 (5) 보다 높은 높이를 갖는다. 결론적으로 메모리셀 트랜지스터의 상부가 더 낮게 위치하므로 메모리셀 트랜지스터와 주변 회로 영역 (6) 의 트랜지스터 간의 높이 차이를 작게 만들 수 있다.
다음은 본 발명의 구현에 따라 반도체 메모리 장치를 제조하는 방법에 관하여 도 4a 에서 4f 를 참조하여 기술하기로 한다.
우선 도 4a 에 표시된 바와 같이 산화막 (202) 를 P 형 실리콘 기판 (201) 위에 두께 40 ㎚ 를 갖도록 열 산화 방법에 의해서 형성한다. 그런후에 CVD 방법에 의해 두께 150 ㎚ 를 갖도록 산화막 (202) 위에 질소막 (203) 을 형성한다. 메모리 셀 영역 (2) 부에 있는 질소막 부분만을 포토리소그래피법 및 이방성 드라이 에칭(anisotropic dry etching)에 의하여 제거한다.
다음으로 도 4b 에 나타난 바와 같이 실리콘 기판 표면이 열산화법에 의해 산화처리된다. 이 순간에 질소막 (203) 이 산화를 방지하는 마스크 역할을 하기 때문에 단지 메모리 셀 영역만이 선택적으로 산화처리되어 산화막(LOCOS 막) (204) 가 형성된다. 이 경우에 기준 표시 또한 동시에 산화되므로, 기준 표시는 다음 공정의 포토리소그래피법에서 위치를 정하기 위하여 형성된다.
기준 표시는 메모리 셀 영역 과 주변 회로 영역 외의 영역에 형성되고 주로 스크라이브 라인(scribe line) 위에 형성된다. 기준표시를 산화함으로서 층계가 메모리셀 영역에서와 같은 방식으로 실리콘 기판위에 형성된다. 따라서 기준 표시로 사용하는 것이 가능한 것이다. 그러므로 기준 표시의 산화막의 두께가 제어되므로 포토리소그래피을 실시하는 동안에 표시가 검출되도록 층계를 형성할 수 있다. 또한 이 층계는 고레벨의 메모리 셀 영역과 저레벨의 주변 회로 영역 사이의 층계를 이완시키는데 효과적이다.
다시 말해서, 본 발명에서 LOCOS 산화막은 메모리 셀 영역 (2) 에 형성된다. 그런후에 LOCOS 산화막은 도 4c 에 보인바와 같이 다음 처리에 의해 제거되어서 필요한 오목부 (8) 가 형성된다. 오목부 (8) 이 기준 표시의 기준 레벨로 사용된다. 이러한 구현에서 LOCOS 산화막 204 의 두께는 600 ㎚ 이다.
다음으로 질소박막 (203), 산화 박막 (202) 및 산화막 (204) 는 에칭법에 의하여 제거된다. 그런후 산화막 (205) 이 열산화법에 의해 두께 40 ㎚ 를 갖도록 형성된다. 다음으로 붕소 이온과 같은 P 형 불순물 이온의 이온 주입이 행해져서 P 형 영역이 실리콘 기판 201 의 전체 표면내에 형성된다. 이 순간에 이온 주입이 한번 또는 복수번 수행이 가능하고 이런 동안 가속 에너지와 주입량이 변화하여 웰 영역을 메모리셀과 주변 회로 트랜지스터 특성에 적합하도록 한다. 본 구현에서는 50 KeV 가속 에너지와 3 × 1012㎝-2의 주입량을 가진 이온 주입이 한차례 이루어진다.
다음으로 도 4d 에 보인바와 같이 포토레지스터층 (206) 이 형성되고 그런후에 N 형 웰 영역을 위한 개구부를 형성하기 위해 포토리소그래피법에 의해 패턴이 형성된다. 그런후에 N 형 웰 영역을 형성하기 위해 패턴된 포토레지스트 (206) 를 마스크로 사용하여 인(P) 이온과 같은 N 형 불순물 이온의 이온 주입이 행해진다. 이 순간에 이온 주입이 한번 또는 복수번 수행이 가능하고 이러한 동안 가속 에너지와 주입량이 변화하여 N 형 웰 영역을 주변 회로 트랜지스터 특성에 적합하도록 한다.
또한, P 형 웰 영역을 위한 붕소(B) 이온이 이미 실리콘 기판 표면안에 구현되어 있기 때문에 인 이온의 주입량은 N 형 웰 영역을 형성하기 위하여 붕소 이온의 주입량 이상으로 주입할 필요가 있다. 구체적으로 본 구현에서는 100 KeV 가속 에너지와 9 × 1012㎝-2의 주입량을 가진 이온 주입이 한차례 이루어진다.
다음으로 도 4e 에 보인바와 같이, 1200 ℃ 와 같은 높은 온도에서 열확산법이 질소분위기 하에서 수행되어 N 형 불순물 이온과 P 형 불순물 이온이 깊게 확산된다. 결론적으로 P 형 웰 영역 (207) 과 N 형 웰 영역 (208) 이 형성된다. 그러므로 주변회로 영역 6 의 P 형 웰 영역 (207) 과 N 형 웰 영역 (208) 사이에 층계가 존재하지 않게 된다. 이 순간에 높은 에너지 이온 주입을 통하여 이온 주입이 행하여질 때 열확산법은 높은 온도에서 수행되지 않으므로 불순물 이온은 깊게 확산 되지 않는다. 그러나 대신 열처리는 비교적 낮은 온도에서 행해지므로 불순물이온은 활성화될 수 있다.
그 후에, 도 4f 에 보인바와 같이, N 채널 트랜지스터 211, P 채널 트랜지스터 (210) 과 고전압 트랜지스터 (212) 는 주변회로 영역 (6) 내에 형성된다. 또한 메모리 셀 트랜지스터 214, 215, 216 과 217 은 메모리셀 영역 (2) 내에 형성된다.
즉, 본 발명에서 제 1 기준 표시는 웰 영역이 형성되기 전에 형성된다. 기준 표시는 포토리소그래피 처리에서 위치를 찾는 기준으로 사용된다. 또한 본 발명에서 오목부를 형성하기 위하여 메모리 셀 영역의 반도체 기판 표면이 주변 회로 영역의 표면보다 낮게 만들어진다. 기준 표시는 오목부내에 형성된다.
위에서 언급한 바와 같이, 본 발명의 구현에 의한 반도체 장치의 특징중의 하나는 제 1 도전형 웰 영역 (102) 주표면과 제 2 도전형 웰 영역 (103) 의 주표면 사이에 층계가 없다는 것이다. 따라서 게이트 전극이 P 형과 N 형 영역위에 배치될 경우 게이트 전극은 비교적 낮게 배치할 수 있다.
결론적으로 게이트 전극 위에 형성되는 배선층의 접합 부분이 작게 되기 때문에 배선층이 손상될 가능성이 없어지고 회로 안정성이 향상된다.
또한, 고전압 트랜지스터의 높이가 낮게 설정될 수 있기 때문에 트랜지스터의 고집적에 이점이 된다.
본 발명의 구현에 따라 고전압 트랜지스터 (100) 를 형성하기 위하여 P 형 불순물 이온인 붕소(B) 이온과 같은 제 1 도전형 불순물 이온이 먼저 제 1 도전형 웰 영역 (102) 을 형성하기 위하여 기판 (101) 표면에 이온 주입된다. 그런후에 기판 (101) 의 주표면은 포토레지스트층에 의해서 코팅되고 리소그래피법을 이용하여 미리정해진 영역에 개구부가 형성된다. 다음으로 N 형 불순물이온인 인(P) 이온 또는 비소(As) 이온 등과 같은 제 2 도전형 불순물을 제 2 의 도전형 웰 영역 (103) 을 형성하기 위해 이온 주입한다. 제 1 도전형 웰 영역 (102) 은 채널로서 사용되고 두 번째 도전형 웰 영역 (103) 은 소스와 드레인 영역으로 사용된다.
본 발명에서, 소스와 드레인 영역이 형성되어야 할 때는 단지 이온 주입 기법만이 사용된다. 그러므로 위에서 기술한 바와 같이 웰 영역은 형성될 수 있고 제 1 도전형 웰 영역 (102) 의 주표면과 제 2 도전형 웰 영역 (103) 의 주표면은 서로 동일한 평탄면을 갖는다.
또한, 본 발명의 구현에 따른 트랜지스터의 제조방법에 있어서, 제 1 도전형 웰 영역 (102) 와 제 2 도전형 웰 영역 (103) 사이의 경계부분은 가파른 경사를 갖게금, 예를 들어 기판 (101) 의 주표면과 수직을 이루도록 형성할 수 있다. 그러므로 트랜지스터의 크기를 감소시킬 수 있으므로 트랜지스터의 고집적이 달성가능해진다.
또한, 본 발명의 구현에 따라 고전압 트랜지스터 (100) 은 고전압에서 동작되는 다른 반도체 장치가 형성된 기판위에 형성하는 것이 바람직하다. 다시 말해서 도 3 에 표시된 바와 같이 본 발명의 구현에 따라 고전압 트랜지스터 (100) 는 메모리 셀 영역이 구현된 웰 영역 (102) 이 형성된 반도체 기판 (101) 위에 형성하는 것이 바람직하다.
더욱 구체적으로, 메모리 셀 트랜지스터 109, 110, 111 및 112 는 제 1 도전형 웰 영역 (102) 에 형성되는 것이 바람직하며 상기의 제 1 도전형 웰 영역 (102) 는 고전압 트랜지스터 100 의 채널영역으로 사용되는 제 1 도전형 웰 영역 102 로서 동시에 형성된다. 또한 본 발명의 구현에 의해 메모리 셀 트랜지스터 109, 110, 111 및 112 는 메모리 셀 영역의 메모리 회로부에 형성된다. 예를 들어서 메모리 회로부는 비휘발성 트랜지스터로 구성된 비휘발성 반도체 메모리 회로부인 것이 바람직하다.
더욱이, 본 발명의 구현에 의한 고전압 트랜지스터 (100) 를 사용하는 반도체 장치는 메모리 회로부가 배열된 기판 표면이 상기 기판 (101) 위에 구현된 메모리 셀 영역 (2) 에 메모리 트랜지스터 109, 110, 111 및 112 를 포함하도록 반도체 장치를 형성한다. 메모리 셀 영역 (2) 는 반도체 표면에 있어서 동일한 기판 (101) 에 구현되어 있는 메모리 셀 트랜지스터를 구동하고 제어하기 위한 트랜지스터들이 배치되어 있는 주변 회로부 (6) 보다 낮게 위치되어 있다.
뿐만아니라, 위에서 기술한 바와 같이, 주변회로 영역 (6) 의 트랜지스터들이 배열된 면이 평편한 것이 바람직하다. 또한 위에서 기술한 바와 같이, 메모리 셀 영역 (2) 내에 메모리 셀 트랜지스터 109, 110, 111 및 112 로 구성된 메모리 회로부는 비휘발성 반도체 장치로 구성된 메모리 회로부이다.
그러므로 본 발명의 가장 바람직한 구현을 예로 들면, 고전압 트랜지스터 (100) 를 비휘발성 반도체 메모리 회로부를 구동하고 제어하기 위한 메모리 셀 영역 (2) 의 인접영역에 배열하는 것이다. 다시 말하자면, 고전압 트랜지스터 (100) 의 채널 영역이 형성되는 제 1 도전형 웰 영역 (102) 가 동일한 기판 (101) 내에 비휘발성 메모리 셀 트랜지스터로 구성된 메모리 회로부 (7) 이 있는 메모리 셀 영역 (2) 와 동일한 도전형을 갖도록 하는 것이 바람직하다.
더욱이 본 발명의 구현에 따른 반도체 장치의 또다른 특징으로서 오목부 (8) 이 적당한 방법에 의해 형성되어서 메모리 셀 영역 (2) 의 표면이 주변 트랜지스터 영역 (6) 보다 낮게 형성되도록 한다. 오목부 (8) 은 주변 회로부가 형성될 때 기준 표시로 사용된다.
위에서 기술한 바와 같이 본 발명의 반도체 장치에 의하여 고전압 트랜지스터의 신뢰도를 향상시킬 수 있다. 이것은 고전압 트랜지스터의 채널 영역을 위한 P 형 웰 영역과 소스와 드레인 영역으로 사용되는 N 형 웰 영역 사이의 층계가 없기 때문이다.
또한, 정교한 패턴 형성과 공정수의 감소도 동시에 달성할 수 있다. 이것은 메모리 셀 영역의 윗부분과 주변 회로부의 윗부분의 차이가 줄어들 수 있기 때문이며 따라서 정교한 패턴 형성도 가능해진다. 또한 동시에 정렬하기 위한 기준 표시가 형성된다. 그러므로 메모리 회로부와 주변 회로부가 동시에 형성되지 않는 경우에 비해서 공정수가 감소될 수 있다.
더욱이, 웰 영역 형성을 위해서 높은 에너지 이온 주입이 행하여 질 때 열확산 공정을 생략할 수 있다.
여기에 기술된 본 발명의 실시예에 대해 여러 가지 변형이 본 발명을 실현하는데 있어 채용될 수 있는 것으로 이해되어져야 한다. 따라서, 다음의 청구범위가 본 발명의 범위를 규정하는 것으로, 그리고 이들 청구범위 내의 방법 및 구성들 그리고 그들의 등가적인 것들이 청구범위에 의해 포함되는 것으로 의도된다.

Claims (19)

  1. 고전압 트랜지스터를 가지는 반도체 장치에 있어서,
    상기 고전압 트랜지스터의 채널 영역을 구성하며 제 1 도전형으로 구성된, 반도체 기판에 형성된 제 1 웰 영역; 및
    상기 고전압 트랜지스터의 소스 영역과 드레인 영역으로서 상기 제 1 웰 영역을 양쪽에서 둘러싸고 제 2 도전형으로 구성된, 상기 반도체 기판에 형성된 제 2 웰 영역;
    을 구비하되, 상기 제 1 웰 영역의 표면과 상기 제 2 웰 영역의 표면이 평탄한 면으로 구성된 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 고전압 트랜지스터외에도 상기 반도체 기판상에 형성되고 제 2 트랜지스터보다 높은 전압에서 작동되는 제 1 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서, 상기 제 1 트랜지스터가, 채널영역으로서 상기 제 1 도전형으로 구성된 제 3 웰 영역을 갖도록 상기 반도체 기판상에 형성되는 것을 특징으로 하는 반도체 장치.
  4. 제 2 항에 있어서, 상기 반도체 장치가, 상기 제 1 트랜지스터를 포함하는 메모리부와 상기 고전압 트랜지스터를 포함하는 주변부로 구성된 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서, 상기의 반도체 장치가 비휘발성 반도체 메모리 장치인 것을 특징으로 하는 반도체 장치.
  6. 반도체 기판상에 형성된 메모리 회로부; 및
    상기 반도체 기판상에 형성되고 상기 메모리 회로부를 구동 및 제어하는 기능을 하는 주변 회로부;
    로 구성되며, 상기 메모리 회로부가 형성된 영역의 표면은, 상기 주변 회로부가 형성된 영역의 표면보다 낮은 위치에 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서, 상기 주변 회로부가 형성된 상기 영역의 상기 표면은, 평탄하게 구성된 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 6 항에 있어서, 상기 메모리 회로부는 복수개의 비휘발성 반도체 메모리 셀 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 6 항에 있어서, 상기 주변 회로부가 복수개의 고전압 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서, 상기 복수개의 고전압 트랜지스터 각각은, 채널 영역으로서 상기 제 1 도전형의 상기 제 1 웰 영역을 가지며, 소스와 드레인 영역으로서 상기 제 2 도전형의 상기 제 2 웰 영역을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서, 상기 메모리 회로부가 형성된 상기 반도체 기판의 웰 영역이 상기 제 1 도전형으로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 6 항에 있어서, 상기 메모리 회로가 형성된 상기 영역의 상기 표면이 기준 표시로 사용하도록 형성된 것을 특징으로 하는 반도체 메모리 장치.
  13. 반도체 장치를 제조하는 방법에 있어서,
    반도체 기판 표면상에 메모리 셀용 오목부를 형성하는 단계;
    제 1 도전형의 웰 영역을 형성하기 위하여 상기 반도체 기판에 상기 제 1 도전형의 제 1 의 불순물 이온의 제 1 이온 주입을 수행하는 단계;
    상기 반도체 기판에 레지스터 박막을 형성하는 단계;
    상기 레지스터 박막을 패턴 형성하는 단계;
    상기 패턴 형성된 레지스터 박막을 마스크로 사용하여, 상기 반도체 기판에 제 2 도전형의 제 2 불순물 이온의 제 2 이온 주입을 수행하는 단계; 및
    상기 반도체 기판을 가열하여 상기 제 1 도전형의 상기 제 1 웰 영역과 상기 제 2 도전형의 상기 제 2 웰 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  14. 제 13 항에 있어서, 상기 메모리 셀 영역에 메모리 회로부를 형성하고 상기 메모리 셀 영역 이외의 영역에 주변 회로부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  15. 제 13 항에 있어서, 상기 오목부에 기준표시를 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  16. 제 14 항에 있어서, 상기 메모리 셀 영역에 메모리 회로부를 형성하는 상기 단계는 상기 메모리 회로부의 비휘발성 메모리 셀 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  17. 제 14 항에 있어서, 주변 회로부를 형성하는 상기 단계는, 상기 메모리 회로 부를 구동 및 제어하는 상기 주변 회로부의 고전압 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  18. 제 13 항에 있어서, 제 2 이온 주입을 수행하는 상기 단계는, 상기 제 1 불순물 이온의 양보다 많은 양의 상기 제 2 불순물 이온의 도즈량으로 상기 제 2 이온 주입을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  19. 제 13 항에 있어서, 제 2 이온 주입을 수행하는 상기 단계는 가속 에너지를 변화시키면서 복수번의 상기 제 2 이온 주입을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
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