JPH0318352B2 - - Google Patents

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JPH0318352B2
JPH0318352B2 JP56051631A JP5163181A JPH0318352B2 JP H0318352 B2 JPH0318352 B2 JP H0318352B2 JP 56051631 A JP56051631 A JP 56051631A JP 5163181 A JP5163181 A JP 5163181A JP H0318352 B2 JPH0318352 B2 JP H0318352B2
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Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体メモリ装置ならびに製造方法に
関係し、特に１トランジスタ・ダイナミツク・リ
ード／ライトメモリセルアレイに関係する。
（従来の技術） 産業界において通常用いられる２重レベルポリ
シリコン（２層ポリシリコン）Ｎ−チヤンネル自
己整合（セルフアライン）工程により作成される
ダイナミツク・リード／ライト（読み出し／書き
込み）メモリセルは特公昭60−34270号、米国特
許第4240092号あるいはエレクトロニクス1976年
２月19日116−121頁、1976年５月13日81−86頁、
そして1978年９月23日109−116頁に示されてい
る。
２重レベルポリシリコンプロセスは大変有効で
あることが示され、数億個のメモリ装置がこの方
法で作成されたが、単一レベルプロセスに比べて
付加的製造工程を有するため価格の上昇と歩留り
の低下とが存在する。さらに、古典的なセル配置
は２つのポリレベルの重複量により決まるチヤン
ネル長をもつトランジスタを使用し、トランジス
タ特性の制御を困難にしている。他の問題点は行
ラインをゲートに接続する金属−ポリシリコンコ
ンタクトを作る必要性である。
（発明が解決しようとする問題点） 改良されたダイナミツク・リード／ライト・メ
モリセルを得ることが本発明の主たる目的であ
る。第２の目的は小型の寸法のダイナミツク・メ
モリを得ることである。第３の目的はより効果的
な方法で作られたダイナミツク・メモリセルの高
密度アレイを得ることである。第４の目的はアレ
イ中に金属−ポリシリコンコンタクトを使用しな
いダイナミツクメモリセルを製造する改良された
方法を得ることである。第５の目的はダイナミツ
クメモリセル中のトランジスタのチヤンネル長を
画定する上で整合精度に依存することを避けるこ
とである。
（問題点を解決するための手段および作用） 本発明の実施例によれば、１トランジスタ型ダ
イナミツク・リード／ライト・メモリセルが、ア
クセストランジスタのワードラインならびにゲー
トが金属ストリツプより形成される単一レベルポ
リシリコン過程により作られる。なんらの金属−
シリコンまたは金属−ポリシリコンコンタクトも
必要としない。アクセストランジスタはキヤパシ
タ・バイアス板であるポリシリコンストリツプを
通してエツチングすることにより作られる。トラ
ンジスタの寸法は整合精度によつては決定されな
い。
（実施例） 本発明は新規な特徴は添付の特許請求の範囲に
記載されている。本発明自身ならびに他の特徴か
つ利点は以下の詳細な説明を添付図面と共に参照
することにより最も良く理解できる。
第１図、第２図ならびに第３ａ図から第３ｃ図
を参照すると、本発明により作られた１トランジ
スタダイナミツクメモリセルが示されている。メ
モリアレイは多数のセルより成り、各々のセルは
アクセスランジスタ１０ならびにキヤパシタ１１
をもつ。アクセストランジスタ１０はゲート１
２、ソース１３ならびにドレイン１４を有する。
ゲート１２はアレイに対するＸまたはワードアド
レスラインである長い金属ストリツプ１５の一部
である。ソース１３はビツトラインまたはＹ出力
ラインである堀状（moat）のN+拡散領域１６に
接続する表面反転領域である。キヤパシタ１１は
全アレイに沿つて延び通常＋5VであるVCC電源に
接続するポリシリコンの長いストリツプの一部で
あり第１ベルポリシリコンのバイアスゲート１７
を有する。キヤパシタ１１の下部極板はバイアス
ゲート１７下部の反転領域１８で形成される。ソ
ース領域１３も同様にポリシリコンストリツプ１
７のセグメント１９の電圧により反転する。トラ
ンジスタ１０はポリシリコンストリツプ１７中の
孔（窓部）２０中に形成される。
薄いゲート酸化膜層２２は第１レベルポリシリ
コンストリツプのバイアスゲート１７をシリコン
表面より分離し、薄いゲート酸化膜２３は金属ゲ
ート１２をシリコンより分離する。酸化物被膜２
４は金属ストリツプ１５を各セルにおけるポリシ
リコンストリツプ１７と１９より分離する。低温
付着酸化物の厚い層２５はバー（結晶の一区画）
３０の上部表面上に位置する。厚いフイールド熱
酸化膜２６はトランジスタないしは拡散相互接続
領域（堀状領域）により占められていないバーの
部分をおおい、P+チヤンネルストツプ領域２７
は全ての厚いフイールド酸化膜下部に形成され
る。
アレイはビツト密度により、典型的には一辺
5.08mm（200ミル）以下ないしは25.8mm（40000平
方ミル）の画積以下のバー上にほぼ64Kまたは
256Kビツトを含むシリコンのバー３０上に形成
される。図に示す３個のセルはバー内の約25μｍ
（１ミル）幅の微小部分上にある。64Kセルアレ
イは256個のＸアドレスラインである金属ストリ
ツプ１５ならびに256個のＹラインであるN+拡散
領域１６を必要とし、それにより65536ビツトが
得られる。
次に第４図ａからｄを参照して、本発明による
セルアレイの製造プロセスを記述する。出発材料
はＰ型単結晶シリコンの薄板であり、代表的には
直径10cm（４インチ）、厚さ500μｍ（20ミル）、＜
100＞面に切断され、約６ないし8ohm−cmの抵抗
率をもつ。前述のごとく、画面において示すバー
３０の部分は薄板のほんの一部にすぎず、たとえ
ば25ないし50μｍ（１ないし２ミル）幅である。
適当な洗浄後、薄板を約1100度の高温で炉中にお
いて酸素に露出し酸化して、全薄板上にわたり約
1000Åの厚さの酸化膜３１を得る。次に、反応器
中でジクロロシランとアンモニアとの雰囲気に露
出することにより約1000Åの厚さの窒化シリコン
膜３２が全薄板上に形成される。フオトレジスト
が薄板の全上部表面上に塗布され、その後マスク
を通して紫外光に露出される。マスクは厚いフイ
ールド酸化物２６とP+チヤンネルストツプ領域
２７の希望のパターンを画定する。レジストが現
像されて、窒化物層３２の露出された部分をエツ
チングし酸化膜３１はそこに残すように窒化物層
３２をエツチングすることになる領域を残す。
フオトレジストと窒化物層とをマスクとして用
い、薄板にイオン打込みステツプを行なつてチヤ
ンネルストツプ領域を生成する。即ち、この目的
のために、ホウ素原子がイオン打込によりシリコ
ンのマスクされていない領域３３に打込まれる。
領域３３のシリコンはフイールド酸化処理におい
て食われるために最終素子において同一形態では
存在しない。通常移板はテキサスインストルメン
ト社に譲渡された米国特許第4055444号に記載さ
れているようにフイールド酸化膜の成長に先だ
ち、イオン打込後熱処理を行なう。
プロセスの次のステツプは薄板を約1000℃で数
時間水蒸気または酸化性雰囲気中に置くことによ
りフイールド酸化膜を形成することである。これ
により第４図ｂに示すように窒化物層３２の残留
する部分を酸化マスクとして、厚いフイールド酸
化膜２６が成長し、シリコンが食われるためのシ
リコン表面内に延びる。このフイールド酸化膜２
６の厚さは約10000Åで、その一部は元の表面よ
り上にあり、一部は元の表面より下にある。イオ
ン打込により形成されたホウ素打込P+領域３３
は一部食われるが、酸化領域前面よりも先にシリ
コン中にさらに拡散し元の領域３３よりもかなり
深いP+チヤンネルストツプ領域２７を作る。
次に、残留している窒化物層３２か窒化物のみ
エツチングし酸化シリコンをエツチングしないエ
ツチング剤により除去され、その後酸化膜３１が
エツチングにより除去されそして露出したシリコ
ンが洗浄される。
第４図ｃに示すように、ポリシリコン層が標準
的技術を用いて反応器中で全薄板上にわたり約
8000Åの厚さに付着される。このポリシリコン層
にホトレジスト層を被覆し、この目的のために準
備されたマスクを通し紫外光に露光し、現像し、
その後露出したポリシリコンをエツチングするこ
とによつてパターン付けしてポリシリコンストリ
ツプ１７を画定する。ポリシリコンのストリツプ
１７をマスクとして用い砒素打込または燐拡散が
ここで行なわれビツトラインとして働くN+拡散
領域１６が作成される。
酸化シリコンの厚い層２５が約400℃の低温で
シランを分解することにより全薄板上にわたり付
着される。この層２５は金属レベルを多結晶シリ
コン層ならびにバー表面の他の領域より絶縁する
が、マルチレベルの酸化物層と呼ぶ。
第４図ｄを参照し、マルチレベルの酸化物層２
５はフオトレジスタ操作によりパターン付けさ
れ、セルアレイ中のワードライン１５に沿つた金
属ゲート用の窓または孔２０を露出する。フオト
レジストをエツチマスクとして用い、厚い酸化物
層２５をポリシリコンに達するまでエツチング
し、その後プラズマエツチングを用いポリシリコ
ンを薄い熱酸化膜に達するまで除去する。シリコ
ンまでエツチングするよりもむしろ元の薄い酸化
物はその場所に残すことが好ましい。水蒸気中に
おける約800℃での熱酸化ステツプにより側壁上
に酸化被膜２４が生成される。多量にドープされ
たポリシリコンストリツプ１７，１９は硬い熱酸
化膜２３に被覆かれたシリコン単結晶に比べはる
かに早く酸化され、従つえゲート酸化膜の厚さは
このステツプ中それほど増加しない。
ワードラインとなる金属ストリツプ１５ならび
にゲート１２が次に形成される。金属コンタクト
ならびに相互接続はチツプの周辺においても外部
電極への接続を設けるボンデイングパツドならび
に入力バツフア、デコーダ、読み取り増幅器等に
おいて用いられる。金属ライン、ゲート、コンタ
クトならびに相互接続は通常の方法でアルミニウ
ム薄膜を薄板の全上部表面にわたり付着し、その
後フオトレジストマスクとエツチ操作により、金
属ストリツプ１５、ゲート１２、そして他の金属
素子を残すようにパター付けすることにより作ら
れる。
保護被膜（図には示さない）がその後付着さ
れ、ボンデイングパツドを露出するようにパター
付けられ、そしてシリコン薄板はスクライブさ
れ、各バーに割られ、通常の方法で実装される。
窓２０を形成するマスクの配置は臨界的ではな
いということに注意されたい。窓が第１図ならび
に第３ａ図においてストリツプ１７の端部まで左
へ移動してもトランジスタ特性にはなんらの影響
がなく、同様に右へ移動してもコンデンサ１１の
寸法におけるわずかな変化以外に影響がない。
本発明を実施例を参照して記述したが、この記
述は限定する意味を有しない。本発明の他の実施
例ならびに図解実施例の種々の変更が本記述を参
照して当業者には明らかである。従つて添付と特
許請求の範囲が本発明の真の範囲内に入る任意の
それらの変更または実施例を包含する。
（発明の効果） 以上述べたように、各メモリ・セルのデータ記
憶用キヤパシタを形成する導電層１７に複数個の
窓をあけ、それらの窓に各メモリ・セルのアクセ
ス・トランジスタを形成するようにしたことによ
り、行ラインとゲートとの接続を行なう必要がな
くなる。さらに、アクセス・トランジスタのチヤ
ンネル長は窓の形状寸法で決まり、整合精度に依
存しなくなる。
【図面の簡単な説明】
第１図は本発明によつて作られるセルを使用し
たダイナミツクメモリセルの一部の物理的構成を
示す半導体チツプの小部分を大幅に拡大した平面
図、第２図は第１図のセルアレイ部分の概略回路
図、第３ａ図から第３ｃ図は各々線ａ−ａ，ｂ−
ｂ，ｃ−ｃに沿つて取つた第１図のセルの断面の
拡大図、そして第４図ａ〜ｄは、第１図の線ａ−
ａに沿つて取つた、製造プロセスでの引き続くス
テツプにおける、第１図ならびに第３ａ図から第
３ｃ図のセルアレイの断面における拡大図であ
る。 １０……アクセストランジスタ、１２……ゲー
ト、１３……ソース、１４……ドレイン、１７…
…多結晶シリコンバイアスゲート、１８……反転
領域、２２……ゲート酸化膜、２７P+……チヤ
ンネルストツプ領域、３０……シリコン・バー、
３２……窒化物層。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体基体の面内に１トランジスタ・ダイナ
    ミツク・メモリ・セルのアレイを含む形式の半導
    体メモリ装置であつて、 前記半導体基体の面内において相互に離隔され
    て設けられ、それぞれが各メモリ・セルのアクセ
    ル・トランジスタの電流路の一端となる、複数個
    の半導体領域と、 前記半導体基体の面に沿つてその面から絶縁層
    により絶縁されて延在し、前記半導体基体の面内
    に、各メモリに対し１つ宛のキヤパシタ領域を与
    える複数個のキヤパシタ領域を提供する導電層
    と、を有し、 前記導電層の完全に中に窓部が形成され、その
    際、前記導電層の１部が、前記窓部の側方で前記
    キヤパシタ領域とは反対の側にある前記半導体領
    域で構成される前記アクセストランジスタの前記
    電流路の上、に存在し、更に 前記半導体領域の上部に設けられ、かつそれぞ
    れが前記各メモリ・セルのアクセス・トランジス
    タのゲートとなるように前記導電層内の窓部に入
    り込んで延在している、複数個の導電ストリツプ を有する、半導体メモリ装置。 ２ 特許請求の範囲第１項において、前記半導体
    領域のそれぞれは細長く、少なくとも２つのアク
    セス・トランジスタの電流路の一端となる、半導
    体メモリ装置。 ３ 特許請求の範囲第１項において、前記導電層
    は、キヤパシタ・バイアス線を形成する複数個の
    細長い導体を含んでいる、半導体メモリ装置。 ４ 半導体基体の面内に１トランジスタ・ダイナ
    ミツク・メモリ・セルのアレイを含む形式の半導
    体メモリ装置の製造方法であつて、 前記半導体基体の面内において相互に離隔され
    て設けられ、それぞれが各メモリ・セルのアクセ
    ス・トランジスタの電流路の一端となる、複数個
    の半導体領域を与えること、 それぞれトランジスタ領域とキヤパシタ領域と
    を含む複数個のセル領域上部であつてそれらから
    絶縁体により分離して前記半導体基体の面上に導
    電性材料層を設けることと、 前記導電性材料層の完全に中に複数個の窓部を
    あけることと、その際、各窓部は、前記トランジ
    スタの少くとも１部を含み、かつ前記窓部の前記
    キヤパシタ領域とは反対の側方にある、前記アク
    セストランジスタの前記電流路の上に、前記導電
    性材料層の１部が存在するよう位置されており、 前記トランジスタ領域においてトランジスタの
    ゲートを形成するように前記窓部内に入り込んで
    延在する複数個の導電ストリツプを前記半導体基
    体の面上にそれと絶縁して設けることと、 を有する半導体メモリ装置の製造方法。
JP5163181A 1980-04-07 1981-04-06 Semiconductor memory device and method of manufacturing same Granted JPS56157057A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US06/137,705 US4345364A (en) 1980-04-07 1980-04-07 Method of making a dynamic memory array

Publications (2)

Publication Number Publication Date
JPS56157057A JPS56157057A (en) 1981-12-04
JPH0318352B2 true JPH0318352B2 (ja) 1991-03-12

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ID=22478702

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JP (1) JPS56157057A (ja)
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