KR19980016808A - 다이나믹 렌덤 억세스 메모리 소자의 제조방법 - Google Patents

Abstract

다이나믹 랜덤 억세스 메모리 소자의 제조방법에 대해 기재되어 있다. 이는, 반도체 기판 상에 게이트 전극을 형성한 후, 메모리 셀 영역과 코아 및 주변회로 영역에 동시에 비트 라인 접촉창을 형성하는 공정, 비트 라인 접촉창을 통해 반도체 기판과 접속하는 비트 라인을 형성하는 공정 및 메모리 셀 영역에 스토리지 전극을 반도체 기판에 접촉시키기 위한 스토리지 접촉창을 형성하는 공정을 구비하는 것을 특징으로 한다. 따라서, 전체적인 제조 단계를 간단하게 할 수 있다.

Description

다이나믹 랜덤 억세스 메모리 소자의 제조방법

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 전체 공정의 단계를 줄일 수 있는 다아나믹 랜덤 억세스 메모리 소자의 제조방법에 관한 것이다.

DRAM 소자의 경쟁력은 가격(Cost) 하락이 큰 요인(factor)으로 작용하며, 가격 하락은 제조 공정의 단계를 줄이는 것에 의해 가능하다. 특히, 현재 사용되고 있는 DRAM 소자의 집적화 공정(integration process) 중에는 게이트 전극 형성 후의 공정 단계를 줄이는 것이 중요하다.

도 1 내지 도 6은 DRAM 소자를 제조하는데 이용되는 마스크 패턴들을 도시한 종래의 레이아웃도들로서, (a)는 메모리 셀(memory cell) 영역을 나타내고, (b)는 코아(core) 및 주변회로(peripheral circuit) 영역을 나타낸다.

도 1의 도면부호 10은 게이트 전극 형성을 위한 마스크 패턴이고, 12는 활성 영역 형성을 위한 마스크 패턴으로, 이를 사용하여 반도체 기판에 활성 영역과 비활성 영역을 구분하는 필드 산화막과 상기 활성 영역의 반도체 기판 상에 게이트 전극을 형성한다.

도 2의 도면부호 14는 스토리지 전극과 소오스를 연결시키기 위한 제1 접촉창 형성을 위한 마스크 패턴을, 16은 비트 라인 패드와 드레인을 연결시키기 위한 제 2 접촉창 형성을 마스크 패턴으로, 게이트 전극이 형성되어 있는 반도체 기판 상에 그 표면이 평탄화된 제1 절연층을 형성한 후 상기 제1 및 제 2 접촉창 형성을 위한 마스크 패턴(14 및 16)을 이용하여 게이트 전극의 양측의 소오스 및 드레인 영역에 각각 제1 접촉창 및 제 2 접촉창을 형성한다.

도 3의 도면부호 18은 비트 라인 패드 형성을 위한 마스크 패턴으로, 제1 및 제2 접촉창이 형성되어 있는 반도체 기판 전면에 도전층을 형성한 후, 이를 상기 비트 라인 패드 형성을 위한 마스크 패턴(18)을 이용하여 패터닝함으로써 상기 제2 접촉창을 통해 드레인과 연결되는 비트 라인 패드를 형성한다. 이때, 제1 접촉창은 상기 도전층에 의해 매립된다.

도 4의 도면부호 20은 비트 라인 패드와 비트 라인을 연결시키기 위한 제3 접촉창 형성을 위한 마스크 패턴(18)으로, 비트 라인 패드가 형성되어 있는 반도체 기판 전면에 그 표면이 평탄화된 제2 절연층을 형성한 후, 상기 제3 접촉창 형성을 위한 마스크 패턴(18)을 이용하여 상기 비트 라인 패드 상에 제3 접촉창을 형성한다. 이때, 상기 제3 접촉창은 메모리 셀 영역(a) 뿐만아니라 코아 및 주변회로 영역(b)에도 형성된다.

도 5의 도면부호 22는 비트 라인 형성을 위한 마스크 패턴으로, 제3 접촉창이 형성되어 있는 반도체 기판 전면에 다결정실리콘층을 형성한 후 이를 상기 비트 라인 형성을 위한 마스크 패턴(22)을 이용하여 패터닝함으로써 상기 비트 라인 패드를 통해 드레인과 연결되는 비트 라인을 형성한다. 이때, 상기 비트 라인은 메모리 셀 영역(a) 뿐만아니라 코아 및 주변회로 영역(b)에도 형성된다.

도 6의 도면부호 24는 스토리지 전극을 소오스에 연결시키기 위한 제4 접촉창 형성을 위한 마스크 패턴으로, 상기 제4 접촉창 형성을 위한 마스크 패턴(24)은 제1 접촉창 형성을 위한 마스크 패턴(14)와 중첩된다. 비트 라인이 형성되어 있는 반도체 기판 상에 그 표면이 평탄화된 제3 절연층을 형성한 후, 상기 제4 접촉창 형성을 위한 마스크 패턴(24)을 이용하여 상기 제1 접촉창 상에 제4 접촉창을 형성한다.

이 후, 상기 소오스와 연결되는 스토리지 전극 형성을 위한 공정등은 그 설명이 생략한다.

상술한 바와 같이 종래의 레이아웃도를 이용한 DRAM 제조방법을 그 공정이 복잡하여 작업 효율을 떨어뜨리므로 결과적으로 칩의 가격을 높인다.

본 발명의 목적은 그 공정이 종래 보다 단순해진 다이나믹 랜덤 억세스 메모리 소자의 제조방법을 제공하는데 있다.

도 1 내지 도 6은 다이나믹 랜덤 억세스 메모리(Dynamic Random Access Memory; 이하 DRAM이라 칭함) 소자를 제조하는데 이용되는 마스크 패턴들을 도시한 종래의 레이아웃도들이다.

도 7 내지 도 10은 DRAM 소자를 제조하는데 이용되는 마스크 패턴들을 도시한 본 발명에 의한 레이아웃도들이다.

상기 목적을 달성하기 위한, 본 발명에 의한 다이나믹 랜덤 억세스 메모리 소자의 제조방법은, 반도체 기판 상에 게이트 전극을 형성한 후, 메모리 셀 영역과 코아 및 주변회로 영역에 동시에 비트 라인 접촉창을 형성하는 공정; 상기 비트 라인 접촉창을 통해 반도체 기판과 접속하는 비트 라인을 형성하는 공정; 및 상기 메모리 셀 영역에 스토리지 전극을 반도체 기판에 접촉시키기 위한 스토리지 접촉창을 형성하는 공정을 구비하는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여, 본 발명을 더욱 자세하게 설명하고자 한다.

도 7 내지 도 10은 DRAM 소자를 제조하는데 이용되는 마스크 패턴들을 도시한 본 발명에 의한 레이아웃도들이다.

먼저, 도 7의 도면부호 30은 게이트 전극 형성을 위한 마스크 패턴을, 32는 활성 영역 형성을 위한 마스크 패턴으로, 이를 이용하여 반도체 기판에 활성 영역과 비활성 영역을 구분하는 필드 산화막과 상기 활성 영역의 반도체 기판 상에 게이트 전극을 형성한다.

도 8은 비트 라인 접촉창 형성을 위한 마스크 패턴(34)으로, 게이트 전극이 형성되어 있는 반도체 기판 전면에 그 표면이 평탄한 제1 층간절연층을 형성한 후, 상기 비트 라인 접촉창 형성을 위한 마스크 패턴(34)을 이용한 사진식각 공정을 행하여 트랜지스터의 드레인을 노출시키는 비트 라인 접촉창을 형성한다. 이때, 상기 비트 라인 접촉창은 메모리 셀 영역(a) 뿐만아니라 코아 및 주변회로 영역(b)에도 형성된다.

도 9의 36은 비트 라인 형성을 위한 마스크 패턴으로, 비트 라인 접촉창이 형성되어 있는 반도체 기판 전면에 다결정실리콘층을 형성한 후 상기 비트 라인 형성을 위한 마스크 패턴(36)을 이용한 사진식각 공정을 행함으로써 상기 비트 라인 접촉창을 통해 드레인과 연결되는 비트 라인을 형성한다. 이때, 상기 비트 라인은 종래와는 달리 비트 라인 패드를 개재하지 않은 상태에서 드레인과 직접적으로 접촉한다.

도 10의 도면부호 38은 스토리지 전극과 소오스를 연결시키기 위한 스토리지 접촉창 형성을 위한 마스크 패턴으로, 비트 라인이 형성되어 있는 반도체 기판 전면에 그 표면이 평탄화된 제2 층간절연층을 형성한 후, 이를 상기 스토리지 접촉창 형성을 위한 마스크 패턴(38)을 이용한 사진식각 공정으로 선택적으로 식각함으로써 트랜지스터의 소오스를 노출시키는 스토리지 접촉창을 형성한다. 종래에는 트랜지스터의 소오스를 노출시키기 위해서는 두 번에 걸친 접촉창 형성 공정(도 2의 도면부호 14와 도 6의 도면부호 24 참조)을 행했다.

비트 라인 접촉창을 메모리 셀 영역 뿐만아니라 코아 및 주변회로 영역에도 형성함으로써 전체적인 제조 단계를 줄일 수 있다. 따라서, 결과적으로 칩의 가격을 다운(down)시킬 수 있다.

Claims (1)

1. 반도체 기판 상에 게이트 전극을 형성한 후, 메모리 셀 영역과 코아 및 주변회로 영역에 동시에 비트 라인 접촉창을 형성하는 공정;

   상기 비트 라인 접촉창을 통해 반도체 기판과 접속하는 비트 라인을 형성하는 공정; 및

   상기 메모리 셀 영역에 스토리지 전극을 반도체 기판에 접촉시키기 위한 스토리지 접촉창을 형성하는 공정을 구비하는 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리 소자의 제조방법.