JPS5935462A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5935462A JPS5935462A JP14635482A JP14635482A JPS5935462A JP S5935462 A JPS5935462 A JP S5935462A JP 14635482 A JP14635482 A JP 14635482A JP 14635482 A JP14635482 A JP 14635482A JP S5935462 A JPS5935462 A JP S5935462A
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- JP
- Japan
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- circuit
- film
- generating circuit
- internal
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- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 26
- 230000003071 parasitic effect Effects 0.000 abstract description 10
- 230000000694 effects Effects 0.000 abstract description 3
- 239000002344 surface layer Substances 0.000 abstract 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
- H01L27/0222—Charge pumping, substrate bias generation structures
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は自己電圧発生回路を有する半導体装置に関する
。
。
集積回路等の半導体装置は集積密度が犬となシ、ますま
す高い動作速度で作動するように開発されてきている。
す高い動作速度で作動するように開発されてきている。
大容量の半導体メモリでは集積化が進むにつれて、外部
端子等の制約から一部の電源電圧を半導体装置内部で発
生させ、内部電源として使用している。例えば、Ｎチャ
ンネル型ＭＯ８−ＩＣでは電源電圧（’Ｖｃｃ） 及
び基準電圧（ＧＮＤ）ｔ−外部よシ印加し、基板電位（
ＶＢＢ）として負電圧を発生させている。しかしながら
、ＭＯＳ−ＩＣにおいては内部配線に印加される電圧に
よシ寄生トランジスタの発生が問題となる。
端子等の制約から一部の電源電圧を半導体装置内部で発
生させ、内部電源として使用している。例えば、Ｎチャ
ンネル型ＭＯ８−ＩＣでは電源電圧（’Ｖｃｃ） 及
び基準電圧（ＧＮＤ）ｔ−外部よシ印加し、基板電位（
ＶＢＢ）として負電圧を発生させている。しかしながら
、ＭＯＳ−ＩＣにおいては内部配線に印加される電圧に
よシ寄生トランジスタの発生が問題となる。
第１図は従来の基板電位発生回路と内部回路が形成され
た半導体基板の断面図である。
た半導体基板の断面図である。
ＷＪ１図では、シリコン基板１上に基板電位発生口ｗｒ
２及び内部回路３ｔ−形成し、表面を絶縁膜４で覆っ友
のち基板電位発生回路２の電極５及び内部配！６’に形
成し文構造となっている。
２及び内部回路３ｔ−形成し、表面を絶縁膜４で覆っ友
のち基板電位発生回路２の電極５及び内部配！６’に形
成し文構造となっている。
基板電位発生回路２の出力電位は、一般には負電位であ
る。内部配線６が電源ライン等の高い電圧を有する配線
として用いられると、基板電位発生回路２．内部配線６
及び内部回路３間に寄生トランジスタが生じ、基板電位
発生回路２と内部回路３との間にリーク電流が流れ各回
路の特性に悪影響を及ぼす欠点がある。特にダイナミッ
ク型Ｍ０８−ＩＣの場合リフレッシュ時間が極端に小さ
くなり使用不可能となるという欠点がある。
る。内部配線６が電源ライン等の高い電圧を有する配線
として用いられると、基板電位発生回路２．内部配線６
及び内部回路３間に寄生トランジスタが生じ、基板電位
発生回路２と内部回路３との間にリーク電流が流れ各回
路の特性に悪影響を及ぼす欠点がある。特にダイナミッ
ク型Ｍ０８−ＩＣの場合リフレッシュ時間が極端に小さ
くなり使用不可能となるという欠点がある。
本発明の目的は、上記欠点を除去し、内部配線に起因す
る寄生トランジスタに影響されない半導体装置を提供す
ることにある。
る寄生トランジスタに影響されない半導体装置を提供す
ることにある。
本発明の半導体装置は、自己電圧発生回路を含んで形成
され几半導体基板と、該半導体基板上に設けられた絶縁
膜と、前記自己電圧発生回路を囲む領域の上方の位置と
なる前記絶縁膜上にかつ前記囲む領域の大部分の上を通
るように設けられた自己電圧発生回路の出力電圧配置！
ｉ１！に含んで構成される。
され几半導体基板と、該半導体基板上に設けられた絶縁
膜と、前記自己電圧発生回路を囲む領域の上方の位置と
なる前記絶縁膜上にかつ前記囲む領域の大部分の上を通
るように設けられた自己電圧発生回路の出力電圧配置！
ｉ１！に含んで構成される。
次に本発明の実施例について図面を用いて説明する。
第２図は本発明の一実施例の断面図である。
シリコン基板１上に基板電位発生回路２及び内部回路３
を形成し表面を絶縁膜４で覆った後、電極５及び内部配
線６に−設けると共に、同時に自己電圧発生回路２の出
力電圧配！７ｔ−自己電圧発生回路２の領域を囲んで設
けている。
を形成し表面を絶縁膜４で覆った後、電極５及び内部配
線６に−設けると共に、同時に自己電圧発生回路２の出
力電圧配！７ｔ−自己電圧発生回路２の領域を囲んで設
けている。
このような構造においては、基板電位発生回路２、内部
配線６及び内部回路３間に寄生トランジスタが構成され
ても出力電圧配置７に印加する電圧が寄生トランジスタ
のゲート電位を緩和し、寄生効果全低減する。従って、
基板電位発生回路２と内部回路３間のリーク電流の発生
を抑えることができ、高品位の半導体装置が得られる。
配線６及び内部回路３間に寄生トランジスタが構成され
ても出力電圧配置７に印加する電圧が寄生トランジスタ
のゲート電位を緩和し、寄生効果全低減する。従って、
基板電位発生回路２と内部回路３間のリーク電流の発生
を抑えることができ、高品位の半導体装置が得られる。
以上詳細に説明したように、本発明によれば、内部配線
に起因する寄生トランジスタの影響金量けない半導体装
置が得られるのでその効果は大きい。
に起因する寄生トランジスタの影響金量けない半導体装
置が得られるのでその効果は大きい。
第１図は従来の基板電位発生回路と内部回路が形成され
九半導体基板の断面図、第２図は本発明の一実施例の断
面図である。 １・・・・・・シリコン基板、２・・・・・・基板電位
発生回路、。
九半導体基板の断面図、第２図は本発明の一実施例の断
面図である。 １・・・・・・シリコン基板、２・・・・・・基板電位
発生回路、。
Claims (1)
- 自己電圧発生回路を含んで形成され九半導体基板と、該
半導体基板上に設けられ几絶縁膜と、前記自己電圧発生
回路を囲む領域の上方の位置となる前記絶縁膜上にかつ
前記囲む領域の大部分の上を通るように設けられ九自己
電圧発生回路の出刃電圧配置！１ｊＩ２ｉｉ−含むこと
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14635482A JPS5935462A (ja) | 1982-08-24 | 1982-08-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14635482A JPS5935462A (ja) | 1982-08-24 | 1982-08-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5935462A true JPS5935462A (ja) | 1984-02-27 |
Family
ID=15405814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14635482A Pending JPS5935462A (ja) | 1982-08-24 | 1982-08-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5935462A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61120971U (ja) * | 1985-01-10 | 1986-07-30 |
-
1982
- 1982-08-24 JP JP14635482A patent/JPS5935462A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61120971U (ja) * | 1985-01-10 | 1986-07-30 |
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