JPH0430574A - Ｃｍｏｓスタティックメモリセル - Google Patents
ＣｍｏｓスタティックメモリセルInfo
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- JPH0430574A JPH0430574A JP2137377A JP13737790A JPH0430574A JP H0430574 A JPH0430574 A JP H0430574A JP 2137377 A JP2137377 A JP 2137377A JP 13737790 A JP13737790 A JP 13737790A JP H0430574 A JPH0430574 A JP H0430574A
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- 230000003068 static effect Effects 0.000 title claims abstract description 24
- 230000005540 biological transmission Effects 0.000 claims description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 15
- 229910052710 silicon Inorganic materials 0.000 abstract description 15
- 239000010703 silicon Substances 0.000 abstract description 15
- 230000010354 integration Effects 0.000 abstract description 3
- 239000013078 crystal Substances 0.000 description 12
- 238000010586 diagram Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はＣＭＯＳスタティックメモリセルに関し、特に
３層積層構造を有するＣＭＯＳスタティックメモリセル
に関する。
３層積層構造を有するＣＭＯＳスタティックメモリセル
に関する。
［従来の技術］
第４図はＣＭＯＳスタティックメモリセルの回路図であ
る。図示のごとく、ＣＭＯＳスタティックメモリセルは
負荷型ＰチャネルＭＯＳトランジスタＰｉ、Ｐ２と、駆
動用ＮチャネルＭＯＳトランジスタＮｌ、Ｎ２と、伝達
用ＮチャネルＭＯＳトランジスタＮ３．Ｎ４により形成
されたフリップフロップ回路で構成されている。このよ
うなメモリセルを多層積層構造で形成するには、例えば
第５図に示したように、１層目にメモリセルにつき２個
のＮチャネルＭＯＳトランジスタＮｌ、Ｎ３と１個のＰ
チャネルＭＯＳトランジスタＰ１を形成し、デイジット
ラインＤ１とワードラインＷを直交するように配置する
。次に、２層目に１メモリセルにつき２個のＮチャネル
ＭＯＳトランジスタＮ２．Ｎ４と１個のＰチャネルＭＯ
３トランジスタＰ２を形成し、１層目と２Ｎ目との接続
をコンタクトＣ９，ＣＩＯ，Ｃ１ｌで行う方法を従来は
とっていたく特開昭６３−３０８３７２号公報ｒｃＭＯ
ｓスタティックＲＡＭＪ ”）。尚、第４図のＶは電源
レベル、Ｇは接地レベルを表し、第５図のＶｌ、Ｖ２は
電源ライン、Ｇｌ、Ｇ２は接地ラインを表す。
る。図示のごとく、ＣＭＯＳスタティックメモリセルは
負荷型ＰチャネルＭＯＳトランジスタＰｉ、Ｐ２と、駆
動用ＮチャネルＭＯＳトランジスタＮｌ、Ｎ２と、伝達
用ＮチャネルＭＯＳトランジスタＮ３．Ｎ４により形成
されたフリップフロップ回路で構成されている。このよ
うなメモリセルを多層積層構造で形成するには、例えば
第５図に示したように、１層目にメモリセルにつき２個
のＮチャネルＭＯＳトランジスタＮｌ、Ｎ３と１個のＰ
チャネルＭＯＳトランジスタＰ１を形成し、デイジット
ラインＤ１とワードラインＷを直交するように配置する
。次に、２層目に１メモリセルにつき２個のＮチャネル
ＭＯＳトランジスタＮ２．Ｎ４と１個のＰチャネルＭＯ
３トランジスタＰ２を形成し、１層目と２Ｎ目との接続
をコンタクトＣ９，ＣＩＯ，Ｃ１ｌで行う方法を従来は
とっていたく特開昭６３−３０８３７２号公報ｒｃＭＯ
ｓスタティックＲＡＭＪ ”）。尚、第４図のＶは電源
レベル、Ｇは接地レベルを表し、第５図のＶｌ、Ｖ２は
電源ライン、Ｇｌ、Ｇ２は接地ラインを表す。
［発明が解決しようとする課題］
従来のＣＭＯＳスタティックＲＡＭは以上のように構成
されているので、１層目と２層目の各々に同じ働きをす
るＭＯＳトランジスタ（第５図の駆動用ＮチャネルＭＯ
ＳトランジスタＮｌ、 Ｎ２、負荷型ＰチャネルＭＯ
ＳトランジスタＰＩ、 Ｐ２、伝達用ＮチャネルＭＯ
ＳトランジスタＮ３．Ｎ４）が配置されており、１層目
と２層目との製造バラツキにより、トランジスタ能力に
差が生じ、メモリセルとして所望の機能が果たせないと
いう問題があった。又、ＩＮ目と２層目に各々Ｐチャネ
ルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタ
が混在することからＰＮ分離のための面積が余分に必要
となり、メモリセルを多層構造にしてセル面積の縮小を
図った効果がさほどないという問題があった。
されているので、１層目と２層目の各々に同じ働きをす
るＭＯＳトランジスタ（第５図の駆動用ＮチャネルＭＯ
ＳトランジスタＮｌ、 Ｎ２、負荷型ＰチャネルＭＯ
ＳトランジスタＰＩ、 Ｐ２、伝達用ＮチャネルＭＯ
ＳトランジスタＮ３．Ｎ４）が配置されており、１層目
と２層目との製造バラツキにより、トランジスタ能力に
差が生じ、メモリセルとして所望の機能が果たせないと
いう問題があった。又、ＩＮ目と２層目に各々Ｐチャネ
ルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタ
が混在することからＰＮ分離のための面積が余分に必要
となり、メモリセルを多層構造にしてセル面積の縮小を
図った効果がさほどないという問題があった。
［課題を解決するための手段］
本発明のＣＭＯＳスタティックメモリセルはかかる欠点
を改善してＩＮ目と２層目と３層目にそれぞれ同数の同
チャネル型のＭＯＳトランジスタを配置し、各層は同じ
働きをするＭＯＳトランジスタ群で構成している。
を改善してＩＮ目と２層目と３層目にそれぞれ同数の同
チャネル型のＭＯＳトランジスタを配置し、各層は同じ
働きをするＭＯＳトランジスタ群で構成している。
すなわち、本発明のＣＭＯＳスタティックメモリセルは
、第１の負荷型ＰチャネルＭＯＳトランジスタと第１の
駆動用ＮチャネルＭＯＳトランジスタからなる第１のイ
ンバータと第２の負荷型ＰチャネルＭＯＳトランジスタ
と第２の駆動用ＮチャネルＭＯＳトランジスタからなる
第２のインバータとが交差接続してなるフリップフロッ
プと、第１のインバータと接続されている第１の伝達用
ＮチャネルＭＯＳトランジスタと第２のインバータと接
続されている第２の伝達用ＮチャネルＭＯＳトランジス
タから構成されたＣＭＯＳスタティックメモリセルにお
いて、メモリセルは３層に分離されて形成され、各層に
同一導電型のＭＯＳトランジスタを各々２個づつ配置し
て構成したことを特徴とする。
、第１の負荷型ＰチャネルＭＯＳトランジスタと第１の
駆動用ＮチャネルＭＯＳトランジスタからなる第１のイ
ンバータと第２の負荷型ＰチャネルＭＯＳトランジスタ
と第２の駆動用ＮチャネルＭＯＳトランジスタからなる
第２のインバータとが交差接続してなるフリップフロッ
プと、第１のインバータと接続されている第１の伝達用
ＮチャネルＭＯＳトランジスタと第２のインバータと接
続されている第２の伝達用ＮチャネルＭＯＳトランジス
タから構成されたＣＭＯＳスタティックメモリセルにお
いて、メモリセルは３層に分離されて形成され、各層に
同一導電型のＭＯＳトランジスタを各々２個づつ配置し
て構成したことを特徴とする。
更に、上記発明において、各層に各々２個づつ配置され
た同一導電型のＭＯＳトランジスタは同一用途に供せら
れるものであることを特徴とする。
た同一導電型のＭＯＳトランジスタは同一用途に供せら
れるものであることを特徴とする。
［作用コ
本発明のＣＭＯＳスタティックＲＡＭは、１層目と２層
目と３層目にそれぞれ同数の同チャネル型のＭＯＳトラ
ンジスタを配置したことにより、セル面積が小さくなり
、集積度を高めることができる。さらに各層に同じ働き
をするＭＯＳトランジスタ群で構成することで、ＭＯＳ
トランジスタ性能のバラツキを極力小さくし、所望のメ
モリセル性能が発揮できる。
目と３層目にそれぞれ同数の同チャネル型のＭＯＳトラ
ンジスタを配置したことにより、セル面積が小さくなり
、集積度を高めることができる。さらに各層に同じ働き
をするＭＯＳトランジスタ群で構成することで、ＭＯＳ
トランジスタ性能のバラツキを極力小さくし、所望のメ
モリセル性能が発揮できる。
［実施例］
第１図はこの発明の一実施例に係るＣＭＯＳスタティッ
クメモリセルの立体模式図である。この実施例では１層
目に１メモリセルにつき２個の駆動用ＮチャネルＭＯＳ
トランジスタＮｌ、Ｎ２を形成し、１層目全体を絶縁膜
で覆い、コンタクトＣＩ、Ｃ２を形成する。
クメモリセルの立体模式図である。この実施例では１層
目に１メモリセルにつき２個の駆動用ＮチャネルＭＯＳ
トランジスタＮｌ、Ｎ２を形成し、１層目全体を絶縁膜
で覆い、コンタクトＣＩ、Ｃ２を形成する。
次に、２層目のシリコン単結晶層を積層形成し、１メモ
リセルにつき２個の負荷型ＰチャネルＭＯＳトランジス
タＰＩ、Ｐ２を形成し、２層目全体を絶縁膜で覆い、コ
ンタクトＣ３，Ｃ４，Ｃ７゜Ｃ８を形成する。
リセルにつき２個の負荷型ＰチャネルＭＯＳトランジス
タＰＩ、Ｐ２を形成し、２層目全体を絶縁膜で覆い、コ
ンタクトＣ３，Ｃ４，Ｃ７゜Ｃ８を形成する。
次いで、３層目のシリコン単結晶層を積層形成し、１メ
モリセルにつき２個の伝達用ＮチャネルＭＯＳトランジ
スタＮ３．Ｎ４を形成し、その際ワードラインＷを配置
して３層目全体を絶縁膜で覆い、コンタク）Ｃ５，Ｃ６
形成した後、デイジットラインＤＩ、Ｄ２を形成し、外
部電極接続のコンタクトを形成して所望のＣＭＯＳスタ
ティックＲＡＭを得る。尚、図中、Ｇは接地レベル、■
は電源レベルである。
モリセルにつき２個の伝達用ＮチャネルＭＯＳトランジ
スタＮ３．Ｎ４を形成し、その際ワードラインＷを配置
して３層目全体を絶縁膜で覆い、コンタク）Ｃ５，Ｃ６
形成した後、デイジットラインＤＩ、Ｄ２を形成し、外
部電極接続のコンタクトを形成して所望のＣＭＯＳスタ
ティックＲＡＭを得る。尚、図中、Ｇは接地レベル、■
は電源レベルである。
第２図に本実施例によるＣＭＯＳスタティックメモリセ
ルの平面図を示す。図において１は１層目の駆動用拡散
層であり、２は負荷型ＰチャネルＭＯＳトランジスタ及
び駆動用ＮチャネルＭＯＳトランジスタ用ゲートであり
、１と２とで１層目の駆動用ＮチャネルＭＯＳトランジ
スタを形成している。３は２層目シリコン単結晶層であ
り、２と３とで２層目の負荷型ＰチャネルＭＯＳトラン
ジスタを形成している。４は３層目シリコン単結晶層で
あり、５はワードラインであり、４と５とで３層目の伝
達用ＮチャネルＭＯＳトランジスタを形成している。尚
、ＣＩ、Ｃ２は駆動用拡散層１と２層目シリコン単結晶
層３を接続するものであり、Ｃ３，Ｃ４は負荷型Ｐチャ
ネルＭＯＳトランジスタ及び駆動用ＮチャネルＭＯＳト
ランジスタ用ゲート２と、３層目シリコン単結晶層４を
接続するものてあり、Ｃ５，Ｃ６は３層目シリコン単結
晶層４とデイジットラインＤＩ、Ｄ２を接続するものて
あり、Ｃ７，Ｃ８は２層目シリコン単結晶層３と３層目
シリコン単結晶層４を接続するものである。
ルの平面図を示す。図において１は１層目の駆動用拡散
層であり、２は負荷型ＰチャネルＭＯＳトランジスタ及
び駆動用ＮチャネルＭＯＳトランジスタ用ゲートであり
、１と２とで１層目の駆動用ＮチャネルＭＯＳトランジ
スタを形成している。３は２層目シリコン単結晶層であ
り、２と３とで２層目の負荷型ＰチャネルＭＯＳトラン
ジスタを形成している。４は３層目シリコン単結晶層で
あり、５はワードラインであり、４と５とで３層目の伝
達用ＮチャネルＭＯＳトランジスタを形成している。尚
、ＣＩ、Ｃ２は駆動用拡散層１と２層目シリコン単結晶
層３を接続するものであり、Ｃ３，Ｃ４は負荷型Ｐチャ
ネルＭＯＳトランジスタ及び駆動用ＮチャネルＭＯＳト
ランジスタ用ゲート２と、３層目シリコン単結晶層４を
接続するものてあり、Ｃ５，Ｃ６は３層目シリコン単結
晶層４とデイジットラインＤＩ、Ｄ２を接続するものて
あり、Ｃ７，Ｃ８は２層目シリコン単結晶層３と３層目
シリコン単結晶層４を接続するものである。
第３図はこの発明の他の一実施例に係るＣＭＯＳスタテ
ィックメモリセルの立体模式図である。
ィックメモリセルの立体模式図である。
この実施例では１層目に１メモリセルにつき２個の伝達
用ＮチャネルＭＯＳトランジスタＮ３．Ｎ４を形成し、
その際コンタクトＣ５，Ｃ６を形成した後、ワードライ
ンＷ、デイジットラインＤ１゜Ｄ２を配置し、１層目全
体を絶縁膜で覆い、コンタクトＣ３，Ｃ４を形成する。
用ＮチャネルＭＯＳトランジスタＮ３．Ｎ４を形成し、
その際コンタクトＣ５，Ｃ６を形成した後、ワードライ
ンＷ、デイジットラインＤ１゜Ｄ２を配置し、１層目全
体を絶縁膜で覆い、コンタクトＣ３，Ｃ４を形成する。
次に、２層目のシリコン単結晶層を積層形成し、１メモ
リセルにつき２個の負荷型ＰチャネルＭＯＳトランジス
タＰＩ、Ｐ２を形成し、２層目全体を絶縁膜で覆い、コ
ンタクトＣＩ、 Ｃ２，Ｃ７゜Ｃ８を形成する。
リセルにつき２個の負荷型ＰチャネルＭＯＳトランジス
タＰＩ、Ｐ２を形成し、２層目全体を絶縁膜で覆い、コ
ンタクトＣＩ、 Ｃ２，Ｃ７゜Ｃ８を形成する。
次いで、３層目のシリコン単結晶層を積層形成し、１メ
モリセルにつき２個の駆動用ＮチャネルＭＯＳトランジ
スタＮｌ、Ｎ２を形成し、３層目全体を絶縁膜で覆い、
外部電極接続のコンタクトを形成して所望のＣＭＯＳス
タティックメモリセルを得る。本実施例では１層目にワ
ードラインＷ。
モリセルにつき２個の駆動用ＮチャネルＭＯＳトランジ
スタＮｌ、Ｎ２を形成し、３層目全体を絶縁膜で覆い、
外部電極接続のコンタクトを形成して所望のＣＭＯＳス
タティックメモリセルを得る。本実施例では１層目にワ
ードラインＷ。
デイジットラインＤＩ、Ｄ２を形成したことにより、段
差がきびしくないほぼ平坦なところで配線長として長い
ワードラインＷデイジットラインＤ１、Ｄ２を形成する
ことができ、製造しやすく有利である。
差がきびしくないほぼ平坦なところで配線長として長い
ワードラインＷデイジットラインＤ１、Ｄ２を形成する
ことができ、製造しやすく有利である。
［発明の効果コ
以上説明したように本発明は、１メモリセルを構成する
ＭＯＳトランジスタをＩＮ目と２層目と３層目に均等配
置したので、１メモリセルあたりのセル面積が小さくな
り、回路全体の集積度を高めることができる。さらに、
各層に同じ働きをするＭＯＳトランジスタ群で構成する
ことで、ＭＯＳトランジスタ性能のバラツキを極力小さ
くし、所望のメモリセル性能が発揮できる。もちろん以
上の発明はシリコン多結晶層を用いても構わな（
ＭＯＳトランジスタをＩＮ目と２層目と３層目に均等配
置したので、１メモリセルあたりのセル面積が小さくな
り、回路全体の集積度を高めることができる。さらに、
各層に同じ働きをするＭＯＳトランジスタ群で構成する
ことで、ＭＯＳトランジスタ性能のバラツキを極力小さ
くし、所望のメモリセル性能が発揮できる。もちろん以
上の発明はシリコン多結晶層を用いても構わな（
第１図は本発明の一実施例に係るＣＭＯＳスタティック
メモリセルの立体模式図、第２図はそＣ平面図、第３図
は本発明の他の一実施例に係るＣＭＯＳスタティックメ
モリセルの立体模式図、第４図はＣＭＯＳスタティック
メモリセルの回路図第５図は従来例の立体模式図である
。 Ｎｌ、Ｎ２・・・・・・駆動用ＮチャネルＭＯＳトラン
ジスタ、 Ｎ３．Ｎ４・・・・・・伝達用ＮチャネルＭＯＳトラン
ジスタ、 Ｐｉ、Ｐ２・・・・・・負荷型ＰチャネルＭＯＳトラン
ジスタ、 ＤＩ、Ｄ２・・・・・・デイジットライン、Ｗ・・・・
・・・・・−ワードライン、■１１１ Ｇ１１ ・ ψ Ｃ］〜Ｃ １・ ・ ・ ２目 ・ ・・・・・・・電源レベル、 ・・・・・・・接地レベル、 １１・・・・・コンタクト、 ・・・・・・・駆動用拡散層、 ・負荷型ＰＭＯＳトランジスタ・ 駆動用ＮＭＯＳトランジスタ用ゲート、３・・・・２層
目シリコン単結晶層、 ４・・・・３層目シリコン単結晶層、 ５・Φ・・ワードライン。
メモリセルの立体模式図、第２図はそＣ平面図、第３図
は本発明の他の一実施例に係るＣＭＯＳスタティックメ
モリセルの立体模式図、第４図はＣＭＯＳスタティック
メモリセルの回路図第５図は従来例の立体模式図である
。 Ｎｌ、Ｎ２・・・・・・駆動用ＮチャネルＭＯＳトラン
ジスタ、 Ｎ３．Ｎ４・・・・・・伝達用ＮチャネルＭＯＳトラン
ジスタ、 Ｐｉ、Ｐ２・・・・・・負荷型ＰチャネルＭＯＳトラン
ジスタ、 ＤＩ、Ｄ２・・・・・・デイジットライン、Ｗ・・・・
・・・・・−ワードライン、■１１１ Ｇ１１ ・ ψ Ｃ］〜Ｃ １・ ・ ・ ２目 ・ ・・・・・・・電源レベル、 ・・・・・・・接地レベル、 １１・・・・・コンタクト、 ・・・・・・・駆動用拡散層、 ・負荷型ＰＭＯＳトランジスタ・ 駆動用ＮＭＯＳトランジスタ用ゲート、３・・・・２層
目シリコン単結晶層、 ４・・・・３層目シリコン単結晶層、 ５・Φ・・ワードライン。
Claims (4)
- （１）第１の負荷型ＰチャネルＭＯＳトランジスタと第
１の駆動用ＮチャネルＭＯＳトランジスタからなる第１
のインバータと第２の負荷型ＰチャネルＭＯＳトランジ
スタと第２の駆動用ＮチャネルＭＯＳトランジスタから
なる第２のインバータとが交差接続してなるフリップフ
ロップと、第１のインバータと接続されている第１の伝
達用ＮチャネルＭＯＳトランジスタと第２のインバータ
と接続されている第２の伝達用ＮチャネルＭＯＳトラン
ジスタから構成されたＣＭＯＳスタティックメモリセル
において、メモリセルは３層に分離されて形成され、各
層に同一導電型のＭＯＳトランジスタを各々２個づつ配
置して構成したことを特徴とするＣＭＯＳスタティック
メモリセル。 - （２）各層に各々２個づつ配置された同一導電型のＭＯ
Ｓトランジスタは同一用途に供せられるものであること
を特徴とする請求項１に記載のＣＭＯＳスタティックメ
モリセル。 - （３）第１の駆動用ＮチャネルＭＯＳトランジスタと第
２の駆動用ＮチャネルＭＯＳトランジスタを１層目に、
第１の負荷型ＰチャネルＭＯＳトランジスタと第２の負
荷型ＰチャネルＭＯＳトランジスタを２層目に、第１の
伝達用ＮチャネルＭＯＳトランジスタと第２の伝達用Ｎ
チャネルＭＯＳトランジスタを３層目に形成したことを
特徴とする請求項２に記載のＣＭＯＳスタティックメモ
リセル。 - （４）第１の伝達用ＮチャネルＭＯＳトランジスタと第
２の伝達用ＮチャネルＭＯＳトランジスタを１層目に、
第１の負荷型ＰチャネルＭＯＳトランジスタと第２の負
荷型ＰチャネルＭＯＳトランジスタを２層目に、第１の
駆動用ＮチャネルＭＯＳトランジスタと第２の駆動用Ｎ
チャネルＭＯＳトランジスタを３層目に形成したことを
特徴とする請求項２に記載のＣＭＯＳスタティックメモ
リセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02137377A JP3082772B2 (ja) | 1990-05-28 | 1990-05-28 | Ｃｍｏｓスタティックメモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02137377A JP3082772B2 (ja) | 1990-05-28 | 1990-05-28 | Ｃｍｏｓスタティックメモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0430574A true JPH0430574A (ja) | 1992-02-03 |
| JP3082772B2 JP3082772B2 (ja) | 2000-08-28 |
Family
ID=15197265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02137377A Expired - Lifetime JP3082772B2 (ja) | 1990-05-28 | 1990-05-28 | Ｃｍｏｓスタティックメモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3082772B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0661452A (ja) * | 1992-08-11 | 1994-03-04 | Mitsubishi Electric Corp | 半導体装置 |
| US5461251A (en) * | 1993-07-28 | 1995-10-24 | United Microelectronics Corporation | Symmetric SRAM cell with buried N+ local interconnection line |
-
1990
- 1990-05-28 JP JP02137377A patent/JP3082772B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0661452A (ja) * | 1992-08-11 | 1994-03-04 | Mitsubishi Electric Corp | 半導体装置 |
| DE4326822A1 (de) * | 1992-08-11 | 1994-03-10 | Mitsubishi Electric Corp | Halbleitervorrichtung |
| US5517038A (en) * | 1992-08-11 | 1996-05-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including three-dimensionally disposed logic elements for improving degree of integration |
| DE4326822C2 (de) * | 1992-08-11 | 2000-10-19 | Mitsubishi Electric Corp | Halbleiterspeichervorrichtung und Speicherzellenstruktur |
| US5461251A (en) * | 1993-07-28 | 1995-10-24 | United Microelectronics Corporation | Symmetric SRAM cell with buried N+ local interconnection line |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3082772B2 (ja) | 2000-08-28 |
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