TW396547B - Sram cell and method of manufacturing the same - Google Patents

Description

經濟部中央標準局員工消費合作社印装 A7 --—_____ B7_ 五、發明祝明（/ ) <發明領域> 本發明係有關於一種半導體元件及其製造方法，更具 雜而5，係有關於一種對於軟性錯誤(⑽抒err〇r)有較強抗擾 性之靜態隨機存取記憶晶胞及製造方法。 <習知技藝之說明> 一個半導體記憶體元件一般而言可以區分為兩個範 疇，亦即依據其儲存資料之方法，可分為動態隨機存取記 隐體(Dynamic Random Access Memory, DRAM)，及靜態隨 機存取 s己憶體(Static Random Access Memory, SRAM)。而 由於SRAM具有高速度、低功率消耗及簡單之操作，因此 格外引人注目。除此之外，與DRAM相較，SRAM更有便於 設計及不需要更新(refresh)儲存資料的優點。 SRAM晶胞一般而言包含有：（〗）兩個驅動電晶體 (driver transistor) ’ 其作為拉下元件(puii_d〇wn device) ; (2) 兩個存取元件（access device) ; (3)兩個拉上元件（puu_up device)。而SRAM可更進一步依據所使用之拉上元件分為 三種結構：（1)一個完全之CMOS晶胞(full CMOS cell) ; (2) 一個高覆載電阻（High Load Resistor，HRL);及一薄膜電晶 體（Thin Film Transistor，TFT)晶胞。 完全之CMOS晶胞利用p通道之bulk MOSFET作為拉上 元件’而HRL晶胞則利用具有高電阻值之多晶矽作為拉 上元件’ T F T晶胞則利用p通道之多晶矽τ F T作為拉上 元件。在上述各個結構之中，利用p通道之bulk MOSFET作 為拉上元件之完全之CMOS晶胞的SRAM晶胞具有最佳之元 3 本紙張尺度適^中國6家標準（CNS )八4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) •裝. >11 經濟部中央榇準局貝工消費合作社印製 A7 __ _ B7 _ 五、發明説明（）) —' ' 件操作速度及可以用較簡單之製成來形成。然而利用p通道 之bulk MOSFET作為拉上元件之完全之CM0S晶胞的SRAM 晶胞據有一個PMOS電晶體及一個NM〇s.電晶體，因此元件 的尺寸會加大。因此利用p通道之bulk MOSFET作為拉上元 件之完全之CMOS晶胞的SRAM晶胞一般而言係用於小電容 值之記憶體元件，例如半導體邏輯元件。在另外一方面， 具有H R L晶胞及T F T晶胞之:S R AM晶胞效能較差且 製程複雜。然而利用上面方式（H R L晶胞及T F T晶 胞）作成之SRAM晶胞具有較小之元件尺寸，因此可以 用於有較大電容之半導體記憶元件之中。 第1圖是傳統具有完全之CMOS晶胞之S RAM晶胞 之電路圖。 如第1圖所示，PMOS電晶鱧Q1及Q2係作為拉上元 件，且PMOS電晶體Q1及Q2之源極S1及S2係接至VDD。 PMOS電晶體Q1及Q2之汲極D1及D2分別串接連至NMOS電 晶體Q3及Q4之每一個汲極D3及D4，以分別形成節點N1及 N2 ’而NMOS電晶體Q3及Q4係用來作為一個拉下電晶體。 NMOS電晶體Q3及Q4之源極S3及S4分別連至VSS。PMOS 電晶體Q1及Q2之閘極G1及G2分別連至NMOS電晶體φ及 Q4之閘極G3及G4，而這些連接點再分別交叉連至節點N1 及N2。在上面之構造中，NMOS電晶體Q5及Q6係分別用來 作為存取電晶體，其中，NMOS電晶體Q5及Q6之閘極G5及 G6係連至一字元線W/L，而NMOS電晶體Q5及Q6之源極S5 及S6則分別連至位元線B/L1及B/L2 ^ NMOS電晶體Q5及Q6 本紙張 m I / ¢1 n^i I (請先Μ讀背面之注意事項再填寫本頁)

,tT 1^1 In 210X297公釐） 經濟部中央標準局員工消費合作社印装 A7 __ B7 五、發明説明（θ ) 之汲極D 5及D 6分別連至在節點N丨及N 2處之N M 〇 s電晶艘 Q3及Q4之每個汲極D3及D4。 在上述S R A Μ構造中，藉由打開字元線W/L，可以 打開NMOS電晶體Q5及Q6，以在節點N1處儲存一個高狀態 之資料，及在卽點N2處儲存一個低狀態之資料，在節點Ni 處之咼狀態之資料會送至位元線B/L1，而在節點N2處儲存 之低狀態資料會送至B/L2，藉此，PMOS電晶體Q1及 NMOS電晶體Q4會被打開，而pmos電晶體Q2及NMOS電 晶體Q3會被關上。因此，節點Ni處會成為高狀態，而在節 點N2會成為低狀態。再者，即使關上字元線W/L，節點川 仍會被閂鎖為高狀態，而在節點N2仍會閂鎖為低狀態。因 此，資料可以分別存在節點N1及N2之中。 第2圖是第1圖中SRAM晶胞之平面圖。參考第2 圖並配合第1圖，A 1及A 2是使用在拉上元件之pm〇S電 晶體Q1及Q2之主動區域’ B1與B2是使用在拉下元件之 NMOS電晶體Q3及Q4以及使用在存取元件之電晶體 的主動£域’ C1至C6為接觸區域，此處，ci與C2表示晶胞 卽點N1與N2的接觸區域’ C3與C4表示NMOS電晶體之源極 接觸區域，C5表示PMOS電晶體Q1與Q2的源極接觸區域， 而C6表示NMOS電晶體Q3與Q4之源極接觸區，而且並有字 元線34a ' 34b與54。 同時’第3圖係從第2圖之HI-皿□線所視之主動區B1 的截面圖’其說明了使用於拉下元件之NMOS電晶體Q3與 存取元件之中的NMOS電晶體Q5的截面構造。 5 本紙張尺度速用中國國家榇準（CNS )从胁（2獻297公釐)：~~ - (請先閲讀背面之注意事項再填寫本頁) 訂 -ΛH · 發明説明（l/·) 如第U所示，使用於拉下元件之刪s電晶想_ 使用於存取7L件中之随〇S電晶體包括：—半導體基材卜 其具有一使用於拉下元件iNM〇s電晶體②與由一場氧化 物層2所定義之使用於存取元件的NM〇s電晶體的主動區域 B1，一閘極氧化層3，係形成在場氧化物層2與閘極34a與54 之間的基材1上，多數個源極區域5a、5c與一接地没極區域 5b，係形成於閘極之兩旁的主動區域B1 ; 一個中間絕緣層 (intermediate insulating layer) 6，在基材之整個表面上所形 成，並且具有一個接點通孔，此接點通孔可以將源極區域 5a，5c及一共同汲極區域分之一個預定部份露出。 訂 同時，決定SRAM特性之一個因素為拉下元件之電流 驅動能力比例（current driving characteristics ratio)，或是 稱為驅動元件與存取^件之比例（w d_ t__r/ tsAT ACCESS TRANSISTOR )，或是可以稱為晶胞比例（Cell ratio)。一個較大之晶胞比例可以增進s r am之性能。因 此，如果驅動元件具有大電流，2而存取元件具有小電 流’則此SRAM晶胞具有大的晶胞比例。 經濟部中央梯準局貝工消费合作社印製 S RAM晶胞之操作與晶胞比例之關係如下：如果在 節點Μ 1儲存一個在低狀態之資料，而在節點n 2儲存一 個在高狀態之資料’其中在晶胞節點N1之電壓由用於存 取元件之NMOS電晶體Q5及Q6與用於拉下元件之NMOS電 晶體Q3及Q4之電流比例所決定。因此，藉由增加NMOS電 晶體Q3及Q4之電流，及減少NMOS電晶體Q5及Q6之電流 量’可以使節點N1維持在低位準狀態。在此狀況下，在 良紙乐尺度適用中國國家橾準（CNS ) A4規格（210X297公釐 A7 ______B7 五、發明説明（f ) 讀取操作時，當用於存取元件之NMOS電晶體Q5及Q6導通 之時’節點N 1之電壓不會急遽變化，即使位元線B/L1之 電壓變更。如果晶胞節點N1之電壓不會急遽變化，則交 叉耦接之晶胞節點N 2之電壓仍然會維持在一個高位準之 狀態。 因此，在傳統之晶胞元件之控制方法中，可以將用於 存取元件之NMOS電晶體之寬度減少，及將用於存取元件 之NMOS電晶體之長度增加，以增加電流量；並且可以將 用於拉下元件之NMOS電晶體之寬度增加，及將用於存取 元件之NMOS電晶體之長度減少，以增加電流量。然而， 電晶體之長度與寬度不能減到一個預定之位準，因此只靠 減少晶胞之尺寸，依然無法增進晶胞比例。 <發明總論> 因此，本發明之一個目的在於提供一種靜態隨機存取 «*己隐BS胞及製造方法，藉由在晶胞節點及一存取元件之間 插入一個電阻，即可降低存取元件之電流量，並且增進s A Μ晶胞比例。 為了達成上述之目的，依據本發明之第一個觀點，本 發明提供-個SRAM晶胞，此SRAM晶胞具有拉下元 件(pull-down device)、存取元件(access、拉上元件 _-UP deviee)’其中拉下及存取元件係在—個晶胞節點處 互相連接’其中此SRAM晶胞具有電流減少設置(眶m reduction m刪）’以減少存取元件之電流，其中電流減少 設置係與存取元件及晶胞節點連接。 本紙張尺度制中關家辟（CNS ) Α4· ( ------- A7 B7 五 '發明説明（) 在此具體實例中’此電流減少設置係為一電阻器。 再者’依據本發明之第二個觀點，本發明提供 RAM晶胞’此S RAM晶胞具有⑴—個為第—= 之半導體基材，在此基材上界定出—個主動區域，並且^ 基材上形成-㈣極絕緣層；（2)第—及第二閘極 一及第二閘極在_絕緣層上形成，及在第—及第= 之間所形成的第三雜；（3卜#第二導電㈣之^ 域’在主動區域中並於第三閘極之下形成；⑷—個第 電形態之雜質擴散區域，在主動區域中形成，並且位在 -閘極、第二閘極及第三閘極之賴；（5)—中間絕緣層， 其在基材之上所形成，並且具有接點通孔，以露出位在 一閘極及第二閘極兩側之一側之雜質擴散區域，其中第一 閘極及第二閘極不與第三閘極相鄰；及(6)金屬互連層，: 金屬互連層經由接點通孔而與露出之雜質擴散區域相接 觸。 再者，本發明提供一個製造S RAM晶胞之方法，此 SRAM晶胞具有拉下元件、存取元件、拉上元件，此製 造方法包含有下列步驟：（1)提供一個為第一導電形態之 半導逋基材’在此基材上界定出一個主動區域，此主動區 域包含拉下元件及存取元件；（2)形成一個第二導電形態之 通道區域，其在主動區域之預定區域中，並且位在拉下元 件及存取元件之間；（3)在基材上形成一個閘極絕緣層，（4) 在拉下元件及存取元件之區域中形成第一閘極及第二閘 極，及在通道區域中形成第三閘極；及(5)在主動區域中， 本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐） (請先閲讀背面之注項再填寫本耳} -訂- 經濟部中央榡牟局貝工消費合作社印製 A7 A7 經濟部中央梂準局貝工消費合作社印製 —------ B7 五、發明説明（7 ] ~ 並於第一閘極及第二閘極不與第三閘極兩側形成具有所述 第二導電形態之雜質擴散區域。 " 在此具體實例之中，通道區域形成時，可以同時進行 具有所述第二導電形態雜質離子之佈植工作，以控制拉上 元件之臨限電壓。 <圖示簡單說明> 本發明之上述目的、特點及其他優點可以配合下列附圖說 明本發明，而使人更清楚了解，這些圖示為： 第1圖為一個具有完全cmo s結構之傳統s ram 晶胞之等效電路圖； 第2圖為一個平面圖，顯示有完全cmos結構之傳 統S R A ]\4晶胞； 第3圖為一部份剖面圖，說明傳統s RAM晶胞之拉 下電晶體及存取電晶體； 第4圖為一電路圖，說明依據本發明之一較佳具體實 例之具有完全CMO S結構之SRAM晶胞； 第5圖為一平面圖，說明依據本發明之一較佳具體實 例之具有完全CMO S結構之SRAM晶胞； 第6A及第6B圖為部份剖面圖，說明製造據本發明 之一較佳具體實例之S R a Μ晶胞的晶胞節點區域之方 法。 <圖不中元件名稱與符號對照> 1. ··.·半導體基材 2. ····場氧化合物 本紙張尺度適用中國國_^準（CNS > Α4規格（ ----- {請先聞禎背面之注意事孕再填寫本 .訂 A7 B7 五、發明説明（友） 3.. ...閘極絕緣層 100.. ...屏蔽氧化物層 200.. ...N通道區域 400.. ...源極區域 34a, 34al, 54.....閘極 5a, 5bl, 400/5b2, 5c.....源極及汲極區域 6.. ...中間絕緣層 7a, 7b, 7c.....金屬互連層 RQ1, RQ2.....N通道空乏型電晶體 Q3.....拉下元件之NMOS電晶體 Q5.....存取元件之NMOS電晶體 Al，A2，B1，B2.....主動區域 C1〜C6.....接觸區域 Μ.....罩幕圖案 <較佳具體實例之詳細說明> 參考第4圖至第6圖，說明依據本發明之一較佳具體 實例。 經濟部中央標準局員工消费合作社印製 (請先閱讀背面之注意事項再填寫本頁) 同時在第4圖至第6圖中，與第1圖類似的編號代表 與第1圖中相同之部份，因此省略對於它們的說明。 第4圖為一電路圖，說明依據本發明之一較佳具體實 例之具有完全CMO S結構之S RAM晶胞。 如第4圖所示，依據本發明之S RAM晶胞具有用於 電阻器之元件，此電阻器之元件會有在晶胞節點N1及N 2、及在用於存取元件之NMOS電晶體Q5及Q6之間的一個 _m__ 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） 經濟部中央樣隼局貝工消費合作社印製 A7 B7 五'發明説明（y ) N通道空乏型(depletion)電晶體R Q 1及r q 2。N通道空 乏型電晶體R Q 1及R Q 2之閘極會與晶胞節點n1及N 2相連。N通道空乏型電晶體rQ i及RQ 2之源極會與 用於存取元件之NMOS電晶體Q5及Q6之汲極相連，而N通 道空乏型電晶體RQ1及RQ2之汲極會與晶胞節點n 1 及N 2相連。在用於存取元件之NMOS電晶體Q5及Q6之 中，N通道空乏型電晶體RQ1及RQ2之作用為作為電 阻器，因此可以減少在用於存取元件之NM〇S電晶體〇5及 Q6之中的電流流量。第5圖為一平面圖，說明依據本發明 之一較佳具體實例之具有完全CMO S結構之S RAM晶 胞。在第5圖之中，34al，34bl為空乏型電晶體rq 1及r Q 2之閘極線。如第5圖所示，用於拉上元件之PMOS電晶 體Q1及Q2及用於拉下元件之NMOS電晶體Q3及Q4之之閘極 線341，34b會在晶胞節點接觸區域c 1及用於存取元件之 NMOS電晶體Q5及Q6之閘極線之間突起，因此可以形成n 通道空乏型電晶體RQ1及RQ2之閘極線34al, 34bl。如 第5圖所示，在塞入N通道空乏型電晶體rq 1及RQ2 之後，不會增加S R A Μ晶胞之尺寸。此外，尚且提供用 於離子佈植之光罩圖案Μ ,以控制用於拉上元件之pM〇s電 晶體Q丨及Q2之Ρ通道臨限電壓(Vt)。在此處，光罩圖案μ 為一開口圖案’以露出用於拉上元件之pM〇s電晶體Q1及 Q2之主動區域A 1及Α2 ’及在主動區域β 1及β 2中之 N通道空乏型電晶艘r q1及r q 2之通道區域。在形成 N通道空乏型電晶體RQ1及RQ 2之通道區域的同時， 尽紙ft尺度適用中國國家標準（CNS ) A4規格（210X297公釐了 (诗先閱讀背面之注意事項再填寫本頁) --°

經濟部中央標绛局舅工消費合作社印'裝 五、發明説明（Iϋ ) 可同時佈植N型雜質離子’以控制PMOS電晶體Q1及Q2之 臨限電壓。 在此同時，第5圖只顯示出有完全C Μ〇S結構之S RAM晶胞，但是上述之結構亦可用於HR L S RAM晶 胞及P-通道多晶矽TFT SRAM晶胞。 參考第6A及第6B圖，說明製造據本發明之一較佳 具體實例之S R A Μ晶胞的晶胞節點區域之方法。在此 處’第6 Α及第6 Β圖為沿著第5圖中線VIB1-VIB1，所取 在主動區域Β 1之部份剖面圖，及說明在用於拉下元件之 NMOS電晶體Q3及用於存取元件之NMOS電晶體Q5之間形 成空乏型電晶體RQ1之方法。 如第6 Α圖所示，在Ρ型半導體基材1之上使用習知之 LOCOS( LOCal Oxidation of Silicon)技術，形成一個場氧化 物層2 ’因此可以界定出主動區域β 1，於ρ型半導體基材 1之上’於場氧化物層2之間長成一屏蔽氧化物層1〇〇。接 著’再用離子佈植法’將N型雜質離子（最好為磷離子或 是砷離子）佈植到N通道空乏型電晶體RQ1之一個預定 通道區域之上’其雜質濃度為5χι〇1〇至5xi〇〗2i〇n/cm2。因 此可以形成N通道空乏型電晶體r q丄通道區域2 〇 0，N通道空乏型電晶體RQ 1之；^通道區域2 〇 〇係用 離子佈植並且用第5圖所示之光罩圖案M作為罩幕。此 時，此離子佈植過程是在控制用於拉上元件pM〇s電晶體 Q1及Q2之P通道臨限電壓Vt時所進行者。因此，不需要額 外之步驟來形成N通道空乏型電晶體Rq 1&RQ 2。 (請先閱讀背面之注意事項再填寫本頁) 訂 _^丨· 本纸張尺度通兕甲a国豕稞竿（CNS ) A4規格（2丨0)<297公釐） 經濟部中央標準局貝工消费合作社印裝 A7 ____B7 五、發明説明U/ ) 如第6 B圖所示，去除屏蔽氧化物層1〇〇及在基材丄之 上形成閘極絕緣層3 ^接著再腐蝕多晶矽層及閘極絕緣層 3 ,因此可以形成用於拉下元件iNM0S電晶體Q3、n通 道空乏型電晶體RQ1、及用於存取元件iNM〇s電晶體 Q5之閘極34a，34al，54 »接著在主動區域6 i形成源極及汲 極區域5a，.5bl，400/5b2。在此時，n通道空乏型電晶艘r Q 1之閘極34al會在N通道空乏型電晶體R q ^之N通道 區域2 0 0上形成，並且在用於拉下元件之nm〇S電晶體 Q3之閘極34a及用於存取元件之NMOS電晶體Q5之閘極54之 間。汲極區域5bl為用於拉下元件之NMOS電晶體Q3與N通 道空乏型電晶體RQ 1之共同沒極區域。N通道空乏型電 晶體R Q 1之源極區域400連至用於存取元件之nm〇S電晶 體Q5之汲極5b2。 接者’在p型半導體基材1之上形成一中間絕緣層 6，再腐蝕此中間絕緣層6以露出用於拉下元件2NM0S 電晶體Q3之源極及汲極區域5a及5bl，及用於存取元件之 NMOS電晶體Q5之源極區域5c，因此可以形成接點通孔。 在中間絕緣層6之上在沈積一金屬層’以填補接點通孔。 再將金屬層做佈形之後可以形成金屬互連層7a，7b及7c。 依據本發明，在晶胞節點及存取元件之間插入作為電 阻器之空乏型電晶·體，因此可以減少電流量。晶胞單元因 而可以提高，並且增進S RAM晶胞之操作特性。此外， 不需要額外的步驟以減少存取元件之電流，而且空乏型電 本紙張尺度顧中關家標準（CNS ) A4規格（21GX297公釐） (請先聞讀背面之注意事項再填寫本頁) 訂 -A. 丨. A7 B7 五、發明説明（/> ) 晶體係在原有可得之區域中形成，因此不會增加SRAM 晶胞之尺寸。 本發明在上述之具體實例係作為對本發明之說明用， 而非對於本發明之限制，對此技藝熟知者應知本發明有其 他可能之變化及替代，而本發明其他可能之變替 界定在本發明之附加專利範圍之内。 雙赞代係 (請先聞讀背面之注意事項再填寫本頁) 訂 經濟部中央橾準局貝工消費合作社印製 14 (紙張尺度適财關家轉（c叫威格（2]()><297公楚）

Claims (1)

1. 六 、申請專利範圍 A8 B8 C8 D8 經濟部中央揉準局貝工消費合作杜印製 1.一種S RAM晶胞包含多數個存取元件、拉上元件，及拉 下元件，上拉元件係分別連接於一個晶胞節點與VDD之 間，以及另一個晶胞節點與VDD之間；拉下元件係分別連 接於-個晶胞節點與vss之間，以及另一個晶胞節點與娜 之，；而存取元件則分別連接在一條位元線與所述一個… 胞知點’以及另外一條位元線與所述一個晶胞節點之間； 且係依照字元線的打開而驅動，此SRAM晶胞具有： 電流減少設置，以減少所述存取元件之電流，其中電流減 少設置連接於所述之-個存取元件及一個晶胞節點，以及 另一個存取元件與另一個晶胞節點之間。 2•如申^專利範圍第i項之S RAM晶胞，其中所述電流減 少設置為一電阻器。 3. 如申請專職圍第！項之sram胞，其中所述電阻器 為N通道空乏型電晶體。 4. 如申請專利項之SRAM晶胞，其中所述拉上元 件為P-通道bulkMOSFET。 5. 如申請專利範圍第！項之SRAM晶胞，其中所述拉上元 件為電阻。 6. 如申請專利制第1項之SRAM晶胞，其中所述拉上元 件為P通道之多晶矽T F T。7.—種s ram晶胞包括： ⑴-個作為第—導㈣態之半導趙基#，在此基材上界定出 一個主動區域； 晶 (請先閲讀背面之注$項再填寫本頁) -I t— I n n n-1 n hi n I I In 1,. n n 訂 -nf · 15 CNS ) ( 2獻297疋 A8 B8 C8 D8 經濟部中央棣準局員工消費合作社印装 申請專利範圍 (2)在所述基材上形成之閘極絕緣層； ⑶第-及第二_ ’此第—及第二閘極在所述閘極絕緣層上 形成’及在所述第-及第二閘極之間所形成的第三問極. (4) -個第二導電形態之通道區域，在所述主動區域中並於所 述第三閘極之下形成； (5) -個第二導電形態之雜質擴散區域，在所述主動區域中形 成，並且位在所述第-閘極、第二閉極及第三問極之 側； ⑹-中間絕緣層’其在所述基材之上所形成，並且具有接點 通孔，以露出位在所述第一閘極及第二閘極兩侧之一側之 所述雜質擴散區域’其中所述第一閘極及第二開極不與第 三閘極相鄰；及 ⑺金屬互連層’此金屬互連層經由接點通孔而與露出之所述 雜質擴散區域相接觸。 &-㈣造S RAM晶胞之方法，此s RAM晶胞具有拉下 兀件、存取元件、拉上元件，此製造方法包含有下列步 驟： (1) 提供一個為第一導電形態之半導體基材，在此基材上界定 出一個主動區域，此主動區域包含拉下元件及存取元件； (2) 形成一個第二導電形態之通道區域，其在所述主動區域之 預疋區域中，並且位在所述拉下元件及存取元件之間； (3) 在所述基材上形成一個閘極絕緣層； (4) 在所述拉下元件及存取元件之區域中形成第一閘極及第二 閘極，及在所述通道區域中形成第三閘極；及 本紙張从適用CNS) A视格ϋ297公 (請先H讀背面之注意事項再填寫本頁} 、π· • HI 396517 '申請專利範圍 ABCD 經濟部中央梯準局貞工消費合作社印製 5)，所述主動區域中，並於所述第—_及第二閘極不與第 三閘極兩_成具有所述第二導電雜之雜質擴散區域1 如申請專利範圍第8項之S RAM晶胞製造方法，其中在 所述第二導電形態之通道區域的同時，可同時佈植所述第 一導電形態雜質離子，以控制所述拉上元件之臨限電壓。 10.如申請專利範圍第9項之SRAM晶胞製造方法，其中所 述雜質為磷。 如申請專利範圍第9項之s RAM晶胞製造方法，其中所 述通道區域係用磷佈植到濃度為5Χ1〇ι〇至5X10ni〇n/cm2。 12. 如申請專利範圍第9項之s Ram晶胞製造方法，其中所 述雜質為砷。 13. 如申請專利範圍第9項之SRAM晶胞製造方法，其中所 述通道區域係用砷佈植到濃度為5χΐ〇10至5X1012ion/cm2。 14·如申請專利範圍第8項之SRAM晶胞製造方法，其中所 述拉上元件為p-通道buikMOSFE：T。 15. 如申請專利範圍第8項之s RAM晶胞製造方法，其中所 述拉上元件為電阻器。 16. 如申請專利範圍第8項之SRAM晶胞製造方法，其中所 述拉上元件為p通道之多晶矽T F T。 9 i--------- i-裝------訂------線 (請先聞讀背面之注f項再填窝本頁) 17 本紙張域邮家標準（CNS )八4胁（210X 297公釐