JPS60245161A - 半導体メモリ及びその製造方法 - Google Patents
半導体メモリ及びその製造方法Info
- Publication number
- JPS60245161A JPS60245161A JP59101029A JP10102984A JPS60245161A JP S60245161 A JPS60245161 A JP S60245161A JP 59101029 A JP59101029 A JP 59101029A JP 10102984 A JP10102984 A JP 10102984A JP S60245161 A JPS60245161 A JP S60245161A
- Authority
- JP
- Japan
- Prior art keywords
- groove
- substrate
- wall
- semiconductor substrate
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Weting (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は蓄積容量に溝型キャパシタを用いた半導体メモ
リに関するものである。
リに関するものである。
２ ベーノ
従来例の構成とその問題点
近年、大容量ＭＯＳダイナミックＲＡＭ（Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の高集積化の進展に著
しいものがある。これを支えている技術がメモリセルの
設計である。
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の高集積化の進展に著
しいものがある。これを支えている技術がメモリセルの
設計である。
以下に従来のメモリセルについて説明する。
第１図はＭＯＳダイナミックＲＡＭの１トランジスタセ
ルの等節回路である。Ｑはスイッチング・トランジスタ
、ＣＢ は蓄積容量、Ｐはプレートである。ワード線Ｗ
を高レベルにしてスイッチング・トランジスタＱを導通
させ、容量Ｃ８に蓄えだ情報をデータ線りに読み出すも
のである。
ルの等節回路である。Ｑはスイッチング・トランジスタ
、ＣＢ は蓄積容量、Ｐはプレートである。ワード線Ｗ
を高レベルにしてスイッチング・トランジスタＱを導通
させ、容量Ｃ８に蓄えだ情報をデータ線りに読み出すも
のである。
第２図は第１図に示したメモリセルの構造断面図である
。１はＰ型シリコン基板、２はフィールド酸化膜、３は
例えばシリコン酸化膜より成るキャパシタ絶縁膜、４は
多結晶シリコンで代表されるゲート電極、５は例えば多
結晶シリコンより成るプレート電極、６は高濃度Ｎ型の
ソース、ドレイン拡散領域である。
。１はＰ型シリコン基板、２はフィールド酸化膜、３は
例えばシリコン酸化膜より成るキャパシタ絶縁膜、４は
多結晶シリコンで代表されるゲート電極、５は例えば多
結晶シリコンより成るプレート電極、６は高濃度Ｎ型の
ソース、ドレイン拡散領域である。
以上のように構成されたメモリセルにおいて、３ へ−
７ 蓄積容量は、基板表面に形成したシリコン酸化膜を絶縁
膜とするＭＯＳキャパシタで形成さ゛れている。
７ 蓄積容量は、基板表面に形成したシリコン酸化膜を絶縁
膜とするＭＯＳキャパシタで形成さ゛れている。
しかしながら、上記の従来の構成では、メモリの集積度
が高捷ると、セル面積が必然的に小さくなることにより
、蓄積電荷量の低下が生じるという問題点を有していた
。最大蓄積電荷量ＯＡｍｓは次のように表わされる。
が高捷ると、セル面積が必然的に小さくなることにより
、蓄積電荷量の低下が生じるという問題点を有していた
。最大蓄積電荷量ＯＡｍｓは次のように表わされる。
ここで、εｉ＋Ｔｉ は絶縁膜の誘電率、膜厚であり、
Ｓはキャパシタの面積、■８ は信号電圧である。
Ｓはキャパシタの面積、■８ は信号電圧である。
Ｑｍｓ を大きくするためには、ε、、ｓ、Ｖｓを増加
するかＴ□ を減少すればよいことになる。
するかＴ□ を減少すればよいことになる。
ε１ を大きくするためには、現在広く使われているシ
リコン酸化膜より誘電率の大きな絶縁膜を用いることで
ある。たとえばＴａ２ｏ５はシリコン酸化膜よりも５〜
１ｏ倍大きなε１ をもつが、９０゜℃以上の高温によ
って再結晶化し、リーク電流が増加するなどの欠点があ
る。まだ、信号電圧■６を大きくしたり、絶縁膜の膜厚
Ｔｉ を薄くするのは、絶縁膜の耐圧を落とし、信頼性
が低下するなどの問題点がある。
リコン酸化膜より誘電率の大きな絶縁膜を用いることで
ある。たとえばＴａ２ｏ５はシリコン酸化膜よりも５〜
１ｏ倍大きなε１ をもつが、９０゜℃以上の高温によ
って再結晶化し、リーク電流が増加するなどの欠点があ
る。まだ、信号電圧■６を大きくしたり、絶縁膜の膜厚
Ｔｉ を薄くするのは、絶縁膜の耐圧を落とし、信頼性
が低下するなどの問題点がある。
第３図は、ε０．Ｔ、Ｖ８として従来プロセスの実積あ
る値を用い、キャパシタの面積Ｓを大きくしてＱｍｓ
を増加させたメモリセルの構造断面図である。１１はｐ
型シリコン基板、１２はフィールド酸化膜、１３はキャ
パシタ絶縁膜、１４はゲート電極、１６はプレート電極
、１６はｎ型ソース。
る値を用い、キャパシタの面積Ｓを大きくしてＱｍｓ
を増加させたメモリセルの構造断面図である。１１はｐ
型シリコン基板、１２はフィールド酸化膜、１３はキャ
パシタ絶縁膜、１４はゲート電極、１６はプレート電極
、１６はｎ型ソース。
ドレイン領域である。第３図では、シリコン基板に縦溝
を堀り、この溝の内壁をキャパシタの電極面とすること
により、電荷蓄積面積を大きくしている。これにより、
セル面積を減らしても、十分な蓄積容量を確保できる。
を堀り、この溝の内壁をキャパシタの電極面とすること
により、電荷蓄積面積を大きくしている。これにより、
セル面積を減らしても、十分な蓄積容量を確保できる。
しかし、溝の加工には方向性のあるドライエツチング法
が必要で、溝の深さに限界があり、また、ドライエツチ
ングによる損傷が残り信頼性に問題がある。
が必要で、溝の深さに限界があり、また、ドライエツチ
ングによる損傷が残り信頼性に問題がある。
発明の目的
本発明は上記従来の問題点を解決するもので、６ ベー
ア 発明の構成 本発明は、内壁面積の大きな溝型キャパシタを備えた半
導体メモリであり、メモリセルの微細化においても十分
大きな蓄積容量をもつことのできるものである。
ア 発明の構成 本発明は、内壁面積の大きな溝型キャパシタを備えた半
導体メモリであり、メモリセルの微細化においても十分
大きな蓄積容量をもつことのできるものである。
実施例の説明
第４図は本発明の一実施例における溝型キャパシタをも
つメモリセルの構造断面図を示すものである。
つメモリセルの構造断面図を示すものである。
第４図において、３１は面方位が（１００）のｐ型シリ
コン基板、３２はフィールド酸化膜、３３は例えばシリ
コン酸化膜で代表されるキャパシタ絶縁膜、３４は例え
ば多結晶シリコン膜より成るゲート電極、３６は例えば
多結晶シリコン膜より成るプレート電極、３６は１型の
ソース、ドレイン領域である。
コン基板、３２はフィールド酸化膜、３３は例えばシリ
コン酸化膜で代表されるキャパシタ絶縁膜、３４は例え
ば多結晶シリコン膜より成るゲート電極、３６は例えば
多結晶シリコン膜より成るプレート電極、３６は１型の
ソース、ドレイン領域である。
ＭＯＳキャパシタは基板３１の縦溝の内壁面に形成した
シリコン酸化膜３３を絶縁膜とし、基板６ ベージ ３１と多結晶シリコン酸３５をそれぞれ電極として構成
される。溝は基板表面の開口部から基板内部へ逆傾斜を
もって広がり、さらに底部でＶ溝となる形状をしている
。このように形成された溝の内壁の面積は従来の縦溝に
比べて大きく、同じ深さの場合蓄積容量が大きくなる。
シリコン酸化膜３３を絶縁膜とし、基板６ ベージ ３１と多結晶シリコン酸３５をそれぞれ電極として構成
される。溝は基板表面の開口部から基板内部へ逆傾斜を
もって広がり、さらに底部でＶ溝となる形状をしている
。このように形成された溝の内壁の面積は従来の縦溝に
比べて大きく、同じ深さの場合蓄積容量が大きくなる。
第６図（ａ）〜（Ｃ）は本発明の一実施例における溝型
キャパシタの形成方法を説明する工程断面図である。
キャパシタの形成方法を説明する工程断面図である。
第５図（ａ）において、４１は面方位（１００）をもつ
シリコン基板で、溝を形成する部分にレジスト４２を開
口し、異方性のエツチング、例えば反応性イオンエツチ
ングでシリコン基板４１をエツチングし、垂直な溝４３
を形成する。
シリコン基板で、溝を形成する部分にレジスト４２を開
口し、異方性のエツチング、例えば反応性イオンエツチ
ングでシリコン基板４１をエツチングし、垂直な溝４３
を形成する。
次に、第５図〜）に示すように、例えばＫＯＨなどのア
ルカリ性水溶液で溝４３よりシリコン基板４１をさらに
エツチングし、溝４４を形成する。
ルカリ性水溶液で溝４３よりシリコン基板４１をさらに
エツチングし、溝４４を形成する。
ＫＯＨを用いたシリコン基板のエツチングは、エツチン
グ速度がシリコンの面方位によって異なり、通常（１ｏ
○）面が最も早く、また（１１１）面が最７ へ−７ モ遅イ。このようなエツチング液でシリコンのエツチン
グを行なうと、選択的にエツチングが進み、最もエツチ
ング速度の遅い（１１１）面が表面に現われた時点で、
エツチングがほとんど進まなくなる。溝４４の側面は互
いに約７２°の角度で交差する（１１１）面から成り、
また底面も同じ角度で交差する（１１１）面から成るＶ
溝形状となる。
グ速度がシリコンの面方位によって異なり、通常（１ｏ
○）面が最も早く、また（１１１）面が最７ へ−７ モ遅イ。このようなエツチング液でシリコンのエツチン
グを行なうと、選択的にエツチングが進み、最もエツチ
ング速度の遅い（１１１）面が表面に現われた時点で、
エツチングがほとんど進まなくなる。溝４４の側面は互
いに約７２°の角度で交差する（１１１）面から成り、
また底面も同じ角度で交差する（１１１）面から成るＶ
溝形状となる。
シリコン基板４１の表面開口幅ＰＱはＫＯＨによる選択
エツチングでも変わらず、垂直な溝ＰＲ８Ｑの内壁の面
積に比べて溝４４の内壁の面積は約２倍の大きさになる
。
エツチングでも変わらず、垂直な溝ＰＲ８Ｑの内壁の面
積に比べて溝４４の内壁の面積は約２倍の大きさになる
。
次に、第６図（Ｃ）に示す如く、レジスト４２を除去し
た後、シリコン基板４１０表面を酸化し、シリコン酸化
膜４６を形成する。次に、溝４４に、例えば多結晶シリ
コン４６を埋込み、表面よりプレート電極を取り出す。
た後、シリコン基板４１０表面を酸化し、シリコン酸化
膜４６を形成する。次に、溝４４に、例えば多結晶シリ
コン４６を埋込み、表面よりプレート電極を取り出す。
以上のように本実施例によれば、同じ開口幅で同じ深さ
の垂直な溝で出来だ溝型キャパシタに比べて、溝内部の
幅を広くしたことにより溝の内壁の面積を約２倍にする
ことができ、したがって蓄積容量を約２倍にすることが
できる。また、化学的な湿式エツチングを追加して溝を
形成したことにより垂直な溝を形成したときのドライエ
ツチングの損傷を取り除くことができる。
の垂直な溝で出来だ溝型キャパシタに比べて、溝内部の
幅を広くしたことにより溝の内壁の面積を約２倍にする
ことができ、したがって蓄積容量を約２倍にすることが
できる。また、化学的な湿式エツチングを追加して溝を
形成したことにより垂直な溝を形成したときのドライエ
ツチングの損傷を取り除くことができる。
発明の効果
本発明は開口部より内部の幅が広い溝部を設けその内壁
を電極面としたことにより、蓄積容量を大きくすること
ができ、さらに溝部を湿式エツチングで形成することに
より基板に損傷を残さないという効果を得ることができ
る優れた溝型キャパシタを備えだ半導体メモリを実現で
きるものである。
を電極面としたことにより、蓄積容量を大きくすること
ができ、さらに溝部を湿式エツチングで形成することに
より基板に損傷を残さないという効果を得ることができ
る優れた溝型キャパシタを備えだ半導体メモリを実現で
きるものである。
第１図は従来のＭＯＳダイナミックＲＡＭのセルの等価
回路図、第２図はセルの構造断面図、第３図は溝型キャ
パシタセルの構造断面図、第４図は本発明の一実施例に
おけるセルの構造断面図、第６図（−）〜（Ｃ）は溝型
キャパシタの工程断面図である。 ３１・・・・・シリコン基板、３３・・・・・・キャパ
シタ絶９ ページ 縁膜、３６・・・・・・プレート電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名■
・マー ｂＬ：′＋） 味 嫁
回路図、第２図はセルの構造断面図、第３図は溝型キャ
パシタセルの構造断面図、第４図は本発明の一実施例に
おけるセルの構造断面図、第６図（−）〜（Ｃ）は溝型
キャパシタの工程断面図である。 ３１・・・・・シリコン基板、３３・・・・・・キャパ
シタ絶９ ページ 縁膜、３６・・・・・・プレート電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名■
・マー ｂＬ：′＋） 味 嫁
Claims (1)
- （１）半導体基板中に、前記半導体基板表面の開口部か
ら逆傾斜状に下方へ広がる側面とそれに続く傾斜状の底
面をもつ溝の内壁を電極面とする蓄積容量と、前記蓄積
容量に電荷を充放電するスイッチングトランジスタとを
備えだことを特徴とする半導体メモリ。 に））面方位が（１００）の半導体基板に垂直な溝を形
成した後、面方位依存性の大きなエツチング液で選択エ
ツチングすることにより、前記半導体基板表面の開口部
から逆傾斜状に下方へ広がる側面とそれに続く傾斜状の
底面をもつ溝を形成することを特徴とする半導体メモリ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59101029A JPS60245161A (ja) | 1984-05-18 | 1984-05-18 | 半導体メモリ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59101029A JPS60245161A (ja) | 1984-05-18 | 1984-05-18 | 半導体メモリ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60245161A true JPS60245161A (ja) | 1985-12-04 |
Family
ID=14289751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59101029A Pending JPS60245161A (ja) | 1984-05-18 | 1984-05-18 | 半導体メモリ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60245161A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63310122A (ja) * | 1987-05-27 | 1988-12-19 | シーメンス、アクチエンゲゼルシヤフト | ｎ型ドープ・シリコンの層又は基板に孔又は溝を形成する方法 |
| JPH03253025A (ja) * | 1990-03-02 | 1991-11-12 | Nippon Telegr & Teleph Corp <Ntt> | 加工基板及びシリコン異方性エッチング方法 |
| US5336912A (en) * | 1992-07-13 | 1994-08-09 | Kabushiki Kaisha Toshiba | Buried plate type DRAM |
| US5658816A (en) * | 1995-02-27 | 1997-08-19 | International Business Machines Corporation | Method of making DRAM cell with trench under device for 256 Mb DRAM and beyond |
| US5692281A (en) * | 1995-10-19 | 1997-12-02 | International Business Machines Corporation | Method for making a dual trench capacitor structure |
-
1984
- 1984-05-18 JP JP59101029A patent/JPS60245161A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63310122A (ja) * | 1987-05-27 | 1988-12-19 | シーメンス、アクチエンゲゼルシヤフト | ｎ型ドープ・シリコンの層又は基板に孔又は溝を形成する方法 |
| JPH03253025A (ja) * | 1990-03-02 | 1991-11-12 | Nippon Telegr & Teleph Corp <Ntt> | 加工基板及びシリコン異方性エッチング方法 |
| US5336912A (en) * | 1992-07-13 | 1994-08-09 | Kabushiki Kaisha Toshiba | Buried plate type DRAM |
| US5629226A (en) * | 1992-07-13 | 1997-05-13 | Kabushiki Kaisha Toshiba | Method of manufacturing a buried plate type DRAM having a widened trench structure |
| US5658816A (en) * | 1995-02-27 | 1997-08-19 | International Business Machines Corporation | Method of making DRAM cell with trench under device for 256 Mb DRAM and beyond |
| US5692281A (en) * | 1995-10-19 | 1997-12-02 | International Business Machines Corporation | Method for making a dual trench capacitor structure |
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