JPS60245161A - 半導体メモリ及びその製造方法 - Google Patents
半導体メモリ及びその製造方法Info
- Publication number
- JPS60245161A JPS60245161A JP59101029A JP10102984A JPS60245161A JP S60245161 A JPS60245161 A JP S60245161A JP 59101029 A JP59101029 A JP 59101029A JP 10102984 A JP10102984 A JP 10102984A JP S60245161 A JPS60245161 A JP S60245161A
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- JP
- Japan
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- groove
- substrate
- wall
- semiconductor substrate
- capacitor
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Weting (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は蓄積容量に溝型キャパシタを用いた半導体メモ
リに関するものである。
リに関するものである。
2 ベーノ
従来例の構成とその問題点
近年、大容量MOSダイナミックRAM(Random
Access Memory)の高集積化の進展に著
しいものがある。これを支えている技術がメモリセルの
設計である。
Access Memory)の高集積化の進展に著
しいものがある。これを支えている技術がメモリセルの
設計である。
以下に従来のメモリセルについて説明する。
第1図はMOSダイナミックRAMの1トランジスタセ
ルの等節回路である。Qはスイッチング・トランジスタ
、CB は蓄積容量、Pはプレートである。ワード線W
を高レベルにしてスイッチング・トランジスタQを導通
させ、容量C8に蓄えだ情報をデータ線りに読み出すも
のである。
ルの等節回路である。Qはスイッチング・トランジスタ
、CB は蓄積容量、Pはプレートである。ワード線W
を高レベルにしてスイッチング・トランジスタQを導通
させ、容量C8に蓄えだ情報をデータ線りに読み出すも
のである。
第2図は第1図に示したメモリセルの構造断面図である
。1はP型シリコン基板、2はフィールド酸化膜、3は
例えばシリコン酸化膜より成るキャパシタ絶縁膜、4は
多結晶シリコンで代表されるゲート電極、5は例えば多
結晶シリコンより成るプレート電極、6は高濃度N型の
ソース、ドレイン拡散領域である。
。1はP型シリコン基板、2はフィールド酸化膜、3は
例えばシリコン酸化膜より成るキャパシタ絶縁膜、4は
多結晶シリコンで代表されるゲート電極、5は例えば多
結晶シリコンより成るプレート電極、6は高濃度N型の
ソース、ドレイン拡散領域である。
以上のように構成されたメモリセルにおいて、3 へ−
7 蓄積容量は、基板表面に形成したシリコン酸化膜を絶縁
膜とするMOSキャパシタで形成さ゛れている。
7 蓄積容量は、基板表面に形成したシリコン酸化膜を絶縁
膜とするMOSキャパシタで形成さ゛れている。
しかしながら、上記の従来の構成では、メモリの集積度
が高捷ると、セル面積が必然的に小さくなることにより
、蓄積電荷量の低下が生じるという問題点を有していた
。最大蓄積電荷量OAmsは次のように表わされる。
が高捷ると、セル面積が必然的に小さくなることにより
、蓄積電荷量の低下が生じるという問題点を有していた
。最大蓄積電荷量OAmsは次のように表わされる。
ここで、εi+Ti は絶縁膜の誘電率、膜厚であり、
Sはキャパシタの面積、■8 は信号電圧である。
Sはキャパシタの面積、■8 は信号電圧である。
Qms を大きくするためには、ε、、s、Vsを増加
するかT□ を減少すればよいことになる。
するかT□ を減少すればよいことになる。
ε1 を大きくするためには、現在広く使われているシ
リコン酸化膜より誘電率の大きな絶縁膜を用いることで
ある。たとえばTa2o5はシリコン酸化膜よりも5〜
1o倍大きなε1 をもつが、90゜℃以上の高温によ
って再結晶化し、リーク電流が増加するなどの欠点があ
る。まだ、信号電圧■6を大きくしたり、絶縁膜の膜厚
Ti を薄くするのは、絶縁膜の耐圧を落とし、信頼性
が低下するなどの問題点がある。
リコン酸化膜より誘電率の大きな絶縁膜を用いることで
ある。たとえばTa2o5はシリコン酸化膜よりも5〜
1o倍大きなε1 をもつが、90゜℃以上の高温によ
って再結晶化し、リーク電流が増加するなどの欠点があ
る。まだ、信号電圧■6を大きくしたり、絶縁膜の膜厚
Ti を薄くするのは、絶縁膜の耐圧を落とし、信頼性
が低下するなどの問題点がある。
第3図は、ε0.T、V8として従来プロセスの実積あ
る値を用い、キャパシタの面積Sを大きくしてQms
を増加させたメモリセルの構造断面図である。11はp
型シリコン基板、12はフィールド酸化膜、13はキャ
パシタ絶縁膜、14はゲート電極、16はプレート電極
、16はn型ソース。
る値を用い、キャパシタの面積Sを大きくしてQms
を増加させたメモリセルの構造断面図である。11はp
型シリコン基板、12はフィールド酸化膜、13はキャ
パシタ絶縁膜、14はゲート電極、16はプレート電極
、16はn型ソース。
ドレイン領域である。第3図では、シリコン基板に縦溝
を堀り、この溝の内壁をキャパシタの電極面とすること
により、電荷蓄積面積を大きくしている。これにより、
セル面積を減らしても、十分な蓄積容量を確保できる。
を堀り、この溝の内壁をキャパシタの電極面とすること
により、電荷蓄積面積を大きくしている。これにより、
セル面積を減らしても、十分な蓄積容量を確保できる。
しかし、溝の加工には方向性のあるドライエツチング法
が必要で、溝の深さに限界があり、また、ドライエツチ
ングによる損傷が残り信頼性に問題がある。
が必要で、溝の深さに限界があり、また、ドライエツチ
ングによる損傷が残り信頼性に問題がある。
発明の目的
本発明は上記従来の問題点を解決するもので、6 ベー
ア 発明の構成 本発明は、内壁面積の大きな溝型キャパシタを備えた半
導体メモリであり、メモリセルの微細化においても十分
大きな蓄積容量をもつことのできるものである。
ア 発明の構成 本発明は、内壁面積の大きな溝型キャパシタを備えた半
導体メモリであり、メモリセルの微細化においても十分
大きな蓄積容量をもつことのできるものである。
実施例の説明
第4図は本発明の一実施例における溝型キャパシタをも
つメモリセルの構造断面図を示すものである。
つメモリセルの構造断面図を示すものである。
第4図において、31は面方位が(100)のp型シリ
コン基板、32はフィールド酸化膜、33は例えばシリ
コン酸化膜で代表されるキャパシタ絶縁膜、34は例え
ば多結晶シリコン膜より成るゲート電極、36は例えば
多結晶シリコン膜より成るプレート電極、36は1型の
ソース、ドレイン領域である。
コン基板、32はフィールド酸化膜、33は例えばシリ
コン酸化膜で代表されるキャパシタ絶縁膜、34は例え
ば多結晶シリコン膜より成るゲート電極、36は例えば
多結晶シリコン膜より成るプレート電極、36は1型の
ソース、ドレイン領域である。
MOSキャパシタは基板31の縦溝の内壁面に形成した
シリコン酸化膜33を絶縁膜とし、基板6 ベージ 31と多結晶シリコン酸35をそれぞれ電極として構成
される。溝は基板表面の開口部から基板内部へ逆傾斜を
もって広がり、さらに底部でV溝となる形状をしている
。このように形成された溝の内壁の面積は従来の縦溝に
比べて大きく、同じ深さの場合蓄積容量が大きくなる。
シリコン酸化膜33を絶縁膜とし、基板6 ベージ 31と多結晶シリコン酸35をそれぞれ電極として構成
される。溝は基板表面の開口部から基板内部へ逆傾斜を
もって広がり、さらに底部でV溝となる形状をしている
。このように形成された溝の内壁の面積は従来の縦溝に
比べて大きく、同じ深さの場合蓄積容量が大きくなる。
第6図(a)〜(C)は本発明の一実施例における溝型
キャパシタの形成方法を説明する工程断面図である。
キャパシタの形成方法を説明する工程断面図である。
第5図(a)において、41は面方位(100)をもつ
シリコン基板で、溝を形成する部分にレジスト42を開
口し、異方性のエツチング、例えば反応性イオンエツチ
ングでシリコン基板41をエツチングし、垂直な溝43
を形成する。
シリコン基板で、溝を形成する部分にレジスト42を開
口し、異方性のエツチング、例えば反応性イオンエツチ
ングでシリコン基板41をエツチングし、垂直な溝43
を形成する。
次に、第5図〜)に示すように、例えばKOHなどのア
ルカリ性水溶液で溝43よりシリコン基板41をさらに
エツチングし、溝44を形成する。
ルカリ性水溶液で溝43よりシリコン基板41をさらに
エツチングし、溝44を形成する。
KOHを用いたシリコン基板のエツチングは、エツチン
グ速度がシリコンの面方位によって異なり、通常(1o
○)面が最も早く、また(111)面が最7 へ−7 モ遅イ。このようなエツチング液でシリコンのエツチン
グを行なうと、選択的にエツチングが進み、最もエツチ
ング速度の遅い(111)面が表面に現われた時点で、
エツチングがほとんど進まなくなる。溝44の側面は互
いに約72°の角度で交差する(111)面から成り、
また底面も同じ角度で交差する(111)面から成るV
溝形状となる。
グ速度がシリコンの面方位によって異なり、通常(1o
○)面が最も早く、また(111)面が最7 へ−7 モ遅イ。このようなエツチング液でシリコンのエツチン
グを行なうと、選択的にエツチングが進み、最もエツチ
ング速度の遅い(111)面が表面に現われた時点で、
エツチングがほとんど進まなくなる。溝44の側面は互
いに約72°の角度で交差する(111)面から成り、
また底面も同じ角度で交差する(111)面から成るV
溝形状となる。
シリコン基板41の表面開口幅PQはKOHによる選択
エツチングでも変わらず、垂直な溝PR8Qの内壁の面
積に比べて溝44の内壁の面積は約2倍の大きさになる
。
エツチングでも変わらず、垂直な溝PR8Qの内壁の面
積に比べて溝44の内壁の面積は約2倍の大きさになる
。
次に、第6図(C)に示す如く、レジスト42を除去し
た後、シリコン基板410表面を酸化し、シリコン酸化
膜46を形成する。次に、溝44に、例えば多結晶シリ
コン46を埋込み、表面よりプレート電極を取り出す。
た後、シリコン基板410表面を酸化し、シリコン酸化
膜46を形成する。次に、溝44に、例えば多結晶シリ
コン46を埋込み、表面よりプレート電極を取り出す。
以上のように本実施例によれば、同じ開口幅で同じ深さ
の垂直な溝で出来だ溝型キャパシタに比べて、溝内部の
幅を広くしたことにより溝の内壁の面積を約2倍にする
ことができ、したがって蓄積容量を約2倍にすることが
できる。また、化学的な湿式エツチングを追加して溝を
形成したことにより垂直な溝を形成したときのドライエ
ツチングの損傷を取り除くことができる。
の垂直な溝で出来だ溝型キャパシタに比べて、溝内部の
幅を広くしたことにより溝の内壁の面積を約2倍にする
ことができ、したがって蓄積容量を約2倍にすることが
できる。また、化学的な湿式エツチングを追加して溝を
形成したことにより垂直な溝を形成したときのドライエ
ツチングの損傷を取り除くことができる。
発明の効果
本発明は開口部より内部の幅が広い溝部を設けその内壁
を電極面としたことにより、蓄積容量を大きくすること
ができ、さらに溝部を湿式エツチングで形成することに
より基板に損傷を残さないという効果を得ることができ
る優れた溝型キャパシタを備えだ半導体メモリを実現で
きるものである。
を電極面としたことにより、蓄積容量を大きくすること
ができ、さらに溝部を湿式エツチングで形成することに
より基板に損傷を残さないという効果を得ることができ
る優れた溝型キャパシタを備えだ半導体メモリを実現で
きるものである。
第1図は従来のMOSダイナミックRAMのセルの等価
回路図、第2図はセルの構造断面図、第3図は溝型キャ
パシタセルの構造断面図、第4図は本発明の一実施例に
おけるセルの構造断面図、第6図(−)〜(C)は溝型
キャパシタの工程断面図である。 31・・・・・シリコン基板、33・・・・・・キャパ
シタ絶9 ページ 縁膜、36・・・・・・プレート電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名■
・マー bL:′+) 味 嫁
回路図、第2図はセルの構造断面図、第3図は溝型キャ
パシタセルの構造断面図、第4図は本発明の一実施例に
おけるセルの構造断面図、第6図(−)〜(C)は溝型
キャパシタの工程断面図である。 31・・・・・シリコン基板、33・・・・・・キャパ
シタ絶9 ページ 縁膜、36・・・・・・プレート電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名■
・マー bL:′+) 味 嫁
Claims (1)
- (1)半導体基板中に、前記半導体基板表面の開口部か
ら逆傾斜状に下方へ広がる側面とそれに続く傾斜状の底
面をもつ溝の内壁を電極面とする蓄積容量と、前記蓄積
容量に電荷を充放電するスイッチングトランジスタとを
備えだことを特徴とする半導体メモリ。 に))面方位が(100)の半導体基板に垂直な溝を形
成した後、面方位依存性の大きなエツチング液で選択エ
ツチングすることにより、前記半導体基板表面の開口部
から逆傾斜状に下方へ広がる側面とそれに続く傾斜状の
底面をもつ溝を形成することを特徴とする半導体メモリ
の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59101029A JPS60245161A (ja) | 1984-05-18 | 1984-05-18 | 半導体メモリ及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59101029A JPS60245161A (ja) | 1984-05-18 | 1984-05-18 | 半導体メモリ及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60245161A true JPS60245161A (ja) | 1985-12-04 |
Family
ID=14289751
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59101029A Pending JPS60245161A (ja) | 1984-05-18 | 1984-05-18 | 半導体メモリ及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60245161A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63310122A (ja) * | 1987-05-27 | 1988-12-19 | シーメンス、アクチエンゲゼルシヤフト | n型ドープ・シリコンの層又は基板に孔又は溝を形成する方法 |
JPH03253025A (ja) * | 1990-03-02 | 1991-11-12 | Nippon Telegr & Teleph Corp <Ntt> | 加工基板及びシリコン異方性エッチング方法 |
US5336912A (en) * | 1992-07-13 | 1994-08-09 | Kabushiki Kaisha Toshiba | Buried plate type DRAM |
US5658816A (en) * | 1995-02-27 | 1997-08-19 | International Business Machines Corporation | Method of making DRAM cell with trench under device for 256 Mb DRAM and beyond |
US5692281A (en) * | 1995-10-19 | 1997-12-02 | International Business Machines Corporation | Method for making a dual trench capacitor structure |
-
1984
- 1984-05-18 JP JP59101029A patent/JPS60245161A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63310122A (ja) * | 1987-05-27 | 1988-12-19 | シーメンス、アクチエンゲゼルシヤフト | n型ドープ・シリコンの層又は基板に孔又は溝を形成する方法 |
JPH03253025A (ja) * | 1990-03-02 | 1991-11-12 | Nippon Telegr & Teleph Corp <Ntt> | 加工基板及びシリコン異方性エッチング方法 |
US5336912A (en) * | 1992-07-13 | 1994-08-09 | Kabushiki Kaisha Toshiba | Buried plate type DRAM |
US5629226A (en) * | 1992-07-13 | 1997-05-13 | Kabushiki Kaisha Toshiba | Method of manufacturing a buried plate type DRAM having a widened trench structure |
US5658816A (en) * | 1995-02-27 | 1997-08-19 | International Business Machines Corporation | Method of making DRAM cell with trench under device for 256 Mb DRAM and beyond |
US5692281A (en) * | 1995-10-19 | 1997-12-02 | International Business Machines Corporation | Method for making a dual trench capacitor structure |
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