-
Die
Erfindung betrifft ein Verfahren zum Herstellen eines Speichers,
der in einem Halbleitersubstrat als integrierte Schaltung ausgebildet
wird und Speicherkondensatoren und Schalttransistoren umfasst und
einen gemäß diesem
Verfahren hergestellten Speicher, insbesondere einen dynamischen Schreib-Lese-Speicher
mit wahlfreiem Zugriff (DRAM).
-
Halbleiterspeicher,
vor allem DRAMs werden in der Regel als Speicherzellenmatrix auf
einer Halbleiterscheibe realisiert. Die Speicherzellen bestehen dabei
aus einem Speicherkondensator und einem Auswahltransistor. Bei einem
Lese- bzw. Schreibvorgang wird der Speicherkondensator mit einer
elektrischen Ladung, die der jeweiligen Dateneinheit (Bit) entspricht, über den
Auswahltransistor ge- bzw. entladen. Hierzu wird der Auswahltransistor über eine Bit-
bzw. Wort-Leitung mithilfe einer Schalttransistoren aufweisenden
peripheren Logik adressiert.
-
Ein
wesentlicher Schwerpunkt bei der Technologieentwicklung der Halbleiterspeicher,
insbesondere der DRAMs, ist der Speicherkondensator. Um für eine ausreichende
Speicherkapazität
bei kleiner Querschnittsfläche
zu sorgen, werden die Speicherkondensatoren deshalb dreidimensional
in der Form von Grabenkondensatoren realisiert. Bei solchen Grabenkondensatoren
wird ein Graben in das Halbleitersubstrat geätzt, der mit einer dielektrischen
Zwischenschicht und einer ersten Speicherelektrode aufgefüllt wird,
wobei ein dotierter Bereich des Halbleitersubstrats um den Graben
herum als zweite Speicherelektrode dient. Der Auswahltransistor
der Speicherzelle wird üblicherweise
auf der Halbleiteroberfläche
neben den Grabenkondensator als planarer Feldeffekttransistor ausgebildet,
wobei die eine Source/Drain-Elektrode mit der Innenelektrode des Grabenkondensators
verbunden ist.
-
Aufgrund
der weiterhin zunehmenden Verkleinerung der Speicherzellen wird
auch bei Grabenkondensatoren nach zusätzlichen Möglichkeiten gesucht, gleichzeitig
den Flächenbedarf
zu senken und die Kondensatorkapazität zu steigern. Eine Möglichkeit
der Kapazitätssteigerung
bei Grabenkondensatoren ist der Einsatz sehr dünner Isolatorschichten mit
hoher Dielektrizitätskonstante
als dielektrische Zwischenschicht zwischen den Kondensatorelektroden.
Herkömmlicherweise
werden bei Grabenkondensatoren als Speicherdielektrikum Materialkombinationen
aus dünnem
Siliziumdioxid- und Siliziumnitridschichten eingesetzt, wobei die
Innenelektrode des Grabenkondensators in der Regel aus dotiertem Polysilizium
besteht.
-
Mit
so aufgebauten Grabenkondensatoren wird es jedoch bei der von Technologiegeneration
zu Technologiegeneration ständig
abnehmenden Zellfläche
immer schwieriger, für
eine ausreichende Speicherkapazität zu sorgen. Für Sub-100
nm-Strukturen wird deshalb über
eine Materialmodifikation beim Speicherdielektrikum nachgedacht.
Ziel ist es, die herkömmlicherweise
für die
dielektrische Zwischenschicht in Grabenkondensatoren verwendeten Materialien
durch Materialien, die sich durch eine höhere Dielektrizitätskonstante
auszeichnen und somit eine Erhöhung
der flächenspezifischen
Speicherkapazität
ermöglichen,
abzulösen.
Solche, so genannte High-k-Dielektrika sind z. B. Hafniumoxid, Zirkoniumoxid
oder Oxide der Landanium-Reihe.
-
Diese
High-k-Dielektrika sind jedoch in der Regel nur in einem Temperaturbereich
unter 800°C thermisch
stabil und eignen sich deshalb nur sehr eingeschränkt zum
Ersatz der herkömmlichen
dielektrischen Zwischenschichten bei Grabenkondensatoren, da bei
der Ausbildung der Speicherzellen im Rahmen der Siliziumplanartechnik,
insbesondere bei der Aktivierung von Dotierungen der Schalttransistoren
oft Temperaturen von über
1000°C erforderlich sind.
Es sind zwar auch High-k-Dielektrika mit einer höheren thermischen Stabilität bekannt.
Diese Hochtemperatur-high-k-Dielektrika lassen sich jedoch nur sehr
schwer in den Standardprozess zur Herstellung von Grabenkondensatoren
im Rahmen der Siliziumplanartechnik integrieren und insbesondere
nur sehr schwierig als extrem dünne
Schichten ausbilden.
-
Zielsetzung
der Erfindung ist es deshalb, ein Verfahren zum Herstellen von Speichern
mit einem High-k-Dielektrikum, insbesondere einem solchen mit einer
Temperaturstabilität
unter 800°C,
bereitzustellen, das sich auf einfache Weise in die Standardprozessfolge
zum Ausbilden von Speichern im Rahmen der Siliziumplanartechnik
integrieren lässt,
und einen Speicher, der gemäß diesem
Verfahren hergestellt ist.
-
Diese
Aufgabe wird mit einem Verfahren gemäß Anspruch 1 und einem Speicher
gemäß Anspruch
4 gelöst.
Bevorzugte Weiterbildungen sind in den abhängigen Ansprüchen angegeben.
-
Erfindungsgemäß wird bei
einem Speicher, der in einem Halbleitersubstrat als integrierte
Schaltung ausgebildet wird und Speicherkondensatoren und Schalttransistoren
umfasst, wobei der Speicherkondensator im Halbleitersubstrat als
Grabenkondensator und die Schalttransistoren als Feldeffekttransistoren
ausgebildet sind, die dielektrische Zwischenschicht der Grabenkondensatoren
mit einem High-k-Dielektrikum ausgebildet, das bei einer hohen Temperatur,
insbesondere einer Temperatur über 800°C instabil
ist, wobei die dielektrische Zwischenschicht der Speicherkondensatoren
von der Oberfläche
des Halbleitersubstrat wenigstens um einen Betrag beabstandet ausgeführt wird,
der der Tiefe entspricht, bis in die sich die Source/Drain-Dotierbereiche
der Feldeffekttransistoren erstrecken.
-
Durch
die vergrabene Ausführung
der dielektrischen Zwischenschicht der Grabenkondensatoren besteht
die Möglichkeit,
die dielektrische Zwischenschicht auf einem Niedertemperaturhigh-k-Dielektrikum
herzustellen, das sich durch eine hohe Dielektrizitätskonstante
und damit einer erhöhten
Speicherkapazität
für Grabenkondensatoren
auszeichnet. Das Niedertemperatur-high-k-Dielektrikum ist zwar nur
in einem Temperaturbereich unter 800°C stabil, also einem Temperaturbereich,
weit unterhalb der zur Aktivierung der Dotierstoffe in den Source/Drain-Dotierbereichen
der Schalttransistoren erforderlichen Temperatur von über 1000°C. Durch
die vergrabenen Auslegung der dielektrischen Zwischenschicht in
der Weise, dass die Zwischenschicht tiefer als die Dotierbereiche
der Schalttransistoren angeordnet ist, kann gewährleistet werden, dass die
hohen Temperaturen zur Aktivierung der Dotierstoffe in den Dotiergebieten die
tieferliegende Niedertemperatur-highk-Dielektrikum-Schicht nicht
beschädigt.
-
Bevorzugt
ist es dabei die dielektrische Zwischenschicht der Grabenkondensatoren
um wenigstens 200 nm von der Oberfläche des Halbleitersubstrats
beabstandet auszubilden.
-
Weiterhin
ist es dabei bevorzugt, die Dotierstoffe der Source/Drain-Bereiche
der Schalttransistoren im Halbleitersubstrat mithilfe eines Laser-Annealing,
eines Flash-Annealing und/oder eines SPER-Annealing auszuführen. Mit
diesen Aufheizprozessen ist es möglich
nur den Oberflächenbereich des
Halbleitersubstrats, in dem die Dotierstoffe angeordnet sind auf
die für
die Aktivierung der Dotierstoffe erforderliche Temperatur von wenigstens
1000°C zu erhitzen.
-
Die
Erfindung wird anhand der beigefügten Zeichnungen
näher erläutert. In
den Zeichnungen zeigen:
-
1 ein
Schaltbild einer dynamischen Speicherzelle in einem DRAM-Speicher;
und
-
2 bis 7 eine
Ausführungsform
eines erfindungsgemäßen Verfahrens
zur Herstellung eines erfindungsgemäßen DRAM-Speichers.
-
Die
Erfindung wird anhand einer Prozessfolge zum Ausbilden eines DRAM-Speichers
erläutert. Die
Ausbildung der einzelnen Strukturen des DRAM-Speichers erfolgt dabei
vorzugsweise mithilfe der Siliziumplanartechnik, die aus einer Abfolge
jeweils ganzflächig
an der Oberfläche
einer Silizium-Halbleiterscheibe wirkenden Einzelprozessen besteht,
wobei über
geeignete Maskierungsschichten gezielt eine lokale Veränderung
des Siliziumsubstrats durchgeführt
wird. Bei der DRAM-Speicher-Herstellung
wird dabei gleichzeitig eine Vielzahl von dynamischen Speicherzellen
ausgebildet.
-
1 zeigt
im Schaltbild eine Ein-Transistor-Speicherzelle, wie sie vorwiegend
in DRAM-Speichern eingesetzt wird. Die Ein-Transistor-Speicherzelle
besteht aus einem Speicherkondensator 1 und einem Auswahltransistor 2.
Der Auswahltransistor 2 ist dabei als Feldeffekttransistor
ausgebildet und weist eine erste Source/Drain-Elektrode 21 und
eine zweite Source/Drain-Elektrode 23 auf, zwischen denen
ein aktiver Bereich 22 angeordnet ist. Über dem aktiven Bereich ist
eine Gate-Isolatorschicht 24 und eine Gate-Elektrode 25 angeordnet,
die wie ein Plattenkondensator wirken, mit dem die Ladungsdichte im
aktiven Bereich 22 beeinflusst werden kann, um einen stromleitenden
Kanal zwischen der ersten Source/Drain-Elektrode 21 und der zweiten
Source/Drain-Elektrode 23 auszubilden bzw. zu sperren.
-
Die
zweite Source/Drain-Elektrode 23 des Auswahltransistors 2 ist über eine
Verbindungsleitung 4 mit einer ersten Elektrode 11 des
Speicherkondensators 1 verbunden. Eine zweite Elektrode 12 des
Speicherkondensators 1 ist wiederum an eine Kondensatorplatte 5 angeschlossen,
die vorzugsweise allen Speicherkondensatoren der DRAM-Speicherzellenanordnung
gemeinsam ist. Die erste Elektrode 21 des Auswahltransistors 2 ist
ferner mit eine Bitleitung 6 verbunden, um die im Speicherkondensator 1 in
Form von Ladungen gespeicherten Informationen ein- bzw. auslesen zu
können.
Der Ein- bzw. Auslesevorgang wird dabei über eine Wortleitung 7 gesteuert,
die zugleich die Ga te-Elektrode 25 des Auswahltransistors 2 ist,
um durch Anlegen einer Spannung einen stromleitenden Kanal im aktiven
Bereich 22 zwischen der ersten Source/Drain-Elektrode 21 und
der zweiten Source/Drain-Elektrode 23 herzustellen.
-
Als
Speicherkondensatoren werden bei dynamischen Speicherzellen in vielen
Fällen
Grabenkondensatoren eingesetzt, da durch die dreidimensionale Struktur
eine wesentliche Verkleinerung der Speicherzellenfläche erreicht
werden kann. Mit zunehmender Miniaturisierung der Speicherzellen
sind bei einer Skalierungsgröße von unter
100 nm jedoch zusätzliche
Maßnahmen
erforderlich, um die drei Grundforderungen an eine dynamische Speicherzelle
in einem DRAM-Speicher erfüllen
zu können,
nämlich
eine ausreichend große
Speicherkapazität
von ca. 25 bis 40 fF, die für
eine sichere Detektion der im Speicherkondensator eingespeicherten
Ladung erforderlich ist, ein packungsdichtes und strukturfreundliches
Zellen-Layout, das für
eine minimale Chipfläche
und damit für
reduzierte Kosten sorgt, sowie eine hohe Performance des Auswahltransistors insbesondere
einen hohen Ein- und Auslesestrom bei einem gleichzeitig niedrigen
Sperrstrom.
-
Um
bei verkleinertem Grabenkondensator-Querschnitt für eine ausreichende
Speicherkapazität
zu sorgen, wird erfindungsgemäß die herkömmlicherweise
in den Grabenkondensatoren zwischen den beiden Kondensatorelektroden
eingesetzte dielektrische Zwischenschicht aus Siliziumdioxid- und/oder
Siliziumnitrid-Schichten durch ein High-k-Dikelektrikum mit einer
höheren
Dielektrizitätskonstante
ersetzt. Diese Vorgehensweise ermöglicht es, die Grabenkondensatordimension
zu verkleinern und gleichzeitig die für eine sichere Detektion erforderliche
Speicherkapazität
aufrecht zu erhalten.
-
Bevorzugte
Materialien sind dabei binäre Oxide,
wie z. B. Tantaloxid (Ta2O5)
mit einer Dielektrizitätskonstante
von 25 und einer Temperaturstabilität bis 800°C. Vorteilhaft ist auch die
Verwendung von Aluminiumoxid (Al2O3) mit einer Die lektrizitätskonstanten von 10 und einer
Temperaturstabilität
bis 830°C.
Zur Verwendung als High-k-Dielektrikum ist darüber hinaus Hafniumoxid (HfO2) mit einer Dielektrizitätskonstanten von 50 bis 60,
sowie Zirkoniumoxid (ZrO2) mit eine Dielektrizitätskonstanten
von 11 bis 25 geeignet. Zum Einsatz können auch Lanthanoxid (L2O3) mit einer Dielektrizitätskonstanten
von 20 bis 25 sowie Yttriumoxid (Y2O3) mit einer Dielektrizitätskonstanten von 11 bis 12
kommen. Diese Materialien sind im Temperaturbereich bis 800°C stabil.
-
Weiterhin
kommen als High-k-Dielektrika Aluminiumoxidverbindungen in Frage.
Hierfür
eigenen sich insbesondere Verbindungen mit Hafnium, Zirkonium und
Lanthan beispielsweise Hf-Al-O, Zr-Al-O
oder La-Al-O. Weiterhin können
High-k-Dielektrika auch aus Silikatverbindungen, wie z. B. Hf-Si-O,
Zr-Si-O, La-Si-O
oder Y-Si-O hergestellt werden. Die Aluminium- und Silikatverbindungen zeichnen
sich durch Dielektrizitätskonstante
von über 14
bei einer Temperaturstabilität
bis 900° aus.
-
Als
High-k-Dielektrika eignen sich darüber hinaus weitere Einzel-
oder Mischoxide bzw. Nitride der vierten oder fünften Nebengruppe sowie der
dritten und vierten Hauptgruppe, wobei jedoch die High-k-Dielektrika,
insbesondere dann, wenn sie sich zum Einsatz im Rahmen der Siliziumplanartechnik zur
Aufbringung als dielektrische Zwischenschicht im Grabenkondensator
eigenen, eine Temperaturstabilität
von in der Regel nicht mehr als 800°C aufweisen.
-
Bei
den Standardprozessfolgen zum Herstellen von Speichern im Rahmen
der Siliziumplanartechnik treten jedoch nach Einbringung der dielektrischen
Zwischenschicht in der Regel Temperaturen von über 1000°C auf. Dies gilt insbesondere
für das erforderliche
Aufheizen zur Aktivierung der Dotierstoffe in den Source/Drain-Dotiergebieten
der Feldeffekttransistoren, die sowohl als Auswahltransistoren in
den Speicherzellen aber auch als Ansteuertransistoren im peripheren
Logikbereich des DRAM-Speichers eingesetzt werden.
-
Um
zu verhindern, dass diese hohen Temperaturen über 1000°C die Niedertemperatur-high-k-Dielektriumschicht
der Grabenkondensatoren beschädigt
wird, wird erfindungsgemäß die Niedertemperatur-high-k-Dielektriumschicht
von der Oberfläche
des Halbleitersubstrats wenigstens um einen Betrag beabstandet ausgeführt, der
der Tiefe entspricht, bis in die sich der erste Source/Drain-Dotierbereich
und der zweite Source/Drain-Dotierbereich
der Feldeffekttransistoren im Halbleitersubstrat erstrecken. Bei flachen
Source/Drain-Dotiergebieten, wie sie in der Regel bei planaren Feldeffekttransistoren,
die als Schalttransistoren in DRAM-Speichern eingesetzt werden,
ausgeführt
werden, erstrecken sich die Dotiergebiete bis in eine Tiefe von
ca. 200 nm, so dass die dielektrische Zwischenschicht der Grabenkondensatoren
wenigstens um diesen Betrag von der Oberfläche des Halbleitersubstrats
beabstandet ausgeführt
wird.
-
Gleichzeitig
werden die Aufheizprozesse des Halbleitersubstrats, die im Rahmen
der Herstellung des DRAM-Speichers nach dem Eindringen des Niedertemperatur-high-k-Dielektriums
als dielektrische Zwischenschicht in den Grabenkondensatoren ausgeführt werden,
so durchgeführt,
dass nur der Oberflächenbereich
des Halbleitersubstrats über
den vergrabenen Niedertemperatur-high-k-Dielektrium-Schichten aufgeheizt
wird. Dies gilt insbesondere für
die thermische Aktivierung der Dotierstoffe in den Source/Drain-Dotiergebieten
der Schalttransistoren.
-
Als
Oberflächen-Ausheizverfahren
werden dabei erfindungsgemäß Kurzzeit-Temperverfahren, bei
denen die Wärmeenergie
einige Mikro- bis Millisekunden lang von der Scheibenoberfläche her
eingekoppelt wird, eingesetzt. Bevorzugt wird dabei ein Kurzzeitaufheizen
mittels Laserstrahlen (Laser-Annealing), mittels Flash-Hochenergielampe
(Flash assisted rapid thermal processing) oder mittels SPER-Technik(solid
phase epitaxial re-growth), bei der ein Rekristallisieren der Schicht
er reicht wird, durchgeführt.
Diese Aufheizverfahren sorgen dafür, dass die hohen Temperaturen
von über
1000°C zum Aktivieren
der Dotierstoffe in dem Source/Drain-Dotiergebieten nur im Dotiergebiet
selbst, d. h. an der Halbleiteroberfläche oberhalb der Niedertemperatur-high-k-Dielektrikumschichten
auftreten.
-
Die 2 bis 7 zeigen
eine erfindungsgemäße Prozessfolge
zum Herstellen eines DRAM-Speichers in Siliziumplanartechnik, wobei
jeweils schematisch ein Querschnitt durch eine Siliziumscheibe gezeigt
ist. Auf der Siliziumscheibe ist dabei ein Speicherzellenbereich
und ein peripherer Logikbereich vorgesehen. Die Speicherzellen des DRAM-Speichers
setzen sich aus einem planaren Feldeffekttransistor und einem Grabenkondensator zusammen.
Der periphere Logikbereich enthält
verschiedene Bauelemente, wobei die Schalttransistoren in CMOS-Technologie
gefertigt werden.
-
Ausgangsmaterial
ist ein p–-dotiertes
Siliziumsubstrat 100, in dem mit einem Lithographieschritt und
einer anschließenden
Ionenimplantation ein n–-dotierter Speicherzellenbereich 101 festgelegt wird.
Dann wird eine mehrlagige Maskierungsschicht 102 zur Grabenätzung auf
dem Halbleitersubstrat aufgebracht und mithilfe eines weiteren Lithographieschritts
die Speicherkondensatorbereich festgelegt. Mithilfe einer anisotropen Ätzung wird
dann aus der Maskierungsschicht 102 eine Ätzmaske
erzeugt. Anschließend
wird eine anisotrope Siliziumätzung durchgeführt, um
Gräben 103 für die Speicherkondensatoren,
die eine Tiefe von 3 bis 10 μm
aufweisen, auszubilden. 2 zeigt einen Querschnitt durch
die Siliziumscheibe nach Ausführung
der Trenchgräben 103.
-
In
einer nächsten
Prozessfolge wird dann die vergrabene äußere Kondensatorelektrode durch
Erzeugung einer n+-dotierten Buried-Plate-Elektrode 104 ausgebildet.
Nach Ausführung
der Buried-Plate-Elektrode 104 wird dann eine dielektrische
Zwischenschicht 105 in den Gräben 103 erzeugt, wobei als
Materi alkombination für
die dielektrische Zwischenschicht die vorstehend angegebenen Niedertemperatur-high-k-Dielektrika
eingesetzt werden. Ein Querschnitt durch die Siliziumscheibe nach
dem Abscheiden des Niedertemperatur-high-k-Dielektrikums der Speicherkondensatoren
ist in 3 gezeigt.
-
In
einer weiteren Prozessfolge wird dann die innere Kondensatorelektrode
ausgebildet. Als Material für
die innere Kondensatorelektrode kann dabei n+-dotiertes
Polysilizium oder auch ein metallisches Füllmaterial eingesetzt werden.
Hierbei können
Edelmetalle aber auch leitende Metalloxid- und Nitrid-Verbindungen, wie
TiN oder RuO verwendet werden. Die metallische Schicht weist gegenüber dem
n+-dotierten Polysilizium einen geringeren
Widerstand auf.
-
Nach
dem Auffüllen
der Gräben 103 wird
die Elektrodenschicht 106 um 200 bis 2000 nm unter die Oberfläche des
Siliziumsubstrats 100 zurückgeätzt und die Niedertemperatur-high-k-Dielektriumsschicht an
den freiliegenden Wänden
der Trenchgräben 103 entfernt.
Dann wird eine Siliziumdioxidschicht 107 als Kragen an
den freiliegenden Trenchwänden
erzeugt und der Trenchgraben mit n+-dotierten
Polysilizium 108 aufgefüllt.
Ein Querschnitt durch die Siliziumscheibe nach dem Auffüllen der
Trenchgräben
mit n+-dotierten Polysilizium 108 ist
in 4 dargestellt.
-
In
einer weiteren Prozessfolge werden dann Buried-Strap-Kontakte 109 zum
Anschluss der später
ausgebildeten planar neben dem Gräben angeordneten Auswahltransistoren
erzeugt. Anschließend werden
dann Isolationsbereiche 110 mithilfe eines Lithographieschrittes
definiert und nach einem Freiätzen
dieser Bereiche mit Siliziumdioxid, vorzugsweise mithilfe des TEOS-Verfahren
in einem Temperaturbereich von unter 800°C aufgefüllt.
-
In
einer weiteren Prozessfolge werden dann die Auswahltransistoren
der Speicherzellen sowie die in CMOS-Technologie ge fertigten Schalttransistoren
des pheripheren Logikbereiches hergestellt. Hierzu werden in einem
ersten Schritt mithilfe eines Lithographieprozesses und einer Ionenimplantation
die n-Kanal-Transistorbereiche durch Erzeugen einer p–-dotierten
Wanne 111 und die p-Kanal-Transistorbereiche durch Erzeugen
einer n–-dotierten
Wanne 112 festgelegt. Dann werden die mehrlagigen Gate-Elektrodenbahnen 113 der
Transistoren mithilfe eines weiteren Lithographieprozesses erzeugt. 5 zeigt
einen Querschnitt durch die Siliziumscheibe nach dem Ausbilden der
Gate-Elektrodenbahnen 113.
-
Nach
dem Erzeugen der Gate-Elektrodenbahnen 113 können LDD-Zonen 114 für die n-Kanal-Transistoren
mithilfe eines Lithographieschrittes definiert und durch eine anschließende Ionenimplantation
z. B. von Arsen dotiert. Analog werden dann die LDD-Zonen 115 für die p-Kanal-Transistoren
mithilfe eines Lithographieschrittes definiert und durch Ionenimplantation
z. B. von Bor dotiert. 6 zeigt einen Querschnitt durch
die Siliziumscheibe nach dem Ausbilden der LDD-Zonen der n– und
p-Kanal-Transistoren.
-
In
einem weiteren Prozessschritt werden dann Spacer 116 um
die Gate-Elektrodenbahnen 113 erzeugt. Anschließend werden
dann mithilfe zweier aufeinander folgender Ionenimplantationen die
hochdotierten Bereiche von der Source/Drain-Elekrode 117, 118 der
n-Kanal-Transistoren bzw. p-Kanal-Transistoren ausgebildet. Als
n+-Dotierung wird dabei z. B. Arsen, als
p+-Dotierung
z. B. Bor eingesetzt. Die Dotiertiefe wird dabei so gewählt, dass
sie oberhalb der aus einem Niedertemperatur high-k-Dielektrikum
bestehenden dielektrischen Zwischenschicht 105 der Grabenkondensatoren
liegt.
-
Die
Aktivierung der Dotierstoffe wird dann mithilfe eines Laser-Annealing,
eines Flash-Annealing oder eines SPER-Annealing ausgeführt. Mit diesen Kurzzeittemperverfahren
zur Aktivierung der Dotierstoffe ist es möglich, dass Aufheizen der Siliziumscheibe
auf dem Oberflächenbereich,
in dem die Dotierung eingebracht ist, zu begrenzen. Hierdurch wird gewährleistet,
dass die bei diesem Aktivierungsprozess erforderlichen Temperaturen
von über
1000°C die
thermisch über
800°C instabile
High-k-Dielektrikumsschicht 105 der Grabenkondensatoren
nicht beschädigen.
-
Beim
Flash-Annealing wird in der Regel so vorgegangen, dass die Siliziumscheibe über eine erste
Lampe auf eine erste Temperatur zwischen 200°C und 600°C, bevorzugt zwischen 400°C und 500°C aufgeheizt
wird. Durch eine hochenergetische Blitzlampe wird dann die gewünschte Temperatur von über 1000°C erzeugt,
wobei die Blitzlampe zwischen 1 und 100 msec, bevorzugt 30 msec
aktiv ist und eine Flash-Energie von 15 bis 35 mJ/cm2,
bevorzugt 25 bis 29 mJ/cm2 aufweist.
-
Beim
Laser-Annealing wird das Kurzzeittempern durch lokale Temperatureinkopplung
mithilfe eines die Scheibenoberfläche abrasternden Laserstrahls
ausgeführt.
-
Beim
SPER-Verfahren wird eine Rekristallisierung des Dotierbereiches
ausgeführt,
wobei mit einem Temperaturanstieg von K/10 bis K/150 sec, bevorzugt
größer K/50
sec auf eine Temperatur von 600°C
bis 800°C
für bis
zu 1 min aufgeheizt wird. Bevorzugt wird dabei eine Temperatur von
700°C für 5 sec
gehalten.
-
Mit
der erfindungsgemäßen Vorgehensweise,
bei der nur die Halbleiteroberfläche
im Bereich der Dotierimplantation stark erhitzt wird, ist es möglich, eine
ausreichende Dotierstoffaktivierung der Source/Drain-Bereiche der
Schalttransistoren zu erreichen, ohne die Niedertemperatur-high-k-Dielektrikumschichten
der Grabenkondensatoren zu beschädigen.
-
Mit
einer weiteren Prozessfolge werden dann die Source/Drain-Bereiche der Schalttransistoren
ankontaktiert und über
Leitungsbahnen miteinander verschaltet. 7 zeigt
einen Querschnitt durch die Siliziumscheibe nach der Ankontaktierung 119 und
Ausbildung der ersten Metallisierungsebene 120.