DE102015109842A1 - Verfahren zum Bearbeiten eines Trägers, Träger und Feldeffekttransistorstruktur mit geteiltem Gate - Google Patents

Verfahren zum Bearbeiten eines Trägers, Träger und Feldeffekttransistorstruktur mit geteiltem Gate Download PDF

Info

Publication number
DE102015109842A1
DE102015109842A1 DE102015109842.3A DE102015109842A DE102015109842A1 DE 102015109842 A1 DE102015109842 A1 DE 102015109842A1 DE 102015109842 A DE102015109842 A DE 102015109842A DE 102015109842 A1 DE102015109842 A1 DE 102015109842A1
Authority
DE
Germany
Prior art keywords
gate
carrier
region
thickness
field effect
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE102015109842.3A
Other languages
English (en)
Inventor
Thomas Bertrams
Henning Feick
Kerstin Kaemmer
Matthias Schmeide
Olaf Storbeck
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102015109842A1 publication Critical patent/DE102015109842A1/de
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28211—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a gaseous ambient using an oxygen or a water vapour, e.g. RTO, possibly through a layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/2822—Making the insulator with substrate doping, e.g. N, Ge, C implantation, before formation of the insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/512—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being parallel to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H10B20/25—One-time programmable ROM [OTPROM] devices, e.g. using electrically-fusible links
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

Gemäß verschiedenen Ausführungsformen kann ein Verfahren zum Bearbeiten eines Trägers (102) enthalten: Dotieren eines Trägers (102) mit Fluor, so dass eine erste Oberflächenregion des Trägers (102) fluordotiert ist und eine zweite Oberflächenregion des Trägers (102) frei von der Fluordotierung und/oder weniger fluordotiert als die erste Oberflächenregion ist; und Oxidieren des Trägers (102) um eine erste Gateoxidschicht (104a) von der ersten Oberflächenregion des Trägers (102) mit einer ersten Dicke und gleichzeitig von der zweiten Oberflächenregion des Trägers (102) mit einer zweiten Dicke, die sich von der ersten Dicke unterscheidet, zu wachsen.

Description

  • Verschiedene Ausführungsformen betreffen im Allgemeinen ein Verfahren zum Bearbeiten eines Trägers, einen Träger und eine Feldeffekttransistorstruktur mit geteiltem Gate.
  • Im Allgemeinen kann ein programmierbarer Nur-Lese-Speicher(PROM) oder ein feldprogrammierbarer Nur-Lese-Speicher(FPROM) oder ein einmalig programmierbarer (OTP) nicht flüchtiger Speicher (NVM) in der Halbleitertechnologie durch eine Sicherung oder eine sogenannte Anti-Schmelzsicherung hergestellt werden. PROMs, FPROMs oder OTP NVMs können in einer digitalen elektronischen Vorrichtung zum Speichern permanenter Daten, z.B. in Mikrosteuerungen, drahtlosen Kommunikationsvorrichtungen, Mobiltelefonen, Tablets, Hochfrequenzidentifizierungsetiketten, medizinischen Vorrichtungen und verschiedenen anderen elektronischen Verbrauchsgütern und elektronischen Automobilprodukten verwendet werden. Die Daten können in einen PROM, einen FPROM oder einen OTP NVM nach der Herstellung, z.B. vor Ort oder nach dem Test, mit zum Beispiel einer geeigneten Programmierungsvorrichtung programmiert werden. Ein auf einer Anti-Schmelzsicherung beruhender einmalig programmierbarer (OTP) nicht flüchtiger Speicher (NVM) kann mit einer einzelnen Feldeffekttransistorstruktur (1T) ausgeführt werden, die in einer Standard-Logik CMOS-Technologie hergestellt ist, wobei die einzelne Feldeffekttransistorstruktur eine geteilte Gate-Struktur enthält, die die Anti-Schmelzsicherung (Antifuse) bereitstellt.
  • Gemäß verschiedenen Ausführungsformen kann ein Verfahren zum Bearbeiten eines Trägers vorgesehen sein, wobei das Verfahren enthält: Dotieren eines Trägers mit Fluor, so dass eine erste Oberflächenregion des Trägers fluordotiert ist und eine zweite Oberflächenregion des Trägers frei von der Fluordotierung ist oder weniger fluordotiert als die erste Oberflächenregion ist; und Oxidieren des Trägers, um eine erste Gateoxidschicht von der ersten Oberflächenregion des Trägers mit einer ersten Dicke und gleichzeitig von der zweiten Oberflächenregion des Trägers mit einer zweiten Dicke, die sich von der ersten Dicke unterscheidet, zu wachsen.
  • In einer Ausgestaltung kann das Verfahren des Weiteren aufweisen ein teilweises Entfernen des ersten Gateoxids, um die erste Oberflächenregion neben einem verbleibenden Abschnitt des ersten Gateoxids freizulegen. In noch einer Ausgestaltung kann das Verfahren des Weiteren aufweisen ein Wachsen einer Oxidschicht über der freigelegten ersten Oberflächenregion des Trägers und über dem verbleibenden Abschnitt des ersten Gateoxids. In noch einer Ausgestaltung kann ein Wachsen einer Oxidschicht ein Oxidieren des Trägers aufweisen, um ein drittes Gateoxid von der freigelegten ersten Oberflächenregion des Trägers zu wachsen und mit dem Wachsen des übrigen Abschnitts des ersten Gateoxids fortzufahren. In noch einer Ausgestaltung kann ein Wachsen einer Oxidschicht ein Oxidieren des Trägers aufweisen, um mit dem Wachsen des zweiten Gateoxids fortzufahren. In noch einer Ausgestaltung kann ein Wachsen einer Oxidschicht ein Oxidieren des Trägers aufweisen, um ein zusätzliches Gateoxid von einer dritten Oberflächenregion des Trägers zu wachsen. In noch einer Ausgestaltung kann das Verfahren des Weiteren aufweisen ein Bilden einer Source/Drain-Region im Träger neben der ersten Oberflächenregion und Bilden einer elektrisch leitenden Gate-Struktur über der Oxidschicht, um eine Transistorstruktur mit geteiltem Gate vorzusehen. In noch einer Ausgestaltung kann ein Dotieren eines Trägers mit Fluor ein Vorsehen einer Fluordotierungskonzentration in der ersten Oberflächenregion größer als etwa 1014 cm–3 aufweisen.
  • In verschiedenen Ausführungsbeispielen wird ein Träger bereitgestellt, aufweisend: eine erste Trägerregion, eine zweite Trägerregion und eine dritte Trägerregion, die jeweils nebeneinander liegen; einen ersten Feldeffekttransistor in der ersten Trägerregion, wobei der erste Feldeffekttransistor eine erste Einzelschicht-Gate-Isolation mit einer ersten Dicke aufweist; einen zweiten Feldeffekttransistor in der zweiten Trägerregion, wobei der zweite Feldeffekttransistor eine erste Doppelschicht-Gate-Isolation mit einer zweiten Dicke aufweist; und eine Feldeffekttransistorstruktur mit geteiltem Gate in der dritten Trägerregion; wobei die Feldeffekttransistorstruktur mit geteiltem Gate aufweist: eine erste geteilte Gate-Region und eine zweite geteilte Gate-Region; eine zweite Doppelschicht-Gate-Isolation in der ersten geteilten Gate-Region und eine zweite Einzelschicht-Gate-Isolation in der zweiten geteilten Gate-Region; wobei die zweite Doppelschicht-Gate-Isolation eine dritte Dicke aufweist, die größer als die zweite Dicke ist und die zweite Einzelschicht-Gate-Isolation eine vierte Dicke gleich oder kleiner als die erste Dicke aufweist.
  • In einer Ausgestaltung kann der Träger zumindest einer von p-Typ dotiert mit Akzeptoren von Gruppe III-Elementen oder n-Typ dotiert mit Donoren von Gruppe V-Elementen sein. In noch einer Ausgestaltung kann die dritte Trägerregion fluordotiert sein und die erste Trägerregion und die zweite Trägerregion können frei von Fluordotierung und/oder weniger fluordotiert als die dritte Oberflächenregion sein. In noch einer Ausgestaltung kann die erste Dicke der ersten Einzelschicht-Gate-Isolation kleiner als etwa 3,5 nm sein. In noch einer Ausgestaltung kann die zweite Dicke der ersten Doppelschicht-Gate-Isolation größer als etwa 3,5 nm sein. In noch einer Ausgestaltung kann das Verhältnis der dritten Dicke der zweiten Doppelschicht-Gate-Isolation zur vierten Dicke der zweiten Einzelschicht-Gate-Isolation größer als etwa 2 sein. In noch einer Ausgestaltung kann die Feldeffekttransistorstruktur mit geteiltem Gate als eine einmalig programmierbare Vorrichtung konfiguriert sein, wobei die zweite geteilte Gate-Region den Programmierungsbereich vorsieht.
  • In verschiedenen Ausführungsbeispielen wird eine Feldeffekttransistorstruktur mit geteiltem Gate bereitgestellt, aufweisend: einen Kanal, der eine erste Body-Region und eine zweite Body-Region aufweist, eine erste geteilte Gate-Isolationsschichtstruktur, die über einer ersten Body-Region des Kanals angeordnet ist und eine erste Dicke hat, eine zweite geteilte Gate-Isolationsschichtstruktur, die über einer zweiten Body-Region des Kanals angeordnet ist und eine zweite Dicke hat, wobei die zweite Dicke kleiner als die erste Dicke ist; ein Gate, das einen ersten Gate-Abschnitt aufweist, der über der ersten geteilten Gate-Isolationsschichtstruktur angeordnet ist, und einen zweiten Gate-Abschnitt, der über der zweiten geteilten Gate-Isolationsschichtstruktur angeordnet ist; wobei eine elektrische Leitfähigkeit des zweiten Gate-Abschnitts größer ist als die elektrische Leitfähigkeit des ersten Gate-Abschnitts.
  • In einer Ausgestaltung kann der erste Gate-Abschnitt ein Halbleitermaterial mit einer ersten Dotierungskonzentration aufweisen und der zweite Gate-Abschnitt kann ein Halbleitermaterial mit einer zweiten Dotierungskonzentration aufweisen, wobei die zweite Dotierungskonzentration größer ist als die erste Dotierungskonzentration. In noch einer Ausgestaltung kann die erste geteilte Gate-Isolationsschichtstruktur eine Doppelschicht-Gate-Isolation aufweisen, wobei die erste Dicke im Bereich von etwa 4 nm bis etwa 10 nm liegt und die zweite geteilte Gate-Isolationsschichtstruktur kann eine Einzelschicht-Gate-Isolation aufweisen, wobei die zweite Dicke im Bereich von etwa 1 nm bis etwa 3 nm liegt. In noch einer Ausgestaltung kann das Verhältnis der ersten Dicke zur zweiten Dicke größer als etwa 2 ist. In noch einer Ausgestaltung kann die Feldeffekttransistorstruktur mit geteiltem Gate als eine einmalig programmierbare Sicherung konfiguriert sein, wobei die zweite geteilte Gate-Region den Programmierungsbereich bereitstellt.
  • In den Zeichnungen beziehen sich gleiche Bezugszeichen allgemein in allen verschiedenen Ansichten auf dieselben Teile. Die Zeichnungen sind nicht unbedingt im Maßstab, vielmehr liegt der Schwerpunkt stattdessen allgemein auf einer Veranschaulichung der Prinzipien der Erfindung. In der folgenden Beschreibung sind verschiedene Ausführungsformen der Erfindung unter Bezugnahme auf die folgenden Zeichnungen beschrieben, von welchen:
  • 1 eine schematische Querschnittsansicht einer Feldeffekttransistorstruktur mit geteiltem Gate auf einem Träger gemäß verschiedenen Ausführungsformen zeigt;
  • 2A bis 2C jeweils eine schematische Querschnittsansicht einer Feldeffekttransistorstruktur mit geteiltem Gate auf einem Träger gemäß verschiedenen Ausführungsformen zeigen;
  • 3 ein schematisches Ablaufdiagramm eines Verfahrens zum Bearbeiten eines Trägers gemäß verschiedenen Ausführungsformen zeigt;
  • 4A bis 4E jeweils eine schematische Querschnittsansicht einer Feldeffekttransistorstruktur mit geteiltem Gate auf einem Träger während der Herstellung gemäß verschiedenen Ausführungsformen zeigen;
  • 5 einen schematischen Querschnitt eines Trägers gemäß verschiedenen Ausführungsformen zeigt;
  • 6 eine schematische Schnittansicht einer Feldeffekttransistorstruktur mit geteiltem Gate und ein entsprechendes äquivalentes Schaltdiagramm des Bereichs der Feldeffekttransistorstruktur mit geteiltem Gate gemäß verschiedenen Ausführungsformen zeigt;
  • 7 eine schematische Querschnittsansicht eines Träger mit zwei benachbarten Feldeffekttransistorstrukturen mit geteiltem Gate während der Herstellung, gemäß verschiedenen Ausführungsformen zeigt; und
  • 8 eine schematische Draufsicht eines Trägers gemäß verschiedenen Ausführungsformen zeigt.
  • Die folgende ausführliche Beschreibung bezieht sich auf die beiliegenden Zeichnungen, die zur Veranschaulichung spezielle Einzelheiten und Ausführungsformen zeigen, in welchen die Erfindung ausgeführt werden kann.
  • Das Wort "beispielhaft" wird hier in der Bedeutung "als Beispiel, Fallbeispiel oder Veranschaulichung dienend" verwendet. Jede hier als "beispielhaft" beschriebene Ausführungsform oder Gestaltung ist nicht unbedingt gegenüber anderen Ausführungsformen oder Gestaltungen als bevorzugt oder vorteilhaft auszulegen.
  • Das Wort "über", das in Hinblick auf ein abgeschiedenes Material verwendet wird, das “über” einer Seite oder Oberfläche gebildet wird, kann hier mit der Bedeutung verwendet werden, dass das abgeschiedene Material "direkt auf”, z.B. in direktem Kontakt mit, der genannten Seite oder Oberfläche gebildet ist. Das Wort "über", das in Hinblick auf ein abgeschiedenes Material verwendet wird, das “über” einer Seite oder Oberfläche gebildet wird, kann hier mit der Bedeutung verwendet werden, dass das abgeschiedene Material "indirekt auf” der genannten Seite oder Oberfläche mit einer oder mehreren zusätzlichen Schichten, die zwischen der genannten Seite oder Oberfläche und dem abgeschiedenen Material angeordnet sind, gebildet wird.
  • Der Begriff "seitlich", der in Hinblick auf die “seitliche” Ausdehnung einer Struktur (oder eines Trägers) oder “seitlich” neben diesem verwendet wird, kann hier zur Bezeichnung einer Ausdehnung oder eines Positionsverhältnisses entlang einer Oberfläche eines Trägers verwendet werden. Dies bedeutet, dass eine Oberfläche eines Trägers (z.B. eine Oberfläche einer Trägerschicht oder eine Oberfläche eines Wafers) als Referenz dienen kann, die allgemein als die Hauptbearbeitungsfläche eines Wafers (oder die Hauptbearbeitungsfläche einer anderen Art von Träger) bezeichnet wird. Ferner kann der Begriff “Breite”, der in Hinblick auf eine “Breite” einer Struktur (oder eines Strukturelements) verwendet wird, hier zur Bezeichnung der seitlichen Ausdehnung einer Struktur verwendet werden. Ferner kann der Begriff “Höhe”, der in Hinblick auf eine Höhe einer Struktur (oder eines Strukturelements) verwendet wird, hier zur Bezeichnung einer Ausdehnung einer Struktur entlang einer Richtung senkrecht zur Oberfläche eines Trägers (z.B. senkrecht zur Hauptbearbeitungsfläche eines Trägers) verwendet werden. Der Begriff “Dicke”, der in Hinblick auf eine “Dicke” einer Schicht verwendet wird, kann hier zur Bezeichnung der räumlichen Ausdehnung der Schicht senkrecht zur Oberfläche der Auflage verwendet werden, auf der die Schicht abgeschieden wird. Wenn die Oberfläche der Auflage parallel zur Oberfläche des Trägers (z.B. zur Hauptbearbeitungsfläche) ist, kann die “Dicke” der auf der Auflage abgeschiedenen Schicht dieselbe sein wie die Höhe der Schicht.
  • Im Allgemeinen kann eine elektronische Vorrichtung, abhängig von den gewünschten Funktionen, die von den Transistoren übernommen werden sollen, verschiedene Arten von Transistorstrukturen enthalten, z.B. verschiedene Arten von Feldeffekttransistoren. Die verschiedenen Arten von Feldeffekttransistoren (FETs) auf einem Träger können in derselben Halbleitertechnologie, z.B. in MOS-Technologie (Metall-Oxid-Halbleitertechnologie) oder in CMOS-Technologie (komplementäre Metall-Oxid-Halbleitertechnologie) als MOS-FETs hergestellt werden.
  • Gemäß verschiedenen Ausführungsformen kann ein Träger eine erste Art von Feldeffekttransistoren und eine zweite Art von Feldeffekttransistoren, die sich von der ersten Art von Feldeffekttransistoren unterscheidet, enthalten, z.B. die zwei Arten von Feldeffekttransistoren können eine unterschiedliche Dicke der Gate-Isolationsschicht (Gateoxidschicht) aufweisen, die das Gate des jeweiligen Feldeffekttransistors von der Body-Region des Trägers (dem Kanal) unter dem Gate trennt. Ferner kann die erste Art von Feldeffekttransistoren eine erste Gate-Isolationsschicht (z.B. ein Einzelschicht-Gateoxid oder eine erste Gate-Isolationsschichtstruktur), z.B. mit einer Dicke von weniger als etwa 3,5 nm, z.B. mit einer Dicke im Bereich von etwa 1 nm bis etwa 3 nm haben. Die erste Art von Feldeffekttransistoren kann zum Beispiel Niederspannungs-MOSFETs für logische Schaltungen (z.B. für logische Zellen im Kern eines Standard-CMOS-Chips) vorsehen, z.B. mit einer Betriebsspannung (die z.B. am Gate zum Schalten des Feldeffekttransistors angelegt wird) von weniger als etwa 2 V, z.B. von weniger als etwa 1,5 V. Ferner kann die zweite Art von Feldeffekttransistoren eine zweite Gate-Isolationsschicht (z.B. eine Doppelschicht-Gateoxid oder eine zweite Gate-Isolationsschichtstruktur), z.B. mit einer Dicke größer als etwa 3,5 nm, z.B. mit einer Dicke im Bereich von etwa 4 nm bis etwa 10 nm haben. Die zweite Art von Feldeffekttransistoren kann zum Beispiel Hochspannungs-MOSFETs für periphere Schaltungen (z.B. für Eingabe/Ausgabe (I/O) Zellen eines Standard-CMOS-Chips), z.B. mit einer Betriebsspannung im Bereich von etwa 3 V bis etwa 20 V, z.B. im Bereich von etwa 5 V bis etwa 14 V vorsehen. In dieser Hinsicht können die erste Art von Feldeffekttransistoren und die zweite Art von Feldeffekttransistoren mit Hilfe eines kosten- und zeiteffizienten Integrationsschemas hergestellt werden. Daher können nur zwei verschiedene Wachsprozesse während der Bearbeitung des Trägers angewendet werden, wobei die dünne Gate-Isolationsschicht der ersten Art von Feldeffekttransistoren als ein Einzelschicht-Gateoxid gewachsen werden kann und wobei die dicke Gate-Isolationsschicht der zweiten Art von Feldeffekttransistoren als ein Doppelschicht-Gateoxid mit einer größeren Dicke als das Einzelschicht-Gateoxid gewachsen werden kann.
  • Gemäß verschiedenen Ausführungsformen kann eine Transistorstruktur mit geteiltem Gate (z.B. eine sogenannte Struktur mit geteiltem Kanal oder eine Zwei-Anschlüsse-Ein-Transistorstruktur mit geteiltem Kanal), wie hier beschrieben, eine erste geteilte Gate-Region und eine zweite geteilte Gate-Region seitlich neben der ersten geteilten Gate-Region enthalten, wobei die erste geteilte Gate-Region eine erste geteilte Gate-Isolationsschicht (oder eine erste geteilte Gate-Isolationsschichtstruktur oder eine erste geteilte Gateoxidschicht) enthält, die einen ersten Abschnitt einer Gate-Struktur über der ersten geteilten Gate-Isolationsschicht von einer ersten Body-Region (ersten Kanalregion) im Träger unter der ersten geteilten Gate-Isolationsschicht trennt und wobei die zweite geteilte Gate-Region eine zweite geteilte Gate-Isolationsschicht (oder eine zweite geteilte Gate-Isolationsschichtstruktur oder eine zweite geteilte Gateoxidschicht) enthält, die einen zweiten Abschnitt der Gate-Struktur über der zweiten geteilten Gate-Isolationsschicht von einer zweiten Body-Region (zweiten Kanalregion) im Träger unter der zweiten geteilten Gate-Isolationsschicht trennt, wobei sich die Dicke der ersten geteilten Gate-Isolationsschicht von der Dicke der zweiten geteilten Gate-Isolationsschicht unterscheiden kann. Ohne Einschränkung der Allgemeingültigkeit kann die erste geteilte Gate-Isolationsschicht in der ersten geteilten Gate-Region dicker sein als die zweite geteilte Gate-Isolationsschicht in der zweiten geteilten Gate-Region, so dass die erste geteilte Gate-Isolationsschicht hier auch als dicke geteilte Gate-Isolationsschicht bezeichnet werden kann und die zweite geteilte Gate-Isolationsschicht hier auch als dünne geteilte Gate-Isolationsschicht bezeichnet werden kann, um die Begriffe leichter zuzuordnen. Ferner kann, ohne Einschränkung der Allgemeingültigkeit, die Gate-Isolationsschicht der ersten Art von Feldeffekttransistoren dünner sein als die Gate-Isolationsschicht der zweiten Art von Feldeffekttransistoren, so dass die Gate-Isolationsschicht der ersten Art von Feldeffekttransistoren hier auch als dünne Gate-Isolationsschicht bezeichnet werden kann und die Gate-Isolation der zweiten Art von Feldeffekttransistoren hier auch als dicke Gate-Isolationsschicht bezeichnet werden kann, um die Begriffe leichter zuzuordnen.
  • Die dicke geteilte Gate-Isolationsschicht (die dicke geteilte Gateoxidschicht) kann eine dicke geteilte Gate-Isolation (ein dickes geteiltes Gateoxid) vorsehen. Ferner kann die dicke geteilte Gate-Isolationsschicht eine Doppelschicht sein und daher kann das dicke geteilte Gateoxid einen ersten Abschnitt und einen zweiten Abschnitt über dem ersten Abschnitt enthalten oder mit anderen Worten, das dicke geteilte Gateoxid kann eine sogenanntes duales (doppeltes) Gateoxid enthalten. Die dünne geteilte Gate-Isolationsschicht (die dünne geteilte Gateoxidschicht) kann eine dünne geteilte Gate-Isolation (ein dünnes geteiltes Gateoxid) vorsehen. Ferner kann die dünne geteilte Gate-Isolationsschicht eine Einzelschicht sein und daher kann das dünne geteilte Gateoxid ein Einzel-Gateoxid enthalten. Die dicke Gate-Isolationsschicht (die dicke Gateoxidschicht) kann eine dicke Gate-Isolation (ein dickes Gateoxid) vorsehen. Ferner kann die dicke Gate-Isolationsschicht eine Doppelschicht sein und daher kann das dicke Gateoxid einen ersten Abschnitt und einen zweiten Abschnitt über dem ersten Abschnitt enthalten oder mit anderen Worten, das dicke Gateoxid kann ein sogenanntes duales (doppeltes) Gateoxid enthalten. Die dünne Gate-Isolationsschicht kann eine dünne Gate-Isolation (ein dünnes Gateoxid) vorsehen. Ferner kann die dünne Gate-Isolationsschicht eine Einzelschicht sein und daher kann das dünne Gateoxid ein einzelnes Gateoxid enthalten.
  • Zur Veranschaulichung kann hier gemäß verschiedenen Ausführungsformen ein Verfahren zum Bearbeiten eines Trägers vorgesehen sein, das ein Wachsen von Siliziumoxid von einem Siliziumträger mit unterschiedlichen Wachsgeschwindigkeiten ermöglicht und daher Siliziumoxid in verschiedenen vordefinierten Flächen des Trägers mit unterschiedlichen Dicken durch denselben Wachsprozess gewachsen wird. Somit kann eine dünne Gateoxidschicht in einer ersten Region des Trägers gebildet werden und gleichzeitig kann eine dünne geteilte Gateoxidschicht in einer zweiten Region des Trägers durch denselben Wachsprozess gebildet werden, wobei sich die Dicke der dünnen Gateoxidschicht von der Dicke der dünnen geteilten Gateoxidschicht unterscheiden kann. Ferner kann eine dicke Gateoxidschicht (z.B. ein Doppelschicht-Gateoxid) in einer ersten Region des Trägers gebildet werden und gleichzeitig kann eine dicke geteilte Gateoxidschicht (z.B. ein geteiltes Doppelschicht-Gateoxid) in einer zweiten Region des Trägers durch denselben Wachsprozess gebildet werden (z.B. durch dieselben zwei Oxidationsprozesse des Trägers, die der Reihe nach durchgeführt werden), wobei sich die Dicke der dicken Gateoxidschicht von der Dicke der dicken geteilten Gateoxidschicht unterscheiden kann.
  • Infolgedessen können gemäß verschiedenen Ausführungsformen durch ausschließliches Ausführen von zwei Wachsprozessen die erste Art von Feldeffekttransistoren mit einer dünnen Gate-Isolationsschicht und die zweite Art von Feldeffekttransistoren mit einer dicken Gate-Isolationsschicht über dem Träger vorgesehen werden und gleichzeitig kann eine Feldeffekttransistorstruktur mit geteiltem Gate mit einer dicken geteilten Gate-Region und einer dünnen geteilten Gate-Region über dem Träger in einer vordefinierten Fläche vorgesehen sein, wobei die Dicke einer dicken geteilten Gate-Isolationsschicht in der ersten geteilten Gate-Region größer ist als die dicke Gate-Isolationsschicht der zweiten Art von Feldeffekttransistoren und wobei die Dicke einer dünnen geteilten Gate-Isolationsschicht in der zweiten geteilten Gate-Region gleich oder geringer als die Dicke der dünnen Gate-Isolationsschicht der ersten Art von FETs ist.
  • Zur Veranschaulichung kann gemäß verschiedenen Ausführungsformen die Transistorstruktur mit geteiltem Gate als ein auf einer Anti-Schmelzsicherung beruhender OTP NVM konfiguriert oder betrieben werden und die geteilte Gate-Isolationsstruktur der Transistorstruktur mit geteiltem Gate kann zur Verbesserung der Zuverlässigkeit des auf einer Anti-Schmelzsicherung beruhenden OTP NVM ausgebildet sein, Mit anderen Worten, die Dicke der dicken geteilten Gate-Isolationsschicht und die Dicke der dünnen geteilten Gate-Isolationsschicht der Transistorstruktur mit geteiltem Gate kann dazu ausgebildet sein, eine zuverlässige Programmierung des auf einer Anti-Schmelzsicherung beruhenden OTP NVM zu ermöglichen, ohne die Wachsprozesse zum Wachsen der Gateoxide für die erste Art von Feldeffekttransistoren und die zweite Art von Feldeffekttransistoren vom Träger zu ändern und ohne zusätzliche Wachsprozesse zu verwenden. Gemäß verschiedenen Ausführungsformen können nur zwei Wachsprozesse zur Herstellung eines Chips oder eines Nacktchips (bare Die) mit dem auf einer Anti-Schmelzsicherung beruhenden OTP NVM gemeinsam mit der ersten Art von Feldeffekttransistoren und der zweiten Art von Feldeffekttransistoren verwendet werden, wobei die Transistorstruktur mit geteiltem Gate des auf einer Anti-Schmelzsicherung beruhenden OTP NVM zum Modifizieren der Oberflächenregion des Trägers ausgebildet sein kann, in welchem der auf einer Anti-Schmelzsicherung beruhende OTP NVM gebildet werden soll.
  • Gemäß verschiedenen Ausführungsformen kann das Wachsen der geteilten Gate-Isolationsschichten in einer vordefinierten Oberflächenregion des Trägers modifiziert werden, z.B. kann die Wachsgeschwindigkeit des Gateoxids im Vergleich zu anderen Oberflächenregionen des Trägers erhöht werden, indem die vordefinierte Oberflächenregion des Trägers mit Fluor dotiert wird.
  • Gemäß verschiedenen Ausführungsformen kann das Wachsen der geteilten Gate-Isolationsschichten in einer vordefinierten Oberflächenregion des Trägers modifiziert werden, , z.B. kann die Wachsgeschwindigkeit des Gateoxids, z.B. kann die Wachsgeschwindigkeit des Gateoxids verringert werden, indem die vordefinierte Oberflächenregion des Trägers mit Stickstoff dotiert wird oder indem dem Oxidationsprozess zur Bildung des Gateoxids aus dem Träger Stickstoff hinzugefügt wird. Gemäß verschiedenen Ausführungsformen kann ein Nitrid oder eine Nitridschicht, z.B. Siliziumnitrid oder eine Siliziumnitridschicht, in einem Gateoxid oder einer Gateoxidschichtstruktur enthalten sein. Gemäß verschiedenen Ausführungsformen kann Stickstoff in den Rezepturen zur Bildung eines Gateoxids zur Begrenzung des Wachstums des Gateoxids enthalten sein.
  • Gemäß verschiedenen Ausführungsformen kann das Wachsen der geteilten Gate-Isolationsschichten der Transistorstruktur mit geteiltem Gate in einer vordefinierten Oberflächenregion des Trägers modifiziert sein, z.B. kann die Wachsgeschwindigkeit des Gateoxids im Vergleich zu anderen Oberflächenregionen des Trägers erhöht und/oder verringert sein, indem die vordefinierte Oberflächenregion des Trägers mit Fluor und/oder Stickstoff dotiert wird und/oder indem dem Oxidationsprozess zur Bildung des Gateoxids vom Träger Stickstoff hinzugefügt wird.
  • Gemäß verschiedenen Ausführungsformen kann eine Gateoxid (Siliziumoxid) durch thermisches Oxidieren des Trägers (eines Siliziumwafers oder einer Siliziumträgerschicht oder eines Siliziumnacktchips) durch eine sogenannte thermische Oxidation oder eine schnelle thermische Oxidation gewachsen werden. Gemäß verschiedenen Ausführungsformen kann der erste Wachsprozess (z.B. zur Bildung einer Gate-Isolationsschicht über einem Träger, um einen ersten Abschnitt einer dicken Gate-Isolationsschicht vorzusehen und einen ersten Abschnitt einer dicken geteilten Gate-Isolationsschicht vorzusehen) eine thermische Oxidation des Trägers bei einer Temperatur im Bereich von etwa 500°C bis etwa 1000°C, z.B. im Bereich von etwa 650°C bis etwa 850°C, sein mit einer Ausheilungsdauer im Bereich von etwa mehreren Minuten bis etwa eine Stunde, z.B. im Bereich von etwa 10 min bis etwa 50 min, z.B. im Bereich von etwa 20 min bis etwa 40 min. Ferner kann der erste Wachsprozess in einer Sauerstoffatmosphäre durchgeführt werden. Gemäß verschiedenen Ausführungsformen kann der zweite Wachsprozess (z.B. zur Bildung einer dünnen Gate-Isolationsschicht und einer dünnen geteilten Gate-Isolationsschicht oder zur Bildung einer zusätzlichen Gate-Isolationsschicht über einer bereits gewachsenen Gate-Isolationsschicht, um einen zweiten Abschnitt einer dicken Gate-Isolationsschicht vorzusehen und um einen zweiten Abschnitt einer dicken geteilten Gate-Isolationsschicht vorzusehen) eine thermische Oxidation des Trägers bei einer Temperatur im Bereich von etwa 500°C bis etwa 1000°C, z.B. im Bereich von etwa 650°C bis etwa 850°C, sein, mit einer Ausheilungsdauer im Bereich von etwa mehreren Minuten bis etwa eine Stunde, z.B. im Bereich von etwa 10 min bis etwa 50 min, z.B. im Bereich von etwa 20 min bis etwa 40 min. Ferner kann der zweite Wachsprozess in einer Sauerstoff- oder Sauerstoff/Stickstoff-Atmosphäre ausgeführt werden. Gemäß verschiedenen Ausführungsformen kann der zweite Wachsprozess bei einer höheren Temperatur als der erste Wachsprozess ausgeführt werden. Ferner kann der zweite Wachsprozess mit eine kürzeren Dauer als der erste Wachsprozess ausgeführt werden.
  • Gemäß verschiedenen Ausführungsformen kann der erste Wachsprozess ein Gateoxid mit einer Dicke im Bereich von etwa 2 nm bis etwa 4 nm vorsehen, das von einer Siliziumfläche gewachsen wird, und ein dickeres Gateoxid, wenn das Gateoxid von einer fluordotierten Siliziumfläche gewachsen wird, z.B. mit einer Dicke im Bereich von etwa 3 nm bis etwa 5 nm. Gemäß verschiedenen Ausführungsformen kann der zweite Wachsprozess ein Gateoxid mit einer Dicke im Bereich von etwa 1 nm bis etwa 3 nm vorsehen, wenn das Gateoxid zum Beispiel von einer Siliziumfläche gewachsen wird, um eine dünne Gateoxidschicht oder eine dünne geteilte Gateoxidschicht vorzusehen, oder wenn das Gateoxid zum Beispiel über einem bereits gewachsenen Gateoxid gewachsen wird, um eine dicke Gateoxidschicht oder eine dicke geteilte Gateoxidschicht als ein Doppelschicht Gateoxid vorzusehen. Wenn daher gemäß verschiedenen Ausführungsformen ein Doppelschicht Gateoxid durch den ersten Wachsprozess und durch den zweiten Wachsprozess von einer Siliziumfläche gewachsen wird, kann das Doppelschicht Gateoxid eine resultierende endgültige Dicke im Bereich von etwa 3 nm bis etwa 7 nm haben. Wenn ferner ein Doppelschicht Gateoxid durch den ersten Wachsprozess und durch den zweiten Wachsprozess von einer fluordotierten Siliziumfläche gewachsen wird, kann das Doppelschicht Gateoxid eine resultierende endgültige Dicke im Bereich von etwa 4 nm bis etwa 8 nm haben.
  • Gemäß verschiedenen Ausführungsformen können die Gateoxidschichten oder die Gate-Isolationsschichten strukturiert sein, um das jeweilige Gateoxid vorzusehen.
  • Zur Veranschaulichung kann gemäß verschiedenen Ausführungsformen die Transistorstruktur mit geteiltem Gate dazu ausgebildet sein, die Zuverlässigkeit der Transistorstruktur mit geteiltem Gate zu erhöhen, die als ein auf einer Anti-Schmelzsicherung beruhender OTP NVM verwendet wird. Daher kann gemäß verschiedenen Ausführungsformen das Gate einer Transistorstruktur mit geteiltem Gate modifiziert werden, z.B. kann die elektrische Leitfähigkeit (oder die Dotierungskonzentration) eines Abschnitts des Gates erhöht werden, so dass ein Durchbrennen des auf einer Anti-Schmelzsicherung beruhenden OTP NVM zuverlässiger sein kann. Gemäß verschiedenen Ausführungsformen kann der Abschnitt des Gates, der über dem dünnen geteilten Gateoxid angeordnet ist, das durchgebrannt werden soll, zusätzlich dotiert sein oder kann mit einer größeren elektrischen Leitfähigkeit als der Rest des Gates versehen sein, z.B. als der Abschnitt des Gates, der über dem dicken geteilten Gateoxid angeordnet ist. Gemäß verschiedenen Ausführungsformen kann die Transistorstruktur mit geteiltem Gate auch als OTP-Zelle bezeichnet werden und der Abschnitt der Transistorstruktur mit geteiltem Gate, der das dünne geteilte Gateoxid enthält, kann als Sicherungszelle der OTP-Zelle bezeichnet werden.
  • Gemäß verschiedenen Ausführungsformen kann eine Feldeffekttransistorstruktur mit geteiltem Gate (geteiltem Kanal) als ein auf einer Anti-Schmelzsicherung beruhender OTP NVM (eine sogenannte Ein-Transistor (1T) Bit-Zelle) gebildet werden, wobei das dünne geteilte Gateoxid durchgebrannt wird, um den Zustand des auf einer Anti-Schmelzsicherung beruhenden OTP NVM zu ändern, indem ein elektrisch leitender Pfad durch das dünne geteilte Gateoxid gebildet wird. Gemäß verschiedenen Ausführungsformen kann ein auf einer Anti-Schmelzsicherung beruhender OTP NVM auch als eine Zwei-Transistor-(2T)Anti-Schmelzsicherung-Bit-Zelle konfiguriert sein, die einen Programmierungstransistor (z.B. einen ersten MOSFET) und einen Auswahltransistor (z.B. einen zweiten MOSFET) enthält.
  • Die Feldeffekttransistorstruktur mit geteiltem Gate (geteiltem Kanal), wie hier beschrieben, kann durchbrennen und mit einer Zuverlässigkeit von mehr als 99,9%. arbeiten. Daher kann die Feldeffekttransistorstruktur mit geteiltem Gate in einer Automobilelektronik ohne Fehlerkorrektur verwendet werden. Mit anderen Worten, der Träger mit der Feldeffekttransistorstruktur mit geteiltem Gate könnte keine Region zur Durchführung einer Fehlererfassung und -korrektur benötigen.
  • 1 zeigt eine Feldeffekttransistorstruktur mit geteiltem Gate 100 gemäß verschiedenen Ausführungsformen in einer schematischen Querschnittsansicht, wobei zumindest ein (z.B. ein oder mehrere) Feldeffekttransistor 100t mit geteiltem Gate in einen Träger 102 integriert sein kann. Der Träger 102 kann zumindest eines der folgenden enthalten: einen Siliziumwafer oder einen Teil eines Siliziumwafers, z.B. einen Nacktchip oder einen Chip oder jeden anderen geeigneten Träger mit einer Siliziumflächenschicht 102. Gemäß verschiedenen Ausführungsformen kann der Träger p-Typ-dotiert, z.B. bordotiert, oder n-Typ-dotiert, z.B. phosphordotiert sein. Daher kann gemäß verschiedenen Ausführungsformen der Träger 102 die Body-Region 102c (den Kanal 102c) der Feldeffekttransistorstruktur mit geteiltem Gate 100 vorsehen. Ferner kann der Träger 102 eine Bearbeitungsfläche 102s enthalten, auf welcher die Feldeffekttransistorstruktur mit geteiltem Gate 100 gebildet werden kann oder an welcher die Feldeffekttransistorstruktur mit geteiltem Gate 100 in MOS-Technologie integriert werden kann. Gemäß verschiedenen Ausführungsformen kann die Feldeffekttransistorstruktur mit geteiltem Gate 100 eine Gate-Struktur 106 (ein Gate) zum Steuern (z.B. zum Durchbrennen, Schreiben und/oder Lesen) der Feldeffekttransistorstruktur mit geteiltem Gate 100 enthalten.
  • Gemäß verschiedenen Ausführungsformen kann die Feldeffekttransistorstruktur mit geteiltem Gate 100 eine erste geteilte Gate-Region über einer ersten Body-Region 102a (über einem ersten Abschnitt des Kanals 102c) und eine zweite geteilte Gate-Region über einer zweiten Body-Region 102b (über einem zweiten Abschnitt des Kanals 102c) enthalten. Die erste geteilte Gate-Region kann ein dickes geteiltes Gateoxid 104a (z.B. eine Doppelschicht-Gate-Isolation, z.B. ein duales Gateoxid) und einen ersten Gate-Abschnitt 106a über dem dicken geteilten Gateoxid 104a enthalten. Die zweite geteilte Gate-Region (die Sicherungszelle) kann ein dünnes geteiltes Gateoxid 104b (z.B. eine Einzelschicht-Gate-Isolation, z.B. ein Einzel-Gateoxid) und einen zweiten Gate-Abschnitt 106b über dem dünnen geteilten Gateoxid 104b enthalten. Daher kann der erste Gate-Abschnitt 106a die erste Body-Region 102a (die Leitfähigkeit des Kanals unter dem ersten Gate-Abschnitt 106a) durch Vorsehen eines elektrischen Feldes durch das dicke geteilte Gateoxid 104a steuern.
  • Ferner kann der zweite Gate-Abschnitt 106b ein Anlegen einer Spannung ermöglichen, um das dünne geteilte Gateoxid 104b durchzubrechen, so dass der zweite Gate-Abschnitt 106b mit dem Kanal 102c (z.B. mit der zweiten Body-Region 102b) elektrisch leitend verbunden werden kann. Zur Veranschaulichung, die Feldeffekttransistorstruktur mit geteiltem Gate 100 kann in einem erste Zustand sein (z.B. einen ersten logischen Zustand darstellen, z.B. eine “1”), wenn das dünne geteilte Gateoxid 104b den zweiten Gate-Abschnitt 106b elektrisch vom Kanal 102c isoliert, und die Feldeffekttransistorstruktur mit geteiltem Gate 100 kann in einem zweiten Zustand sein (z.B. einen zweiten logischen Zustand darstellen, z.B. eine “0”), wenn das dünne geteilte Gateoxid 104b den zweiten Gate-Abschnitt 106b mit dem Kanal 102c elektrisch verbindet. Der Zustand (“0” oder “1”) der Feldeffekttransistorstruktur mit geteiltem Gate 100 kann durch Anlegen einer Schreibspannung an das dünne geteilte Gateoxid 104b geändert werden. Der Zustand (“0” oder “1”) der Feldeffekttransistorstruktur mit geteiltem Gate 100 kann durch Anlegen einer Auslesespannung zwischen der Gate-Struktur 106 und dem Kanal 102 (oder zwischen der Gate-Struktur 106 und einer Source/Drain-Region im Träger 102 neben der ersten Body-Region 102a) gelesen werden.
  • Gemäß verschiedenen Ausführungsformen kann die elektrische Leitfähigkeit des zweiten Gate-Abschnitts 106b größer sein als die elektrische Leitfähigkeit des ersten Gate-Abschnitts 106a. Daher kann ein größerer Spannungsanteil über dem dünnen geteilten Gateoxid 104b fallen, wodurch eine Sicherung der Feldeffekttransistorstruktur mit geteiltem Gate 100 verbessert oder möglich wird, indem das dünne geteilte Gateoxid 104b durchgebrochen wird, da auch ein größerer Strom durch das dünne geteilte Gateoxid 104b während des Sicherungsprozesses fließen kann. Zur Veranschaulichung, die Gate-Struktur 106 kann dazu ausgebildet sein, die spezifische elektrische Leitfähigkeit über dem dünnen geteilten Gateoxid 104b lokal zu ändern, wodurch zum Beispiel ein Ausgleich einer Verarmung in der Gate-Struktur 106 möglich ist, wenn eine hohe Schreibspannung (z.B. größer als zum Beispiel 5 V oder im Bereich von etwa 5 V bis etwa 12 V) an die Gateoxid-Struktur 104a, 104b angelegt wird. Infolgedessen kann eine geringere Spannung notwendig sein, um das dünne geteilte Gateoxid 104b durchzubrechen, und daher kann auch das dicke geteilte Gateoxid 104a während des Sicherungsprozesses entlastet sein. Da die elektrische Leitfähigkeit des dünnen geteilten Gateoxids 104b nach dem Sichern größer sein kann, kann dies auch als Anti-Schmelzsicherung bezeichnet werden.
  • Gemäß verschiedenen Ausführungsformen kann die Dicke (z.B. die Ausdehnung entlang der Richtung 105) des dünnen geteilten Gateoxids 104b im Bereich von etwa 1 nm bis etwa 3 nm sein. Die untere Grenze für die Dicke des dünnen geteilten Gateoxids 104b kann jedoch zum Beispiel aus physikalischer Gründen einer Tunnelung von Elektronen definiert sein, so dass das dünne geteilte Gateoxid 104b die Fähigkeit verlieren kann, aus dem ersten Zustand in den zweiten Zustand zu wechseln. Auf dieser Basis kann die Dicke des dicken geteilten Gateoxids 104a relativ zur Dicke des dünnen geteilten Gateoxids 104b einen Stromfluss und eine Spannungsverteilung im Feldeffekttransistorstruktur mit geteiltem Gate 100 beeinflussen, was die Zuverlässigkeit der Feldeffekttransistorstruktur mit geteiltem Gate 100 während des Schreibens und Lesens beeinflussen kann. Gemäß verschiedenen Ausführungsformen kann das Verhältnis der Dicke des dicken geteilten Gateoxids 104a relativ zur Dicke des dünnen geteilten Gateoxids 104b größer als 2, z.B. größer als 3 sein, z.B. im Bereich von etwa 1,5 bis etwa 5 liegen.
  • Gemäß verschiedenen Ausführungsformen kann die Breite (z.B. die Ausdehnung entlang der seitlichen Richtung 101) des Feldeffekttransistors 100t mit geteiltem Gate im Bereich von etwa mehreren Nanometern bis etwa einem Mikrometer oder mehr als einem Mikrometer liegen, z.B. im Bereich von etwa 10 nm bis etwa 10 µm, z.B. im Bereich von etwa 20 nm bis etwa 1 µm, z.B. im Bereich von etwa 20 nm bis etwa 500 nm.
  • Da gemäß verschiedenen Ausführungsformen die verfügbaren Gateoxid-Wachsprozess auf die zwei Prozesse beschränkt sein können, die für die erste Art von Transistoren und die zweite Art von Transistoren auf dem Träger 102 verwendet werden (siehe 5), kann das Verhältnis der Dicke des dicken geteilten Gateoxids 104a relativ zur Dicke des dünnen geteilten Gateoxids 104b erhöht werden, um eine zuverlässigere Feldeffekttransistorstruktur mit geteiltem Gate 100 vorzusehen, indem das Wachsen des Gateoxids von der Body-Region 102c lokal beeinflusst wird (siehe zum Beispiel 3 und 4D).
  • In der Folge sind verschiedene Modifizierungen und/oder Konfigurationen der Feldeffekttransistorstruktur mit geteiltem Gate 100 und Einzelheiten, die sich auf die geteilten Gateoxide 104a, 104b, die Gate-Struktur 106 und den Träger 102 beziehen, beschrieben, wobei die Merkmale und/oder Funktionalitäten, die in Bezug auf 1 beschrieben sind, analog enthalten sein können. Ferner können die in der Folge beschriebenen Merkmale und/oder Funktionalitäten in der Feldeffekttransistorstruktur mit geteiltem Gate 100 enthalten sein oder können mit der Feldeffekttransistorstruktur mit geteiltem Gate 100 kombiniert sein, wie zuvor unter Bezugnahme auf 1 beschrieben.
  • Wie in 2A dargestellt, kann gemäß verschiedenen Ausführungsformen das dicke geteilte Gateoxid 104a als ein duales Gateoxid vorgesehen sein, wobei zwei Gateoxidschichten 204a, 204b als ein Schichtstapel vorgesehen sind. Der erste Abschnitt 204a des dicken geteilten Gateoxids 104a kann durch den ersten Wachsprozess vorgesehen sein, wobei Siliziumoxid durch thermische Oxidation von dem (z.B. fluordotierten) Silizium des Trägers 102 gewachsen wird. Ferner kann der zweite Abschnitt 204b des dicken geteilten Gateoxids 104a über dem ersten Abschnitt 204a des dicken geteilten Gateoxids 104a durch den zweiten Wachsprozess gewachsen werden. Gleichzeitig kann das dünne geteilte Gateoxid 104b durch den zweiten Wachsprozess vom Träger 102 gewachsen werden.
  • Gemäß verschiedenen Ausführungsformen kann nach dem Wachsen des ersten Abschnitts 204a des dicken geteilten Gateoxids 104a durch den ersten Wachsprozess das Fluor, das in die Oberflächenregion des Trägers 102 dotiert ist, verbraucht sein (z.B. kann das Fluor aufgrund eines vorgesehenen Wärmebudgets tiefer in die Trägerschicht diffundieren), so dass das Wachsen des dünnen geteilten Gateoxids 104b durch die Fluordotierung des Trägers unbeeinflusst sein kann. Gemäß verschiedenen Ausführungsformen kann eine Fluor-Präimplantation mit einer Dosis gleich oder kleiner als etwa 1015 cm–2 durch den ersten Wachsprozess verbraucht werden, so dass der zweite Wachsprozess im Wesentlichen von der Fluor-Präimplantation unbeeinflusst sein kann. Ferner kann eine Fluor-Präimplantation mit einer Dosis größer als etwa 1015 cm–2 (z.B. 3·1015 cm–2) nicht vollständig durch den ersten Wachsprozess verbraucht sein, so dass der zweite Wachsprozess auch durch die Fluor-Präimplantation beeinflusst sein kann. Ferner kann der erste Wachsprozess ein Nassofen-Oxidationsprozess sein und der zweite Wachsprozess kann ein Trockenofen-Oxidationsprozess sein.
  • Gemäß verschiedenen Ausführungsformen kann die Dicke (z.B. die Ausdehnung entlang der Richtung 105) des ersten Abschnitts 204a des dicken geteilten Gateoxids 104a im Bereich von etwa 2 nm bis etwa 6 nm, z.B. im Bereich von etwa 3 nm bis etwa 5 nm liegen. Ferner kann die Dicke (z.B. die Ausdehnung entlang der Richtung 105) des zweiten Abschnitts 204b des dicken geteilten Gateoxids 104a und die Dicke des dünnen geteilten Gateoxids 104b im Bereich von etwa 1 nm bis etwa 3 nm liegen. Gemäß verschiedenen Ausführungsformen kann das Verhältnis der Dicke des dicken geteilten Gateoxids 104a relativ zur Dicke des dünnen geteilten Gateoxids 104b durch Fluordotierung der Oberflächenregion des Trägers 102 vor dem Wachsen des ersten Abschnitts 204a des dicken geteilten Gateoxids 104a erhöht werden.
  • Ferner, wie in 2B dargestellt, kann gemäß verschiedenen Ausführungsformen eine Source/Drain-Region 202sd im Träger 102 vorgesehen sein. Die Source/Drain-Region 202sd kann den entgegengesetzten Dotierungstyp der Body-Region 102c oder des Trägers 102 enthalten. Der Träger 102 oder die Body-Region 102c des Trägers 102 kann zum Beispiel p-Typ dotiert und die Source/Drain-Region 202sd kann n-Typ dotiert sein. Alternativ kann der Träger 102 oder die Body-Region 102c des Trägers 102 zum Beispiel n-Typ dotiert sein und die Source/Drain-Region 202sd kann p-Typ dotiert sein. Ferner kann die Source/Drain-Region 202sd gemäß verschiedenen Ausführungsformen eine leicht dotierte Drain-Region (LDD) enthalten.
  • Gemäß verschiedenen Ausführungsformen kann die Gate-Struktur 106a, 106b Polysilizium, z.B. dotiertes Polysilizium, enthalten. Die Gate-Struktur 106a, 106b kann zum Beispiel durch Dotieren des Polysiliziums, das über den geteilten Gateoxiden 104a, 104b vorgesehen ist, durch Ionenimplantation gebildet werden. Die Gate-Struktur 106a, 106b kann durch denselben Dotierungsprozess dotiert werden, der zum Vorsehen der Source/Drain-Region 202sd im Träger 102 verwendet wird. Zur Erhöhung der elektrischen Leitfähigkeit des zweiten Gate-Abschnitts 106b kann der erste Gate-Abschnitt 106a maskiert sein und ein zusätzlicher Ionenimplantationsprozess kann ausgeführt werden.
  • Gemäß verschiedenen Ausführungsformen kann die Feldeffekttransistorstruktur mit geteiltem Gate 100 eine dielektrische Struktur 202i im Träger 102 enthalten. Die dielektrische Struktur 202i kann den Feldeffekttransistor 100t mit geteiltem Gate seitlich begrenzen. Zur Veranschaulichung können mehr als ein Feldeffekttransistor 100t mit geteiltem Gate auf dem Träger 102 vorgesehen sein, wobei entsprechende benachbarte Feldeffekttransistoren 100t mit geteiltem Gate durch die dielektrische Struktur 202i elektrisch voneinander getrennt sein können. Gemäß verschiedenen Ausführungsformen kann die dielektrische Struktur 202i eine Flachgrabenisolation (Shallow Trench Isolation, STI) und/oder eine Tiefgrabenisolation (Deep Trench Isolation, DTI) enthalten, die seitlich die Body-Region 102c des Feldeffekttransistors 100t mit geteiltem Gate umgibt.
  • Ferner kann gemäß verschiedenen Ausführungsformen die Feldeffekttransistorstruktur mit geteiltem Gate 100 Anschlussklemmen 206, 208 für einen elektrischen Kontakt mit dem Feldeffekttransistor 100t mit geteiltem Gate enthalten. Wie schematisch in 2B dargestellt, kann eine Source/Drain-Anschlussklemme (Elektrode oder Kontakt) 208 mit der Source/Drain-Region 202sd in elektrischem Kontakt stehen und eine Gate-Anschlussklemme (Elektrode oder Kontakt) 206 kann mit der Gate-Struktur 106a, 106b des Feldeffekttransistors 100t mit geteiltem Gate in elektrischem Kontakt stehen.
  • Gemäß verschiedenen Ausführungsformen können in einem ersten Betriebsmodus die zwei Anschlussklemmen 206, 208 zum Schreiben von Daten in den Feldeffekttransistor 100t mit geteiltem Gate verwendet werden, z.B. durch Schmelzen (Durchbrechen) des dünnen geteilten Gateoxids 104b durch Anlegen einer Schreibspannung an den Anschlussklemmen 206, 208. Ferner können in einem zweiten Betriebsmodus die zwei Anschlussklemmen 206, 208 zum Lesen der Daten aus dem Feldeffekttransistor 100t mit geteiltem Gate verwendet werden, z.B. durch Anlegen einer Auslesespannung, die geringer als die Schreibspannung ist, an den Anschlussklemmen 206, 208. In dieser Hinsicht kann der Strom durch den Feldeffekttransistor 100t mit geteiltem Gate größer sein, wenn der Feldeffekttransistor 100t mit geteiltem Gate durchgebrannt wird (wenn z.B. das dünne geteilte Gateoxid 104b durchbrochen wird, so dass das dünne geteilte Gateoxid 104b die Body-Region 102c nicht von der Gate-Struktur 106a, 106b elektrisch isolieren kann).
  • 2C zeigt eine schematische Querschnittsansicht einer Feldeffekttransistorstruktur mit geteiltem Gate 100 gemäß verschiedenen Ausführungsformen, wobei ein Seitenwandabstandhalter 210 am Feldeffekttransistor 100t mit geteiltem Gate vorgesehen ist. Wie bereits beschrieben, kann die Feldeffekttransistorstruktur mit geteiltem Gate 100 eine Source/Drain-Region 202sd und eine leicht dotierte Drain-Region 202ldd seitlich neben der ersten Body-Region 102a enthalten.
  • 3 zeigt ein schematisches Ablaufdiagramm eines Verfahrens 300 zum Bearbeiten eines Träger 102 gemäß verschiedenen Ausführungsformen, wobei das Verfahren 300 enthalten kann: in 310, Dotieren eines Trägers 102 mit Fluor, so dass eine erste Oberflächenregion des Trägers 102 fluordotiert ist und eine zweite Oberflächenregion des Trägers 102 frei von Fluordotierung und/oder weniger fluordotiert als die erste Oberflächenregion des Trägers 102 ist; und, in 320, Oxidieren des Trägers 102, um ein erstes Gateoxid von der ersten Oberflächenregion des Trägers 102 mit einer ersten Dicke zu wachsen und gleichzeitig ein zweites Gateoxid von der zweiten Oberflächenregion des Trägers 102 mit einer zweiten Dicke zu wachsen, die sich von der ersten Dicke unterscheidet. 4A bis 4E zeigen jeweils den Träger 102 während der Bearbeitung, z.B. während das Verfahren 300 gemäß verschiedenen Ausführungsformen ausgeführt wird.
  • 4A zeigt schematisch den Träger 102 in einer Querschnittsansicht, wobei der Träger 102 gemäß verschiedenen Ausführungsformen teilweise mit Fluor dotiert ist, z.B. durch Ausführen einer Ionenimplantation 400a, um Fluor in eine erste Oberflächenregion 402a des Trägers 102 zu implantieren. Der Rest des Trägers 102 kann zum Beispiel mit Maskierungsmaterial bedeckt sein, um die Implantation von Fluor außerhalb der ersten Oberflächenregion 402a des Trägers 102, z.B. in eine zweite Oberflächenregion 402b des Trägers 102 oder in eine weitere Oberflächenregion des Trägers 102 zu verhindern (siehe 5).
  • Gemäß verschiedenen Ausführungsformen kann die Fluordotierung des Trägers 102 ein Vorsehen einer Fluordotierungskonzentration (z.B. eine Spitzendotierungskonzentration) in der ersten Oberflächenregion 402a größer als etwa 1014 cm–3, z.B. im Bereich von etwa 1014 cm–3 bis etwa 1019 cm–3, z.B. im Bereich von etwa 1014 cm–3 bis etwa 1018 cm–3, z.B. im Bereich von etwa 1017 cm–3 beinhalten. Ferner kann das Fluor mit einer Dosis von etwa 1015 cm–2, mit einer Implantationsenergie von etwa 15 keV, mit Null-Neigung und Null-Verdrehung implantiert werden. Gemäß verschiedenen Ausführungsformen kann die Fluordotierung des Trägers 102 durch den angewendeten Implantationsprozess und das vorgesehene Wärmebudget beeinflusst sein. Gemäß verschiedenen Ausführungsformen kann das Fluor, das mit einer Dosis von etwa 1015 cm–2 implantiert wird, zu einer Spitzenendkonzentration von Fluor (nach Bildung der Gateoxide) von etwa 1017 cm–3 in eine Tiefe von etwa 2 µm unter der Oberfläche des Trägers 102 führen. In dieser Hinsicht kann die Konzentration von Fluor größer als die Nachweisgrenze (z.B. 1012 cm–3) einer SIMS-Analyse (sekundäre Ionenmassenspektrometrie) sein.
  • Gemäß verschiedenen Ausführungsformen kann die Tiefe der fluordotierten ersten Oberflächenregion 402a des Trägers 102 im Bereich von etwa mehreren Nanometern bis etwa mehreren Mikrometern sein. Gemäß verschiedenen Ausführungsformen kann die erste Oberflächenregion 402a des Trägers 102 die Region des Wafers definieren, wo die Feldeffekttransistorstruktur mit geteiltem Gate 100 zu bilden ist, da die Fluordotierung die Wachsgeschwindigkeit des ersten Abschnitts 204a des dicken geteilten Gateoxids 104a erhöhen kann.
  • Gemäß verschiedenen Ausführungsformen kann der Träger 102 Fluorunreinheiten außerhalb (neben) der ersten Oberflächenregion 402a des Trägers 102 enthalten. Die Fluordotierungskonzentration in der ersten Oberflächenregion 402a kann jedoch größer (z.B. mehr als eine Größenordnung oder mehrere Größenordnungen) sein als im Rest des Trägers 102 außerhalb der ersten Oberflächenregion 402a.
  • Wie in 4B dargestellt, kann das erste Gateoxid 204a von der ersten Oberflächenregion 402a des Trägers 102 durch Oxidieren des Trägers 102 gewachsen werden, z.B. durch Durchführen des ersten Wachsprozesses 400b, wie bereits beschrieben. Durch denselben ersten Wachsprozess 400b kann ein zweites Gateoxid 404a von der zweiten Oberflächenregion 402b des Trägers 102 gewachsen werden oder ein zweites Gateoxid 404a kann außerhalb der ersten Oberflächenregion 402a des Trägers 102 gewachsen werden. Da eine Wachsgeschwindigkeit 405a für das erste Gateoxid 204a größer sein kann als eine Wachsgeschwindigkeit 405b für das zweite Gateoxid 404a kann die Dicke des ersten Gateoxids 204a größer sein als die Dicke des zweiten Gateoxids 404a obwohl derselbe Wachsprozess 400b (Oxidationsprozess) angewendet wurde.
  • Wie in 4C dargestellt, kann gemäß verschiedenen Ausführungsformen das erste Gateoxid 204a teilweise entfernt (strukturiert) werden, so dass die erste Oberflächenregion 402a neben dem verbleibenden ersten Gateoxid 204a teilweise freiliegt.
  • Nach dem Strukturieren des ersten Gateoxids 204a kann gemäß verschiedenen Ausführungsformen eine Oxidschicht 204b, 104b über der teilweise freigelegten ersten Oberflächenregion 402a des Trägers 102 und über dem verbleibenden ersten Gateoxid 204a gebildet werden, wie in 4D dargestellt. Daher kann ein zweiter Wachsprozess 400d ausgeführt werden, wie bereits beschrieben, der zum Beispiel ein Oxidieren des Trägers 102 enthält, um ein drittes Gateoxid 104b von der freigelegten ersten Oberflächenregion 402a des Trägers 102 zu wachsen und das strukturierte erste Gateoxid 204a weiter zu einem dualen Gateoxid 204a, 204b zu wachsen.
  • Somit kann gemäß verschiedenen Ausführungsformen eine geteilte Gateoxid-Struktur über der ersten Oberflächenregion 402a des Trägers 102 vorgesehen sein, die Teil einer Feldeffekttransistorstruktur mit geteiltem Gate 100 oder eines Feldeffekttransistors 100t mit geteiltem Gate, wie hier beschrieben, sein kann. Die geteilte Gateoxid-Struktur kann ein dickes geteiltes Gateoxid 204a, 204b (ein Dualschicht-Gateoxid) und ein dünnes geteiltes Gateoxid 104b (ein Einzelschicht-Gateoxid) enthalten.
  • Gemäß verschiedenen Ausführungsformen kann der zweite Wachsprozess 400d ein weiteres Wachsen des zweiten Gateoxids 404a enthalten, um ein duales Gateoxid 404a, 404b in der zweiten Oberflächenregion 402b vorzusehen. Das duale Gateoxid 404a, 404b in der zweiten Oberflächenregion 402b des Trägers 102 kann die Gateoxid-Struktur der zweiten Art von Feldeffekttransistoren vorsehen, die auf dem Träger 102 vorgesehen ist, wie zuvor beschrieben.
  • Wie in 4E dargestellt, kann gemäß verschiedenen Ausführungsformen der zweite Wachsprozess 400d ein Oxidieren des Trägers 102 enthalten, um ein viertes Gateoxid 404c von einer dritten Oberflächenregion 402c des Trägers 102 zu wachsen. Das einzelne Gateoxid 404c in der dritten Oberflächenregion 402c des Trägers 102 kann die Gateoxid-Struktur der ersten Art von Feldeffekttransistoren vorsehen, die auf dem Träger 102 vorgesehen ist, wie zuvor beschrieben.
  • Zur Veranschaulichung, durch Durchführen des ersten Wachsprozess 400b und des zweiten Wachsprozesses 400d kann eine geteilte Gateoxid-Struktur 104a, 104b über der ersten Oberflächenregion 402a des Trägers 102 vorgesehen sein, wobei die geteilte Gateoxid-Struktur 104a, 104b ein dickes (duales) geteiltes Gateoxid 104a und das dünne (einzelne) geteilte Gateoxid 104b enthält, und ferner kann ein dickes (duales) Gateoxid 404a, 404b für eine zweite Art von Feldeffekttransistoren auf dem Träger 102 vorgesehen sein und ein dünnes (einzelnes) Gateoxid 404c kann für eine erste Art von Feldeffekttransistoren auf dem Träger 102 vorgesehen sein.
  • Ferner kann gemäß verschiedenen Ausführungsformen eine Gate-Struktur über der geteilten Gateoxid-Struktur 104a, 104b, über dem dicken (dualen) Gateoxid 404a, 404b für die zweite Art von FETs und über dem dünnen (einzelnen) Gateoxid 404c für die erste Art von FETs vorgesehen sein. Dies kann durch Abscheiden einer Polysiliziumschicht, Strukturieren der abgeschiedenen Polysiliziumschicht und Dotieren der Polysiliziumschicht durchgeführt werden. Wie bereits beschrieben, kann eine Source/Drain Struktur für den Feldeffekttransistor 100t mit geteiltem Gate, die erste Art von Feldeffekttransistoren und die zweite Art von Feldeffekttransistoren vorgesehen sein.
  • 5 zeigt eine Feldeffekttransistorstruktur mit geteiltem Gate 100 in einer schematischen Querschnittsansicht, wobei die Feldeffekttransistorstruktur mit geteiltem Gate 100 als ein auf einer Anti-Schmelzsicherung beruhender OTP NVM konfiguriert sein kann, der einen Programmierungstransistor mit einem dünnen geteilten Gateoxid 104b und einen Auswahltransistor mit einem dicken geteilten Gateoxid 204a, 204b enthält.
  • 6 zeigt eine schematische Ansicht eines Bereichs 600a einer Feldeffekttransistorstruktur mit geteiltem Gate 100 und eines entsprechenden äquivalenten Schaltdiagramms 600b des Bereichs 600a der Feldeffekttransistorstruktur mit geteiltem Gate 100 gemäß verschiedenen Ausführungsformen. Wie bereits beschrieben, kann die Feldeffekttransistorstruktur mit geteiltem Gate 100 ein dünnes geteiltes Gateoxid 104b mit einer Dicke 605d enthalten, das über der zweiten Body-Region 102b (über der ersten Oberflächenregion 402a) des Trägers 102 angeordnet ist, wobei das dünne geteilte Gateoxid 104b mit dotiertem Polysilizium als Gate 106b über dem dünnen geteilten Gateoxid 104b bedeckt ist. Zum Durchbrechen des dünnen geteilten Gateoxids 104b kann eine (Schreib-)Spannung 602 an dem dünnen geteilten Gateoxid 104b angelegt werden, wobei aufgrund der Spannung 602 (z.B. größer als 3 V) das dotierte Polysilizium des Gates 106b teilweise verarmt sein kann. Zur Veranschaulichung, in dem dotierten Polysilizium des Gates 106b kann eine Verarmungsregion 607 mit einer Dicke 607d gebildet werden und infolgedessen kann das dünne geteilte Gateoxid 104b schwieriger durchzubrechen sein, oder mit anderen Worten, das dünne geteilte Gateoxid 104b kann nicht zuverlässig durchbrechen, wenn die eine (Schreib-)Spannung 602 angelegt wird. Wie in dem äquivalenten Schaltdiagramm 600b dargestellt, können das dünne geteilte Gateoxid 104b und die verarmte Region 607 des Gates 106b als zwei Kapazitäten 604, 606 in Reihe dienen. Im Fall einer wesentlichen Polyverarmung erfolgt ein signifikanter Spannungsabfall der Sicherungsspannung im Poly. Der Spannungsabfall über das dünne geteilte Gateoxid kann für eine ordnungsgemäße (zuverlässige) Sicherung der 1T Bit-Zellen (des auf einer Anti-Schmelzsicherung beruhenden OTP NVM mit geteiltem Kanal) unzureichend sein.
  • Für eine zuverlässigere Sicherung kann die Polyverarmung (des Gates 106b in der OTP Sicherungszellfläche) verringert werden, ohne Auswirkung auf andere Teile der Technologie/ des Chips, z.B. ohne die FETs außerhalb der ersten Oberflächenregion 402a zu beeinflussen.
  • Gemäß verschiedenen Ausführungsformen kann das Polysilizium (Poly) des Gates 106b über dem dünnen geteilten Gateoxid 104b (in der OTP Sicherungszellfläche) dotiert sein, um die Bildung der verarmten Region 607 im Gate 106b zu verhindern oder deren Dicke zu verringern.
  • Zur Veranschaulichung, es kann eine zusätzliche lokale Implantation (z.B. ein p-Typ-Dotieren, wenn der Kanal vom n-Typ ist und der Rest des Gates auch p-Typ dotiert ist) in das Poly-Gate 106b der Sicherungsfläche der OTP-Zelle ausgeführt werden. Die Sicherungszelle kann als Teil des Feldeffekttransistors 100t mit geteiltem Gate bezeichnet werden, mit dem dünnen geteilten Gateoxid 104b und der Sicherungsfläche des dünnen geteilten Gateoxids 104b.
  • Die Polyverarmung in der OTP-Zelle kann jedoch beeinflusst werden, ohne alle anderen zu betreffen, z.B. ohne die Dosis des allgemeinen Source/Drain-Implantats zu verändern, das auch zum Dotieren von Gate 106a, 160b des Feldeffekttransistors 100t mit geteiltem Gate verwendet wird. Eine Änderung der Dosis des allgemeinen Source/Drain-Implantats würde zum Beispiel die Schwellenspannungen aller anderen Vorrichtungen (FETs) auf dem Träger 102 beeinflussen. Ferner würde die Modifizierung des Wärmebudgets nach dem allgemeinen Source/Drain-Implantat alle anderen Vorrichtungen und eine Bildung eines Salicids (z.B. für eine Kontaktbildung) beeinflussen.
  • 7 zeigt eine Feldeffekttransistorstruktur mit geteiltem Gate 100 mit zwei benachbarten Feldeffekttransistoren 100t mit geteiltem Gate, z.B. in einer PROM-Region eines Trägers 102, z.B. eines Chips 102, gemäß verschiedenen Ausführungsformen. Gemäß verschiedenen Ausführungsformen kann eine Ionenimplantation 700 ausgeführt werden, um die jeweiligen zweiten Gate-Abschnitte 106b über den dünnen geteilten Gateoxiden 104b der Feldeffekttransistoren 100t mit geteiltem Gate lokal zu dotieren. Gemäß verschiedenen Ausführungsformen kann eine Maske über dem Träger 102 vorgesehen sein, die die Gate-Abschnitte 106b über den dünnen geteilten Gateoxiden 104b definiert (freilegt), um die elektrische Leitfähigkeit der Gate-Abschnitte 106b zu erhöhen.
  • Für dieses zusätzliche Implantat 700 können positiv geladene Ionen verwendet werden. Ferner kann gemäß verschiedenen Ausführungsformen die Dosis des zusätzlichen Implantats (die z.B. in der Implantationsrezeptur verwendet wird) im Bereich von etwa 5·1014 cm–2 bis etwa 1·1016 cm–2 eingestellt werden, z.B. abhängig von der letztendlichen Polyverarmung des Prozesses. Das Implantat kann durch Messen der elektrischen Oxiddicke des Sicherungsteils der OTP-Zelle im Vergleich zur elektrischen Oxiddicke eines regulären logischen Transistors mit derselben physischen Gateoxiddicke verifiziert werden. Ferner kann gemäß verschiedenen Ausführungsformen das zusätzliche Implantat zu einer endgültigen Dotierungskonzentration im Poly-Gate von etwa 1·1021 cm–3 führen (z.B. zu einer Dotierungsendkonzentration nahe dem jeweiligen Löslichkeitsgrenzwert).
  • 8 zeigt einen Träger 102 mit einer Hauptbearbeitungsfläche 102s in einer Draufsicht, z.B. während der Bearbeitung. Der Träger 102 kann ein Wafer, z.B. ein Siliziumwafer sein. Der Wafer 102 kann Chipregionen oder die Regionen 802 zum Herstellen mehrerer Chips oder Nacktchips aus dem Wafer 102 enthalten. Gemäß verschiedenen Ausführungsformen kann eine Chipregion 802 (oder der Träger 102) eine Kernregion (eine erste Trägerregion) 802c enthalten, in der mehrere FETs vom ersten Typ zu bearbeiten sind, z.B. eine CMOS-Logik als Kern des Chips. Ferner kann die Chipregion 802 einen OTP-Bereich (eine dritte Trägerregion) 802a zum Bearbeiten der Feldeffekttransistorstruktur mit geteiltem Gate 100 oder zum Bearbeiten mehrerer Feldeffekttransistoren 100t mit geteiltem Gate enthalten, z.B. um einen PROM auf dem Chip vorzusehen. Ferner kann die Chipregion 802 eine periphere Region (eine zweite Trägerregion) 802b enthalten, in der mehrere FETs des zweiten Typs zu bearbeiten sind, z.B. eine auf CMOS beruhende I/O-Region als Peripherie des Kerns des Chips. Gemäß verschiedenen Ausführungsformen kann der Wafer 102 mehrere Chipregionen 802 enthalten.
  • Im Vergleich zum Beispiel mit 4A bis 4E und 5 kann die erste Trägerregion 802c die dritte Oberflächenregion 402c enthalten, die zweite Trägerregion 802b kann die zweite Oberflächenregion 402b enthalten und/oder die dritte Trägerregion 802a kann die erste Oberflächenregion 402a enthalten. Mit anderen Worten, die erste Oberflächenregion 402a kann in der dritten Trägerregion 802a vorgesehen sein, die zweite Oberflächenregion 402b kann in der zweiten Trägerregion 802b vorgesehen sein und die dritte Oberflächenregion 402c kann in der ersten Trägerregion 802c vorgesehen sein.
  • Gemäß verschiedenen Ausführungsformen kann die Feldeffekttransistorstruktur mit geteiltem Gate 100 im OTP-Bereich 802a (OTP-Zellenbereich 802a) mit einer anderen Gateoxid Dicke versehen sein als ein Feldeffekttransistor in einer anderen Region, wenn dieselben Oxidationsprozesse zum Wachsen der Oxide angewendet werden. Daher kann eine Präimplantation von Fluor in den OTP-Bereich 802a angewendet werden. Ferner kann eine Präimplantation von Stickstoff in alle Bereiche des Chips, mit Ausnahme des OTP-Bereichs 802a angewendet werden. Gemäß verschiedenen Ausführungsformen führt ein anschließend durchgeführter Ofenprozess (thermische Oxidation) für dünne Gateoxide und dicke Gateoxide zu einer verringerten Dicke des dünnen Oxids im OTP-Bereich 802a des Chips und zu einer erhöhten Dicke des dicken Oxids im OTP-Bereich 802a des Chips.
  • Gemäß verschiedenen Ausführungsformen kann der OTP-Bereich 802a ferner Regionen zur Bildung eines dualen Gateoxids und Regionen zur Bildung eines einzelnen Gateoxids für die jeweilige Feldeffekttransistorstruktur mit geteiltem Gate 100 enthalten, wobei das Fluor in die Regionen des OTP-Bereichs 802a zur Bildung des dualen Gateoxids implantiert werden kann und wobei Stickstoff in die Regionen des OTP-Bereichs 802a zur Bildung des einzelnen Gateoxids implantiert werden kann.
  • Gemäß verschiedenen Ausführungsformen können zusätzlich andere Prozesse angewendet werden, die allgemein in der CMOS-Bearbeitung verwendet werden, z.B. kann ein thermisches Ausheilen verwendet werden (z.B. kann ein Wärmebudget vorgesehen sein), um implantierte Ionen zu aktivieren. Ferner können Strukturierungs- und Schichtungsprozesse angewendet werden und zum Beispiel können strukturierte Maskenschichten während der Bearbeitung vorgesehen sein, um die gewünschten Strukturen auf dem Träger zu bilden.
  • Gemäß verschiedenen Ausführungsformen wird hier eine 1T (Ein-Transistor) OTP-Architektur mit geteiltem Kanal vorgesehen, die auf Basis einer Anti-Schmelzsicherung konfiguriert ist. Die Bits können zuverlässig durch einen gesteuerten, irreversiblen Oxiddurchbruch in der Bit-Zelle der 1T OTP-Architektur mit geteiltem Kanal programmiert werden. Eine Integration einer solchen 1T OTP-Architektur mit geteiltem Kanal in eine etablierte Technologie kann zum Beispiel die Verwendung von nur zwei verfügbaren Gateoxiden (von logischen Vorrichtungen) ermöglichen: z.B. ein dünnes Gateoxid von zum Beispiel etwa 2,2 nm und ein dickes Gateoxid von zum Beispiel etwa 5,2 nm oder z.B. sämtlicher anderer zwei spezifischer Dicken für das dünne Gateoxid und das dicke Gateoxid.
  • Gemäß verschiedenen Ausführungsformen kann es wünschenswert sein, geringere Werte als 2,2 nm für das dünne Gateoxid in der OTP-Zelle zu haben, die ermöglichen, dass eine niedrigere Spannung zum Sichern der OTP-Zelle und eine stabilere Sicherung aufgrund eines stabileren Perkolationspfades erreicht wird. Ferner kann es gemäß verschiedenen Ausführungsformen wünschenswert sein, höhere Werte als 5,2 nm für das dicke Gateoxid in der OTP-Zelle zu haben: z.B. kann im Bereich von etwa 7 nm bis etwa 8 nm die Wahrscheinlichkeit für ein Trap-unterstütztes Tunneln abnehmen. Verschiedene Ausführungsformen können auf der Erkenntnis beruhen, dass das Optimum der Oxide, die in einer Sicherungsanwendung verwendet werden, sich von den Gateoxiden der regulären logischen Vorrichtungen einer Technologie unterscheiden kann. Eine Einführung weiterer Oxide nur für eine optimierte Sicherungsanwendung kann teuer sein und kann das Wärmebudget verschieben und/oder kann die Vorrichtungen einer bereits bestehenden Technologie beeinflussen.
  • Gemäß verschiedenen Ausführungsformen kann ein modifizierter Prozessablauf angewendet werden, um optimierte Oxide für eine Sicherungsanwendung zu erzeugen, ohne Auswirkung auf das Wärmebudget der bereits bestehenden Technologie und ohne Einführung neuer Oxide (z.B. ohne Einführung eines dritten thermischen Oxidationsprozesses). Daher kann gemäß verschiedenen Ausführungsformen das Oxid wachsen lokal durch Präimplantation von Stickstoff und/oder Fluor verändert werden. Mit Stickstoff kann ein verlangsamtes und mit Fluor ein beschleunigtes Wachsen in dem späteren Oxidofenprozess erreicht werden. Die Auswirkung einer Stickstoff-Präimplantation ist nur für eine Nassofenoxidation gegeben. Die Auswirkung einer Fluor-Präimplantation ist nur für Nassofenoxidationen (z.B. Verwendung von Wasser oder einer anderen Flüssigkeit als Oxidationsmittel) und Trockenofenoxidationen (z.B. Verwendung von gasförmigen Sauerstoff oder einem anderen Gas als Oxidationsmittel) gegeben.
  • Gemäß verschiedenen Ausführungsformen kann ein zusätzlicher Lithographieprozess in einer bereits bestehenden Technologie angewendet werden, um eine Blockmaske für einen anschließenden Implantationsschritt vorzusehen. Unter Verwendung der Blockmaske kann eine lokale Implantation von Stickstoff oder Fluor ausgeführt werden. Daher kann ein verlangsamtes oder beschleunigtes Sauerstoffwachsen während des Ofenprozesses in jenen Bereichen erhalten werden, was zu veränderten Oxiddicken führt. Die Fluor-Präimplantation kann die Oxidqualität verbessern. Der Prozessablauf (die Präimplantation von Stickstoff und/oder Fluor) kann durch SIMS (sekundäre Ionenmassenspektrometrie) Analyse (für Konzentrationen höher als etwa 1012 cm–3) verifiziert werden.
  • Gemäß verschiedenen Ausführungsformen kann die Bearbeitung, wie hier beschrieben, ein Vorsehen optimierter Oxiddicken für eine Sicherungsanwendung unabhängig von den Oxiden der logischen Vorrichtungen des Grundprozesses ermöglichen. Dies kann ohne Auswirkung auf das Wärmebudget der Grundtechnologie und ohne Einführung einer neuen Oxidabscheidung erfolgen. Mit einem optimierten dünnen Oxid in der Sicherungsanwendung (in der Sicherungszelle) kann die Sicherungsspannung verringert werden. Ferner kann der Sicherungsprozess selbst stabiler sein, was zum Beispiel zu einer verringerten Versagensrate und einer höheren Zuverlässigkeit und/oder einem stabilen Sicherungsverhalten in einem weiten Temperaturbereich führt, z.B. im Bereich von etwa –50°C bis etwa 150°C. Ferner kann mit einem Oxid optimaler Dicke in der Sicherungsanwendung die erzeugte Sicherungsspannung erhöht werden oder die geeignete Sicherungsspannung kann erhöht werden. Die Zugangsvorrichtung (mit dem dicken geteilten Gateoxid) der 1T OTP-Architektur mit geteiltem Kanal kann gegenüber parasitären Leckpfaden während des Sicherungsprozesses stabiler sein.
  • Gemäß verschiedenen Ausführungsformen kann eine 1T OTP-Architektur mit geteiltem Kanal (eine Feldeffekttransistorstruktur mit geteiltem Gate 100) in eine bereits etablierte Technologie integriert werden, einschließlich FETs in CMOS-Technologie, wobei nur zwei verfügbare Gateoxide (von logischen Vorrichtungen) zur Herstellung der 1T OTP-Architektur mit geteiltem Kanal und der FETs auf einem Träger verfügbar sein können: z.B. können zwei Gateoxidprozesse zur Herstellung eines dünnen Gateoxids und eines dicken Gateoxids angewendet werden.
  • Es kann jedoch der Fall eintreten, dass die zwei verfügbaren Gateoxidprozesse an sich die Herstellung einer zuverlässigen OTP-Zelle nicht ermöglichen, wobei zum Beispiel die OTP-Zelle mit einem dickeren dicken Gateoxid (z.B. einer dickeren geteilten Gateoxid mit Dualschicht) und einem dünneren dünnen Gateoxid (z.B. einem dünneren geteilten Gateoxid mit Einzelschicht) stabiler und/oder zuverlässiger sein können. Gemäß verschiedenen Ausführungsformen können Regionen im OTP-Bereich des Trägers (z.B. die zweite Body-Region 102b in der ersten Oberflächenregion 402a des Trägers 102). die eine dünnere Gateoxid Dicke haben sollten, einer Stickstoff-Präimplantation unterzogen werden. Ferner können gemäß verschiedenen Ausführungsformen Regionen im OTP-Bereich des Trägers (z.B. die erste Body-Region 102a in der ersten Oberflächenregion 402a des Trägers 102), die eine dickere Gateoxiddicke haben können, einer Fluor-Präimplantation unterzogen werden. Daher kann der Gateoxid-Ofenprozess verlangsamt und/oder beschleunigt werden, was zu lokal unterschiedlichen Dicken für das gewachsen Gateoxid führen kann. Daher können gemäß verschiedenen Ausführungsformen das dünne geteilte Gateoxid und das dicke geteilte Gateoxid der OTP-Zelle (die Feldeffekttransistorstruktur mit geteiltem Gate 100) unabhängig von dem zugrunde liegenden Prozess vorgesehen werden.
  • Im Allgemeinen kann das Poly des Gates eines Feldeffekttransistors wie folgt hergestellt werden: das Poly kann über dem Gateoxid abgeschieden werden, das Poly kann dotiert werden (z.B. in demselben Implantationsprozess, der zum Vorsehen der Source/Drain-Regionen verwendet wird), ein Wärmebudget kann angewendet werden und/oder das Poly kann strukturiert werden. Daher können die Eigenschaften des Gates von Folgendem abhängig sein: dem Dotieren, dem Wärmebudget und der Struktur des Poly (z.B. der Korngröße). Für höhere Salicid-Ausheilungstemperaturen kann eine Deaktivierung der Dotierungsmittel bezogen auf eine höhere Polyverarmung im Falle einer angelegten Spannung erfolgen. Während der Sicherung der OTP-Zelle kann eine hohe Spannung bis zu 8 V an das Gate angelegt werden (z.B. als ein sogenannter Programmierungspuls mit einer Pulsdauer im Bereich von etwa mehreren Nanosekunden bis etwa einhundert Nanosekunden). Durch diese hohe Spannung kann eine große Polyverarmungsschicht gebildet werden, die mit einem hohen Spannungsabfall bereits im Poly des Gates verbunden ist. Infolgedessen kann der verbleibende Spannungsabfall über dem dünnen Gateoxid nicht ausreichend sein, um das dünne Gateoxid durchzubrennen (durchzubrechen). Ferner kann gemäß verschiedenen Ausführungsformen der Programmierungspuls zum Durchbrennen der OTP-Zelle zu kurz sein, um eine Umkehr des Poly-Gates zu ermöglichen, die bei Spannungen eintreten kann, die höher als etwa 4 V oder höher als etwa 5 V sind. Für eine große Speicherkapazität oder einen großen Programmierungsinhalt können kurze Programmierungspulse für eine zeiteffiziente Programmierung gewünscht sein. Daher kann ein Vermeiden oder zumindest Verringern der Verarmung des Poly-Gates für die Programmierung der OTP-Zelle relevant sein.
  • Wenn ein OTP (einmalig programmierbarer) Zellaufbau, z.B. mit einem Polysilizium-Siliziumoxid-Kontakt, in einen bereits bestehenden Prozess eingeführt werden kann, kann eine hohe Poly-Verarmung eintreten, wenn hohe Sicherungsspannungen angelegt werden. Während des Sicherungsprozesses fällt bereits ein Teil der Sicherungsspannung in dieser Verarmung und die effektive erhaltene Sicherungsspannung für das Oxid ist verringert (z.B. zumindest für kurze Programmierungspulse mit einer Dauer von weniger als etwa 100 ns). Infolgedessen muss die Sicherungsspannung in diesem Fall erhöht werden, um die Sicherungszelle der OTP-Zelle durchzubrennen. Wenn jedoch die Peripherie der OTP-Zelle keine weitere Erhöhung der Sicherungsspannung zulässt, muss das Design des OTP-Speichermakros geändert werden, z.B. um das Anlegen höherer Sicherungsspannungen zu ermöglichen. Dies kann im Allgemeinen einen größeren Bereich des Makros oder die Verwendung von Peripherievorrichtungen, die für höhere Spannungen geeignet sind, erfordern.
  • Gemäß verschiedenen Ausführungsformen kann die Poly-Verarmung in der OTP Sicherungszelle durch einen zusätzlichen Verfahrensschritt während der Herstellung der OTP Sicherungszelle verhindert werden. Dies kann ohne Auswirkung auf andere Teile der Chipfläche erfolgen. Ferner kann das OTP Design unverändert bleiben, da z.B. das Anlegen einer höheren Sicherungsspannung nicht erforderlich sein kann. Der zusätzliche Verfahrensschritt kann an individuelle Verfahrensbedingungen für eine Poly-Verarmung angepasst werden, um die Poly-Verarmung zu verhindern oder zu verringern. Der zusätzliche Verfahrensschritt kann eine lokale Implantation in das Polysilizium der Sicherung enthalten, um die Dotierungsmittelkonzentration des Polysiliziums zu erhöhen und die Bildung einer verarmten Zone während einer Hochsicherungsspannungsanwendung zu vermeiden. Gemäß verschiedenen Ausführungsformen können die Poly-Verarmung und der zugehörige Spannungsabfall in diesem Bereich während des Schmelzens der OTP-Zelle vermieden oder verringert werden.
  • Gemäß verschiedenen Ausführungsformen kann die elektrische Gateoxid Dicke mittels einer Mikrosondierung des Sicherungsteils der OTP-Zelle bestimmt werden. Dieser Wert kann mit jenem eines regulären Transistors mit derselben physischen Gateoxid Dicke verglichen werden. Die elektrische Gateoxid Dicke der OTP-Zelle mit verringerter Poly-Verarmung kann geringer sein und besser zu dem durch die physische Dicke bestimmten Wert passen.
  • Gemäß verschiedenen Ausführungsformen kann ein Verfahren zum Bearbeiten eines Trägers enthalten: Dotieren des Trägers mit Fluor, so dass eine erste Oberflächenregion des Trägers fluordotiert ist und eine zweite Oberflächenregion des Trägers frei von der Fluordotierung und/oder weniger fluordotiert als die erste Oberflächenregion ist; und Oxidieren des Trägers, um ein erstes Gateoxid von der ersten Oberflächenregion des Trägers mit einer ersten Dicke zu wachsen und gleichzeitig ein zweites Gateoxid von der zweiten Oberflächenregion des Trägers mit einer zweiten Dicke zu wachsen, die sich von der ersten Dicke unterscheidet.
  • Gemäß verschiedenen Ausführungsformen kann ein Verfahren zum Bearbeiten eines Trägers enthalten: Dotieren des Trägers mit Fluor, so dass eine erste Oberflächenregion des Trägers fluordotiert ist und eine zweite Oberflächenregion des Trägers frei von der Fluordotierung ist; und Oxidieren des Trägers, um ein erstes Gateoxid von der ersten Oberflächenregion des Trägers mit einer ersten Dicke zu wachsen und gleichzeitig ein zweites Gateoxid von der zweiten Oberflächenregion des Trägers mit einer zweiten Dicke zu wachsen, die sich von der ersten Dicke unterscheidet. Gemäß verschiedenen Ausführungsformen kann ein Verfahren zum Bearbeiten eines Trägers enthalten: Dotieren des Trägers mit Fluor, so dass eine erste Oberflächenregion des Trägers fluordotiert ist und eine zweite Oberflächenregion des Trägers geringer fluordotiert ist als die erste Oberflächenregion; und Oxidieren des Trägers, um ein erstes Gateoxid von der ersten Oberflächenregion des Trägers mit einer ersten Dicke zu wachsen und gleichzeitig ein zweites Gateoxid von der zweiten Oberflächenregion des Trägers mit einer zweiten Dicke zu wachsen, die sich von der ersten Dicke unterscheidet.
  • Gemäß verschiedenen Ausführungsformen kann das Verfahren zum Bearbeiten eines Trägers ferner ein teilweises Entfernen des ersten Gateoxids enthalten, um die erste Oberflächenregion neben dem verbleibenden Abschnitt des ersten Gateoxids freizulegen.
  • Gemäß verschiedenen Ausführungsformen kann das Verfahren zum Bearbeiten eines Trägers ferner ein Wachsen einer Oxidschicht über der freigelegten ersten Oberflächenregion des Trägers und über dem verbleibenden Abschnitt des ersten Gateoxids enthalten.
  • Gemäß verschiedenen Ausführungsformen kann ein Wachsen einer Oxidschicht ein Oxidieren des Trägers enthalten, um ein drittes Gateoxid von der freigelegten ersten Oberflächenregion des Trägers zu wachsen und mit dem Wachsen des übrigen Abschnitts des ersten Gateoxids fortzufahren.
  • Gemäß verschiedenen Ausführungsformen kann ein Wachsen einer Oxidschicht ein Oxidieren des Trägers enthalten, um mit dem Wachsen des zweiten Gateoxids fortzufahren.
  • Gemäß verschiedenen Ausführungsformen kann ein Wachsen einer Oxidschicht ein Oxidieren des Trägers enthalten, um ein zusätzliches Gateoxid von einer dritten Oberflächenregion des Trägers zu wachsen.
  • Gemäß verschiedenen Ausführungsformen kann das Verfahren zum Bearbeiten eines Trägers ferner ein Bilden einer Source/Drain-Region im Träger neben der ersten Oberflächenregion und ein Bilden einer elektrisch leitenden Gate-Struktur über der Oxidschicht, um eine Transistorstruktur mit geteiltem Gate vorzusehen, enthalten.
  • Gemäß verschiedenen Ausführungsformen kann ein Dotieren des Trägers mit Fluor ein Vorsehen einer Fluordotierungskonzentration in der ersten Oberflächenregion größer als etwa 1014 cm–3 enthalten. Gemäß verschiedenen Ausführungsformen kann ein Dotieren des Trägers mit Fluor ein Vorsehen einer Fluordotierungskonzentration in der ersten Oberflächenregion im Bereich von etwa 1013 cm–3 bis etwa 1019 cm–3 enthalten. Gemäß verschiedenen Ausführungsformen kann ein Dotieren des Trägers mit Fluor ein Implantieren von Fluor mit einer Dosisgrößer als etwa 1013 cm–2 enthalten, z.B. mit einer Dosis im Bereich von etwa 1013 cm–2 bis etwa 1017 cm–2, z.B. mit einer Dosis im Bereich von etwa 1014 cm–2 bis etwa 1016 cm–2.
  • Gemäß verschiedenen Ausführungsformen kann ein Träger enthalten: jeweils nebeneinander eine erste Trägerregion (siehe die Kernregion 802c, dargestellt in 8), eine zweite Trägerregion (siehe die periphere Region 802b, dargestellt in 8) und eine dritte Trägerregion (siehe den OTP-Bereich 802a, dargestellt in 8); einen erstem Feldeffekttransistor in der ersten Trägerregion, wobei der erste Feldeffekttransistor eine erste Einzelschicht-Gate-Isolation mit einer ersten Dicke enthält; einen zweiten Feldeffekttransistor in der zweiten Trägerregion, wobei der zweite Feldeffekttransistor eine erste Doppelschicht-Gate-Isolation mit einer zweiten Dicke enthält; und eine Feldeffekttransistorstruktur mit geteiltem Gate in der dritten Trägerregion; wobei die Feldeffekttransistorstruktur mit geteiltem Gate enthält: eine erste geteilte Gate-Region und eine zweite geteilte Gate-Region; eine zweite Doppelschicht-Gate-Isolation in der ersten geteilten Gate-Region und eine zweite Einzelschicht-Gate-Isolation in der zweiten geteilten Gate-Region; wobei die zweite Doppelschicht-Gate-Isolation eine dritte Dicke aufweist, die größer als die zweite Dicke ist, und die zweite Einzelschicht-Gate-Isolation eine vierte Dicke gleich oder kleiner als die erste Dicke aufweist.
  • Gemäß verschiedenen Ausführungsformen kann der Träger mit Akzeptoren von Gruppe III-Elementen (z.B. Bor, Aluminium, Gallium, Indium) p-Typ dotiert sein oder mit Donoren von Gruppe V-Elementen (z.B. Phosphor, Arsen, Antimon) n-Typ dotiert sein
  • Gemäß verschiedenen Ausführungsformen kann die dritte Trägerregion fluordotiert sein und wobei die erste Trägerregion und die zweite Trägerregion frei von Fluordotierung und/oder weniger fluordotiert als die dritte Oberflächenregion sind. Gemäß verschiedenen Ausführungsformen kann eine (erste) Oberflächenregion der dritten Trägerregion fluordotiert sein und wobei eine (dritte) Oberflächenregion der ersten Trägerregion und eine (zweite) Oberflächenregion der zweiten Trägerregion frei von Fluordotierung und/oder weniger fluordotiert als die dritte Oberflächenregion sind.
  • Gemäß verschiedenen Ausführungsformen kann die erste Dicke der ersten Einzelschicht-Gate-Isolation weniger als etwa 3,5 nm sein.
  • Gemäß verschiedenen Ausführungsformen kann die zweite Dicke der ersten Doppelschicht-Gate-Isolation größer als etwa 3,5 nm sein.
  • Gemäß verschiedenen Ausführungsformen kann das Verhältnis der dritten Dicke der zweiten Doppelschicht-Gate-Isolation zur vierten Dicke der zweiten Einzelschicht-Gate-Isolation größer als etwa 2 sein.
  • Gemäß verschiedenen Ausführungsformen kann die Feldeffekttransistorstruktur mit geteiltem Gate als einmalig programmierbare Sicherung konfiguriert sein, wobei die zweite geteilte Gate-Region den Programmierungsbereich (die Sicherungszelle) vorsieht.
  • Gemäß verschiedenen Ausführungsformen kann eine Feldeffekttransistorstruktur mit geteiltem Gate enthalten: einen Kanal, der eine erste Body-Region und eine zweite Body-Region enthält, eine erste geteilte Gate-Isolationsschichtstruktur, die über einer ersten Body-Region des Kanals angeordnet ist und eine erste Dicke hat, eine zweite geteilte Gate-Isolationsschichtstruktur, die über einer zweiten Body-Region des Kanals angeordnet ist und eine zweite Dicke hat, wobei die zweite Dicke geringer als die erste Dicke ist; ein Gate einen ersten Gate-Abschnitt enthält, der über der ersten geteilten Gate-Isolationsschichtstruktur angeordnet ist und ein zweiter Gate-Abschnitt über der zweiten geteilten Gate-Isolationsschichtstruktur angeordnet ist; wobei eine elektrische Leitfähigkeit des zweiten Gate-Abschnitts größer ist als die elektrische Leitfähigkeit des ersten Gate-Abschnitts.
  • Gemäß verschiedenen Ausführungsformen kann der Kanal der Feldeffekttransistorstruktur mit geteiltem Gate in der dritten Trägerregion 802a vorgesehen sein. Oder mit anderen Worten, der Kanal der Feldeffekttransistorstruktur mit geteiltem Gate kann in der ersten Oberflächenregion 402a des Trägers vorgesehen sein.
  • Gemäß verschiedenen Ausführungsformen kann der erste Gate-Abschnitt ein Halbleitermaterial mit einer ersten Dotierungskonzentration enthalten und der zweite Gate-Abschnitt kann ein Halbleitermaterial mit einer zweiten Dotierungskonzentration enthalten, wobei die zweite Dotierungskonzentration größer ist als die erste Dotierungskonzentration.
  • Gemäß verschiedenen Ausführungsformen kann die erste geteilte Gate-Isolationsschichtstruktur eine Doppelschicht-Gate-Isolation enthalten, wobei die erste Dicke im Bereich von etwa 4 nm bis etwa 10 nm ist, und die zweite geteilte Gate-Isolationsschichtstruktur kann eine Einzelschicht-Gate-Isolation enthalten, wobei die zweite Dicke im Bereich von etwa 1 nm bis etwa 3 nm ist.
  • Gemäß verschiedenen Ausführungsformen kann das Verhältnis der ersten Dicke zur zweiten Dicke größer als etwa 2 sein.
  • Gemäß verschiedenen Ausführungsformen kann die Feldeffekttransistorstruktur mit geteiltem Gate als eine einmalig programmierbare Sicherung konfiguriert sein, wobei die zweite geteilte Gate-Region den Programmierungsbereich vorsieht.
  • Die Erfindung wurde zwar insbesondere unter Bezugnahme auf spezielle Ausführungsformen dargestellt und beschrieben, aber für Fachleute auf dem Gebiet sollte klar sein, dass verschiedene Änderungen an Form und Detail vorgenommen werden können, ohne vom Wesen und Umfang der Erfindung abzuweichen, wie durch die beiliegenden Ansprüche definiert. Der Umfang der Erfindung ist somit durch die beiliegenden Ansprüche angegeben und alle Änderungen, die in der Bedeutung und im Äquivalenzbereich der Ansprüche liegen, sollen daher enthalten sein.

Claims (18)

  1. Verfahren zum Bearbeiten eines Trägers (102), wobei das Verfahren aufweist: Dotieren eines Trägers (102) mit Fluor, so dass eine erste Oberflächenregion des Trägers (102) fluordotiert ist und eine zweite Oberflächenregion des Trägers (102) frei von der Fluordotierung und/oder weniger fluordotiert als die erste Oberflächenregion ist; und Oxidieren des Trägers (102), um ein erstes Gateoxid (104a) von der ersten Oberflächenregion des Trägers (102) mit einer ersten Dicke zu wachsen und gleichzeitig ein zweites Gateoxid (104b) von der zweiten Oberflächenregion des Trägers (102) mit einer zweiten Dicke zu wachsen, die sich von der ersten Dicke unterscheidet.
  2. Verfahren nach Anspruch 1, des Weiteren aufweisend: teilweises Entfernen des ersten Gateoxids (104a), um die erste Oberflächenregion neben einem verbleibenden Abschnitt des ersten Gateoxids (104a) freizulegen.
  3. Verfahren nach Anspruch 2, des Weiteren aufweisend: Wachsen einer Oxidschicht über der freigelegten ersten Oberflächenregion des Trägers (102) und über dem verbleibenden Abschnitt des ersten Gateoxids (104a); wobei optional ein Wachsen einer Oxidschicht ein Oxidieren des Trägers (102) aufweist, um ein drittes Gateoxid von der freigelegten ersten Oberflächenregion des Trägers (102) zu wachsen und mit dem Wachsen des übrigen Abschnitts des ersten Gateoxids (104a) fortzufahren.
  4. Verfahren nach Anspruch 3, wobei ein Wachsen einer Oxidschicht ein Oxidieren des Trägers (102) aufweist, um mit dem Wachsen des zweiten Gateoxids (104b) fortzufahren.
  5. Verfahren nach Anspruch 3 oder 4, wobei ein Wachsen einer Oxidschicht ein Oxidieren des Trägers (102) aufweist, um ein zusätzliches Gateoxid von einer dritten Oberflächenregion des Trägers (102) zu wachsen.
  6. Verfahren nach einem der Ansprüche 3 bis 5, des Weiteren aufweisend: Bilden einer Source/Drain-Region im Träger (102) neben der ersten Oberflächenregion und Bilden einer elektrisch leitenden Gate-Struktur (106) über der Oxidschicht, um eine Transistorstruktur (100) mit geteiltem Gate (106) vorzusehen.
  7. Verfahren nach einem der Ansprüche 1 bis 6, wobei ein Dotieren eines Trägers (102) mit Fluor ein Vorsehen einer Fluordotierungskonzentration in der ersten Oberflächenregion größer als etwa 1014 cm–3 aufweist.
  8. Träger (102), aufweisend: eine erste Trägerregion, eine zweite Trägerregion und eine dritte Trägerregion, die jeweils nebeneinander liegen; einen ersten Feldeffekttransistor in der ersten Trägerregion, wobei der erste Feldeffekttransistor eine erste Einzelschicht-Gate-Isolation mit einer ersten Dicke aufweist; einen zweiten Feldeffekttransistor in der zweiten Trägerregion, wobei der zweite Feldeffekttransistor eine erste Doppelschicht-Gate-Isolation mit einer zweiten Dicke aufweist; und eine Feldeffekttransistorstruktur (100) mit geteiltem Gate (106) in der dritten Trägerregion; wobei die Feldeffekttransistorstruktur mit geteiltem Gate (106) aufweist: eine erste geteilte Gate-Region (106a) und eine zweite geteilte Gate-Region (106b); eine zweite Doppelschicht-Gate-Isolation in der ersten geteilten Gate-Region (106a) und eine zweite Einzelschicht-Gate-Isolation in der zweiten geteilten Gate-Region (106b); wobei die zweite Doppelschicht-Gate-Isolation eine dritte Dicke aufweist, die größer als die zweite Dicke ist und die zweite Einzelschicht-Gate-Isolation eine vierte Dicke gleich oder kleiner als die erste Dicke aufweist.
  9. Träger (102) nach Anspruch 8, wobei der Träger (102) zumindest einer von p-Typ dotiert mit Akzeptoren von Gruppe III-Elementen oder n-Typ dotiert mit Donoren von Gruppe V-Elementen ist; wobei optional die dritte Trägerregion fluordotiert ist und wobei optional die erste Trägerregion und die zweite Trägerregion frei von Fluordotierung und/oder weniger fluordotiert als die dritte Oberflächenregion sind.
  10. Träger (102) nach Anspruch 8 oder 9, wobei die erste Dicke der ersten Einzelschicht-Gate-Isolation kleiner als etwa 3,5 nm ist.
  11. Träger (102) nach einem der Ansprüche 8 bis 10, wobei die zweite Dicke der ersten Doppelschicht-Gate-Isolation größer als etwa 3,5 nm ist.
  12. Träger (102) nach einem der Ansprüche 8 bis 11, wobei das Verhältnis der dritten Dicke der zweiten Doppelschicht-Gate-Isolation zur vierten Dicke der zweiten Einzelschicht-Gate-Isolation größer als etwa 2 ist.
  13. Träger (102) nach einem der Ansprüche 8 bis 12, wobei die Feldeffekttransistorstruktur (100) mit geteiltem Gate (106) als eine einmalig programmierbare Vorrichtung konfiguriert ist, wobei die zweite geteilte Gate-Region (106b) den Programmierungsbereich vorsieht.
  14. Feldeffekttransistorstruktur (100) mit geteiltem Gate (106), aufweisend: einen Kanal, der eine erste Body-Region und eine zweite Body-Region aufweist, eine erste geteilte Gate-Isolationsschichtstruktur, die über einer ersten Body-Region des Kanals angeordnet ist und eine erste Dicke hat, eine zweite geteilte Gate-Isolationsschichtstruktur, die über einer zweiten Body-Region des Kanals angeordnet ist und eine zweite Dicke hat, wobei die zweite Dicke kleiner als die erste Dicke ist; ein Gate (106), das einen ersten Gate-Abschnitt (106a) aufweist, der über der ersten geteilten Gate-Isolationsschichtstruktur angeordnet ist, und einen zweiten Gate-Abschnitt (106b), der über der zweiten geteilten Gate-Isolationsschichtstruktur angeordnet ist; wobei eine elektrische Leitfähigkeit des zweiten Gate-Abschnitts (106b) größer ist als die elektrische Leitfähigkeit des ersten Gate-Abschnitts (106a).
  15. Feldeffekttransistorstruktur (100) mit geteiltem Gate (106) nach Anspruch 14, wobei der erste Gate-Abschnitt (106a) ein Halbleitermaterial mit einer ersten Dotierungskonzentration aufweist und wobei der zweite Gate-Abschnitt (106b) ein Halbleitermaterial mit einer zweiten Dotierungskonzentration aufweist, wobei die zweite Dotierungskonzentration größer ist als die erste Dotierungskonzentration.
  16. Feldeffekttransistorstruktur (100) mit geteiltem Gate (106) nach Anspruch 14 oder 15, wobei die erste geteilte Gate-Isolationsschichtstruktur eine Doppelschicht-Gate-Isolation aufweist, wobei die erste Dicke im Bereich von etwa 4 nm bis etwa 10 nm liegt und wobei die zweite geteilte Gate-Isolationsschichtstruktur eine Einzelschicht-Gate-Isolation aufweist, wobei die zweite Dicke im Bereich von etwa 1 nm bis etwa 3 nm liegt.
  17. Feldeffekttransistorstruktur (100) mit geteiltem Gate (106) nach einem der Ansprüche 14 bis 16, wobei das Verhältnis der ersten Dicke zur zweiten Dicke größer als etwa 2 ist.
  18. Feldeffekttransistorstruktur (100) mit geteiltem Gate (106) nach einem der Ansprüche 14 bis 17, wobei die Feldeffekttransistorstruktur (100) mit geteiltem Gate (106) als eine einmalig programmierbare Sicherung konfiguriert ist, wobei die zweite geteilte Gate-Region (106b) den Programmierungsbereich vorsieht.
DE102015109842.3A 2014-06-20 2015-06-19 Verfahren zum Bearbeiten eines Trägers, Träger und Feldeffekttransistorstruktur mit geteiltem Gate Ceased DE102015109842A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/309,968 US9202815B1 (en) 2014-06-20 2014-06-20 Method for processing a carrier, a carrier, and a split gate field effect transistor structure
US14/309,968 2014-06-20

Publications (1)

Publication Number Publication Date
DE102015109842A1 true DE102015109842A1 (de) 2015-12-24

Family

ID=54609333

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102015109842.3A Ceased DE102015109842A1 (de) 2014-06-20 2015-06-19 Verfahren zum Bearbeiten eines Trägers, Träger und Feldeffekttransistorstruktur mit geteiltem Gate

Country Status (3)

Country Link
US (3) US9202815B1 (de)
CN (1) CN105206532A (de)
DE (1) DE102015109842A1 (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10062573B1 (en) * 2017-06-14 2018-08-28 Cypress Semiconductor Corporation Embedded SONOS with triple gate oxide and manufacturing method of the same
US10991433B2 (en) * 2019-09-03 2021-04-27 Silicon Storage Technology, Inc. Method of improving read current stability in analog non-volatile memory by limiting time gap between erase and program
KR20210050686A (ko) * 2019-10-29 2021-05-10 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN115581068A (zh) * 2021-07-06 2023-01-06 成都锐成芯微科技股份有限公司 反熔丝型一次编程的非易失性存储单元及其存储器

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4897368A (en) * 1987-05-21 1990-01-30 Matsushita Electric Industrial Co., Ltd. Method of fabricating a polycidegate employing nitrogen/oxygen implantation
US5202850A (en) * 1990-01-22 1993-04-13 Silicon Storage Technology, Inc. Single transistor non-volatile electrically alterable semiconductor memory device with a re-crystallized floating gate
US5311039A (en) * 1990-04-24 1994-05-10 Seiko Epson Corporation PROM and ROM memory cells
US5844271A (en) * 1995-08-21 1998-12-01 Cypress Semiconductor Corp. Single layer polycrystalline silicon split-gate EEPROM cell having a buried control gate
US5858840A (en) * 1997-12-22 1999-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming sharp beak of poly by nitrogen implant to improve erase speed for split-gate flash
US6441431B1 (en) * 1998-12-04 2002-08-27 Texas Instruments Incorporated Lateral double diffused metal oxide semiconductor device
US6242308B1 (en) * 1999-07-16 2001-06-05 Taiwan Semiconductor Manufacturing Company Method of forming poly tip to improve erasing and programming speed split gate flash
US6312989B1 (en) * 2000-01-21 2001-11-06 Taiwan Semiconductor Manufacturing Company Structure with protruding source in split-gate flash
EP1172861A3 (de) * 2000-07-12 2003-11-05 Matsushita Electric Industrial Co., Ltd. Nichtflüchtige Halbleiterspeicheranordnung und Verfahren zur Herstellung
US6940751B2 (en) * 2002-04-26 2005-09-06 Kilopass Technologies, Inc. High density semiconductor memory cell and memory array using a single transistor and having variable gate oxide breakdown
US6753590B2 (en) * 2002-07-08 2004-06-22 International Business Machines Corporation High impedance antifuse
TW544786B (en) * 2002-07-29 2003-08-01 Nanya Technology Corp Floating gate and method therefor
WO2005109516A1 (en) * 2004-05-06 2005-11-17 Sidense Corp. Split-channel antifuse array architecture
US7528015B2 (en) * 2005-06-28 2009-05-05 Freescale Semiconductor, Inc. Tunable antifuse element and method of manufacture
KR101051673B1 (ko) * 2008-02-20 2011-07-26 매그나칩 반도체 유한회사 안티퓨즈 및 그 형성방법, 이를 구비한 비휘발성 메모리소자의 단위 셀
US8933492B2 (en) * 2008-04-04 2015-01-13 Sidense Corp. Low VT antifuse device
US8258586B1 (en) * 2011-03-11 2012-09-04 Texas Instruments Incorporated Non-volatile anti-fuse with consistent rupture
US8853021B2 (en) * 2011-10-13 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded transistor
US8822291B2 (en) * 2012-01-17 2014-09-02 Globalfoundries Singapore Pte. Ltd. High voltage device
KR20140058220A (ko) * 2012-11-06 2014-05-14 에스케이하이닉스 주식회사 반도체 소자의 안티퓨즈 및 그 제조 방법
US8975143B2 (en) * 2013-04-29 2015-03-10 Freescale Semiconductor, Inc. Selective gate oxide properties adjustment using fluorine
US9331160B2 (en) * 2013-08-20 2016-05-03 Freescale Semiconductor, Inc. Split-gate non-volatile memory cells having gap protection zones

Also Published As

Publication number Publication date
US9478555B2 (en) 2016-10-25
US20170018557A1 (en) 2017-01-19
US20150371995A1 (en) 2015-12-24
CN105206532A (zh) 2015-12-30
US9202815B1 (en) 2015-12-01
US20160049411A1 (en) 2016-02-18

Similar Documents

Publication Publication Date Title
DE102008045037B4 (de) Statischer RAM-Zellenaufbau und Mehrfachkontaktschema zum Anschluss von Doppelkanaltransistoren
DE102013111011B4 (de) Verfahren zur Herstellung einer Speicherzelle mit Ladungsspeicherzellenstruktur und Verfahren zur Herstellung einer Speicherzellenanordnung mit Ladungsspeicherzellenstruktur
DE2750209A1 (de) Integrierte halbleiterschaltung und verfahren zu ihrer herstellung
DE2741152A1 (de) Speicherzelle fuer einen silizium- gate-n-kanal-mos-direktzugriffspeicher und verfahren zu ihrer herstellung
DE4016346A1 (de) Leistungsunabhaengige halbleiterspeichervorrichtung und verfahren zu ihrer herstellung
DE19632110A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE102015210492A1 (de) Halbleiterstruktur, die einen ferroelektrischen Transistor umfasst, und Verfahren zu ihrer Herstellung
DE3040757A1 (de) Halbleiterspeichervorrichtung
DE2716691A1 (de) Feldeffekttransistor und verfahren zu dessen herstellung
DE102015109842A1 (de) Verfahren zum Bearbeiten eines Trägers, Träger und Feldeffekttransistorstruktur mit geteiltem Gate
DE19524027C2 (de) Halbleitervorrichtung und zugeordnetes Herstellungsverfahren
DE10240423A1 (de) Halbleiterelement mit einem Feldeffekttransistor und einem passiven Kondensator mit reduziertem Leckstrom und einer verbesserten Kapazität pro Einheitsfläche
DE3219235A1 (de) Elektrisch programmierbarer nur-lese-speicher
DE19622431A1 (de) Halbleiterspeichereinrichtung und Verfahren zum Herstellen derselben
DE10342028B4 (de) Verfahren zum Bereitstellen einer Antifuse mit verringerter Programmierspannung und integrierte Schaltung damit
DE19807010A1 (de) Verfahren zur Herstellung einer nichtflüchtigen Speichereinrichtung
DE10116800A1 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE202015106544U1 (de) Nicht- flüchtige Speicherzelle
DE112019005845T5 (de) Vorrichtung zur Erkennung von Anomalien in einer Sekundärbatterie und Halbleitervorrichtung
EP0864177B1 (de) Festwert-speicherzellenanordnung und verfahren zu deren herstellung
DE3425072A1 (de) Speicherzelle mit einem halbleitersubstrat
DE19813457C2 (de) Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeichereinrichtung
DE19612676A1 (de) Hochintegrierte, nichtflüchtige Halbleiter-Speicherzelle
DE10356476B3 (de) Verfahren zur Herstellung einer Halbleiterstruktur
EP1466370B1 (de) Verfahren zur herstellung einer nichtflüchtigen dualbit halbleiter-speicherzelle

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R002 Refusal decision in examination/registration proceedings
R003 Refusal decision now final