DE19906030B4 - Grabenisolationsstruktur eines Halbleiterbauteils und Verfahren zum Herstellen einer Grabenisolationsstruktur mit Polysiliziumkontakt - Google Patents

Grabenisolationsstruktur eines Halbleiterbauteils und Verfahren zum Herstellen einer Grabenisolationsstruktur mit Polysiliziumkontakt Download PDF

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Abstract

Grabenisolationsstruktur für eine Halbleitervorrichtung, mit folgenden Merkmalen:
ein Halbleitersubstrat (102);
eine Feldoxidschicht (104) auf dem Halbleitersubstrat (102);
ein Isolationsgraben (106), der sich durch die Feldoxidschicht (104) und in das Halbleitersubstrat (102) erstreckt, wobei der Isolationsgraben (106) eine Grenzfläche zu Seitenwänden des Halbleitersubstrats (102) und Feldoxid-Seitenwänden bildet, und wobei der Isolationsgraben (106) mehrere Schichten aufweist, einschließlich:
eine Schicht aus Grabenauskleidungsoxid (108), die auf die Seitenwände des Halbleitersubstrats (102) aufgebracht ist;
eine Schicht aus Grabenauskleidungs-Siliziumnitrid (110), die auf die Schicht aus Grabenauskleidungsoxid (108) und eine untere Seitenfläche der Feldoxid-Seitenwände aufgebracht ist; und
eine Grabenfüll-Polysiliziumschicht, Poly 1 (112), die den Rest des Isolationsgrabens (106) belegt; und
eine weitere Polysiliziumschicht, Poly 2 (116), die über wenigstens einem Teil der Feldoxidschicht (104) liegt und die Poly 1-Grabenfüllschicht (112) berührt, dadurch gekennzeichnet, daß sich die Poly 1-Grabenfüllschicht (112) über die Schicht aus Grabenauskleidungs-Siliziumnitrid (110) hinaus erstreckt, so daß ein...

Description

  • Die Erfindung betrifft eine Grabenisolationsstruktur für eine Halbleitervorrichtungen gemäß dem Oberbegriff von Patentanspruch 1, ein Verfahren zum Betreiben einer durch einen Graben isolierten Halbleitervorrichtung gemäß dem Oberbegriff von Patentanspruch 7 und ein Verfahren zum Herstellen einer Grabenisolationsstruktur mit Polysiliziumkontakt. Eine Struktur und ein Verfahren gemäß den Oberbegriffen der Patentansprüche 1 und 7 sind beispielsweise beschrieben in EP 0 435 550 A2 .
  • Insbesondere betrifft die Erfindung mit Polysilizium gefüllte Grabenisolationsstrukturen, die einen Polysilizi umkontakt zum Anlegen einer Vorspannung aufweisen. Die Grabenisolationsstruktur sowie das Verfahren zu ihrer Herstellung und das Verfahren zu ihrem Betrieb können in Verbindung mit komplementären Metalloxidhalbleiterbauteilen (CMOS), bipolaren Halbleiterbauteilen und Kombinationen aus bipolaren und CMOS (BiCMOS) Halbleiterbauteilen angewendet werden.
  • Häufig sollen in einer integrierten Schaltung Halbleiterbauteile von anderen elektrisch isoliert werden. Eine Art, eine solche Isolation durchzuführen, besteht darin, mit einem Isolator gefüllte, vertikale Gräben in dem Halbleitersubstrat einzusetzen, um die Halbleiterbauteile zu umgeben, wodurch seitliche elektrische Leckverluste unterbunden werden; siehe z.B. S. M. Sze, VLSI Technology, S. 489 bis 490 (2. Auflage 1988). In einigen Fällen, insbesondere bei Hochspannungs-Halbleiterbauteilen, wird eine „vergrabene" horizontale Isolatorschicht in dem Halbleitersubstrat verwendet. Die „vergrabene" horizontale Isolatorschicht schneidet die vertikalen Gräben, so daß das Hochspannungs-Halbleiterbauteil vollständig umgeben und elektrisch isoliert ist.
  • 1 zeigt eine Schnittdarstellung einer herkömmlichen Grabenisolationsstruktur 2 eines Halbleiterbauteils, die ein Halbleitersubstrat 4 und einen Isolationsgraben 6 umfaßt. Der Isolationsgraben 6 enthält eine mehrschichtige Grabenfüllung, die eine Schicht aus einem Grabenauskleidungsoxid 8, eine Schicht aus einem Grabenauskleidungs-Siliziumnitrid 10 und eine Grabenfüllschicht aus Polysilizium 12 umfaßt. Eine Isolationsschicht 14 bedeckt die Oberfläche des Halbleitersubstrats 4 und den Isolationsgraben 6 und dient zum Isolieren der Grabenfüllschicht aus Polysilizium 12 von den leitenden Schichten, die in nachfolgenden Verarbeitungsschritten aufgebracht werden.
  • 2 zeigt eine herkömmliche Grabenisolationsstruktur eines Halbleiterbauteils mit Silizium auf einem Isolator (SOI; Silicon-on-Isolator), die ein Siliziumgrundsubstrat 16 aufweist, auf dessen Oberseite eine vergrabene horizontale Isolatorschicht 18 (üblicherweise Oxid) ausgebildet ist. Eine aktive Siliziumschicht 20 ist auf der vergrabenen horizontalen Isolatorschicht 18 ausgebildet. Ein Isolationsgraben 22 erstreckt sich von der Oberseite der aktiven Silizium schicht 20 zu der vergrabenen horizontalen Isolatorschicht 18 und isoliert dadurch einen Teil 24 der aktiven Siliziumschicht 20 elektrisch vollständig vom Rest der Struktur.
  • Der Isolationsgraben 22 umfaßt üblicherweise eine Schicht aus Grabenauskleidungsoxid 26 (d.h. die äußere Schicht des Isolationsgrabens), die auf den Seitenwänden der aktiven Siliziumschicht ausgebildet ist, welche den Isolationsgraben umgeben. Der Isolationsgraben 20 kann auch eine Schicht aus Grabenauskleidungs-Siliziumnitrid 28 (d.h. die Mittelschicht des Isolationsgrabens) aufweisen, die über der Schicht aus dem Grabenauskleidungsoxid 26 ausgebildet ist. Die Grabenfüllschicht aus Polysilizium 30 (d.h. die innerste Schichte des Isolationsgrabens) füllt den Rest des Isolationsgrabens 22. Eine Isolationsschicht 32 isoliert die Grabenfüllschicht aus Polysilizium von leitenden Schichten, die bei der späteren Verarbeitung aufgebracht werden.
  • Die elektrische Isolation, welche durch die herkömmlichen Grabenisolationsstrukturen geschaffen wird, ist unter Umständen nicht ideal. Es hat sich z.B. herausgestellt, daß bei dem anfänglichen Vormagnetisieren bestimmter Hochspannungs-Halbleiterbauteile die Bauteile Strom bei einer Spannung leiten können, die niedriger ist als die konzipierte Durchbruchsspannung. Bei andauernder Belastung und fließendem Strom "wandert" die Durchbruchsspannung dann zu ihrer konzipierten Durchbruchsspannung hin. Dieses instabile elektrische Isolationsverhalten kann mit hohen elektrischen Feldern über herkömmlichen Isolationsgräben und/oder einem Lawinendurchbruch an den Ecken der herkömmlichen Grabenisolationsstrukturen in Verbindung gebracht werden.
  • Es wird also im Stand der Technik eine Grabenisolationsstruktur für ein Halbleiterbauteil, ein Verfahren zu deren Herstellung und ein Verfahren zu deren Betrieb benötigt, die selbst unter hohen Betriebsspannungsbedingungen eine stabile elektrische Isolation gewährleisten. Die Grabenisolationsstruktur des Halbleiterbauteils sollte auch relativ kompakt sein, um eine Zunahme der Chip-Größe zu vermeiden.
  • Die Erfindung sieht eine Grabenisolationsstruktur für eine Halbleitervorrichtung gemäß Patentanspruch 1, ein Verfahren zum Betreiben einer durch einen Graben isolierten Halbleitervorrichtung gemäß Patentanspruch 7 und ein Verfahren zum Herstellen einer Grabenisolationsstruktur gemäß Patentanspruch 10 vor.
  • Die Erfindung sieht eine Grabenisolationsstruktur für ein Halbleiterbauteil vor, die in einem Halbleitersubstrat ausgebildet ist (z.B. in einem Siliziumsubstrat oder in einem SOI-Substrat).
  • Die Grabenisolationsstruktur des Halbleiterbauteils umfaßt eine Feldoxidschicht (FOX) auf der Oberfläches des Halbleitersubstrats und einen Isolationsgraben, der sich vertikal durch die FOX-Schicht und in das Halbleitersubstrat erstreckt. Aufgrund dieser strukturellen Anordnung des Isolationsgrabens hat der Isolationsgraben sowohl Halbleitersubstrat-Seitenwände als auch FOX-Seitenwände.
  • Der Isolationsgraben umfaßt mehrere Schichten. Es gibt eine Schicht aus Grabenauskleidungsoxid als die äußere Schicht des Isolationsgrabens, die direkten Kontakt zu den Seitenwänden des Halbleitersubstrats hat, und eine Schicht aus Grabenauskleidungs-Siliziumnitrid (d.h. die Mittelschicht), die über der seitlichen Schicht aus dem Grabenauskleidungsoxid und auf einem unteren Abschnitt der FOX-Seitenwände ausgebildet ist. Eine Grabenfüllschicht aus Polysilizium (Poly 1) füllt den Rest des Isolationsgrabens als innerste Schicht. Die Poly 1-Grabenfüllschicht erstreckt sich über der Schicht aus dem Grabenauskleidungs-Siliziumnitrid, so daß eine obere Seitenfläche der Poly 1-Grabenfüllschicht keinen Kontakt zu der Schicht aus dem Grabenauskleidungs-Siliziumnitrid hat. Eine andere Schicht aus Polysilizium (Poly 2) berührt die Poly 1-Grabenfüllschicht bei der oberen Seitenfläche der Poly 1-Grabenfüllschicht. Da der Kontakt der Poly 2-Schicht mit der Poly 1-Grabenfüllschicht über dem Isolationsgraben zentriert ist und sich minimal über den Isolationsgraben hinaus erstreckt, bleibt die Chipgröße relativ kompakt.
  • Bei einer Ausführungsform berührte die Poly 2-Schicht auch ein Halbleiterbauteil (CMOS, bipolar oder BiCMOS), das in dem Halbleitersubstrat ausgebildet ist und von dem Isolationsgraben umgeben wird. Bei einer anderen Ausführungsform schneidet der Isolationsgraben eine vergrabene horizontale Isolatorschicht (üblicherweise Oxid), die in dem Halbleitersubstrat ausgebildet ist, während die Poly 2-Schicht zusätzlich zu der Poly 1-Grabenfüllschicht die Basis und den Emitter eines bipolaren NPN-Transistors berührt.
  • Die Erfindung sieht ein Verfahren zum Betreiben eines Halbleiterbauteils mit Polysiliziumkontakt, das durch einen Graben isoliert ist, vor. Bei dem Verfahren wird zunächst ein von einem Graben isoliertes Halbleiterbauteil mit Polysiliziumkontakt in einem Halbleitersubstrat vorgesehen. Dieses von dem Graben isolierte Halbleiterbauteil umfaßt eine FOX-Schicht auf der Oberfläche des Halbleitersubstrats und einen Isolationsgraben, der sich vertikal durch die FOX-Schicht und in das Halbleitersubstrat erstreckt. Die Struktur des Isolationsgrabens ist identisch mit der Grabenisolationsstruktur für das Halbleiterbauteil gemäß der Erfindung, die oben beschrieben wurde. Danach wird über die Poly 2-Schicht ein Vorspannungssignal an die Poly 1-Grabenfüllschicht angelegt. Dieses Vorspannungssignal ist ausreichend groß, um ein elektrisches Feld über dem Isolationsgraben unter einem vorgegebenen Wert zu erhalten, der niedrig genug ist, um bei allen Betriebsbedingungen eine stabile elektrische Isolation zu gewährleisten.
  • Die Erfindung sieht auch ein Verfahren zum Herstellen eines Isolationsgrabens mit Polysiliziumkontakt in einem Halbleitersubstrat vor. Bei dem erfindungsgemäßen Verfahren wird zunächst eine Oxid/Nitrid/Oxid-Schicht (ONO) auf dem Halbleitersubstrat ausgebildet. Diese ONO-Schicht besteht aus einer FOX-Schicht, einer Schicht aus Siliziumnitrid, die durch LPCVD (Low Pressure Chemical Vapor Deposition; chemische Niederdruck-Aufdampfung) aufgebracht wird, und einer Schicht aus einem Hartmaskenoxid, z.B. LTO (Niedertemperaturoxid) oder TEOS.
  • Dann wird eine Photoresistschicht auf die ONO-Schicht aufgebracht und mit einer Struktur versehen. Alle drei Komponenten der ONO-Schicht (d.h. das aufgebrachte Hartmaskenoxid, das LPCVD-Siliziumnitrid und das FOX) werden unter Verwendung der strukturierten Photoresistschicht als eine Maske anisotrop geätzt, um einen gewünschten Teil der Oberfläche des Halbleitersubstrats freizulegen und dabei den oberen Abschnitt des Isolationsgrabens zu bilden.
  • Die strukturierte Photoresistschicht wird danach entfernt, und das aufgebrachte Hartmaskenoxid wird als eine Maske für das anisotrope Ätzen der freigelegten Teile des Halbleitersubstrats verwendet, um den Rest des Isolationsgrabens auszubauen. Der so aufgebaute Isolationsgraben erstreckt sich vertikal durch das FOX und in das Halbleitersubstrat und umfaßt daher sowohl die FOX-Seitenwände als auch Halbleitersubstratseitenwände.
  • Als nächstes wird eine Schicht aus Grabenauskleidungsoxid über den Halbleitsustratseitenwänden des Isolationsgrabens ausgebildet. Danach wird eine Schicht aus Grabenauskleidungs-Siliziumnitrit auf die Schicht aus Grabenauskleidungsoxid, die ONO-Schicht und die FOX-Seitenwände aufgebracht (beispielsweise mittels LPCVD). Danach wird durch anisotropes Ätzen die Schicht aus dem Grabenauskleidungs-Siliziumnitrit von allen horizontalen Oberflächen entfernt (d.h. dem Boden des Isolationsgrabens und den horizontalen Flächen der ONO-Schicht), während die Schicht aus dem Grabenauskleidungs-Siliziumnitrit auf den vertikalen Flächen (d.h. den vertikalen Flächen der ONO-Schicht, einschließlich der FOX-Seitenwand und der Schicht aus Grabenauskleidungsoxid) davon nicht betroffen sind.
  • Als nächstes wird eine Grabenfüllschicht aus Polysilizium (Poly 1) aufgebracht, um den Rest des Isolationsgrabens zu füllen, die dann zurückgeätzt wird, um die Poly 1-Grabenfüllschicht von der Oberseite der aufgebrachten Hartmaskenoxidschicht zu entfernen. Die aufgebrachte Hartmaskenoxidschicht wird danach entfernt.
  • Als nächstes wird die Schicht aus LPCVD-Siliziumnitrid zusammen mit einem oberen Teil der Schicht aus dem Grabenauskleidungs-Siliziumnitrid entfernt, der ausreichend ist, um einen oberen Abschnitt der Seitenfläche der Poly 1-Grabenfüllschicht freizulegen. Eine andere Schicht aus Polysilizium (Poly 2) wird dann über der FOX-Schicht und der Grabenfüllschicht Poly 1 derart aufgebracht, daß die Poly 2-Schicht die freigelegte Seitenfläche der Grabenfüllschicht Poly 1 berührt. Schließlich wird die Poly 2-Schicht dotiert und mit einer Struktur versehen.
  • Bei einer Ausführungsform des erfindungsgemäßen Verfahrens wird der Isolationsgraben mit Polysiliziumkontakt in einer SOI-Struktur (SOI = Silizium auf Isolator) ausgebildet, die ein Grundhalbleitersubstrat, eine vergrabene horizontale Isolatorschicht, die auf dem Grundhalbleitersubstrat ausgebildet ist, und eine aktive Siliziumschicht, die auf der vergrabenen horizontalen Isolatorschicht ausgebildet ist, aufweist. Die aktive Siliziumschicht wird anisotrop geätzt, so daß sich der resultierende Isolationsgraben bis zu der vergrabenen horizontalen Isolatorschicht nach unten erstreckt.
  • Die Erfindung ist im folgenden anhand bevorzugter Ausführungsformen mit Bezug auf die Zeichnungen näher erläutert. In den Figuren zeigt:
  • 1 zeigt eine Schnittdarstellung einer herkömmlichen Isolationsgrabenstruktur;
  • 2 zeigt eine Schnittdarstellung einer herkömmlichen Isolationsgrabenstruktur, die eine vergrabene horizontale Isolatorschicht schneidet;
  • 3 zeigt ein Layout einer Grabenisolationsstruktur für ein Halbleiterbauteil gemäß der Erfindung;
  • 4 zeigt eine Schnittdarstellung in 3 der Grabenisolationsstruktur für ein Halbleiterbauteil gemäß der Erfindung entlang der Linie A-A;
  • 5 zeigt eine Schnittdarstellung einer Grabenisolationsstruktur für ein Halbleiterbauteil gemäß der Erfindung, die eine vergrabene horizontale Isolationsschicht umfaßt, welche den Isolationsgraben schneidet; und
  • 6A bis 6Q zeigen Schnittdarstellungen einer Folge von Verarbeitungsschritten zum Herstellen einer Grabenisolationsstruktur mit Polysiliziumkontakt in einer SOI-Struktur gemäß einer Ausführungsform der Erfindung.
  • 3 und 4 zeigen in Form eines Layouts bzw. einer Schnittdarstellung eine Grabenisolationsstruktur 100 eines Halbleiterbauteils. Die Struktur 100 umfaßt ein Halbleitersubstrat 102, eine FOX-Schicht 104 auf der Oberfläche des Halbleitersubstrats 102 und einen Isolationsgraben 106, der sich vertikal durch die FOX-Schicht 104 und in das Halbleitersubstrat 102 erstreckt. Der Isolationsgraben 106 berührt somit direkt die Seitenwände des Halbleitersubstrats und die FOX-Seitenwände.
  • Der Isolationsgraben 106 weist mehrere Schichten auf, einschließlich einer Schicht aus einem Grabenauskleidungsoxid 108 (d.h. eine äußere Schicht), die über die Seitenwände des Halb leitersubstrats des Isolationsgrabens 106 aufgebracht ist, und eine Schicht aus einem Grabenauskleidungs-Siliziumnitrid 110 (d.h. eine mittlere Schicht), die auf die seitliche Schicht aus dem Grabenauskleidungsoxid 106 und einen Bodenabschnitt der FOX-Seitenwände des Isolationsgrabens aufgebracht ist.
  • Eine Grabenfüllschicht aus Polysilizium (Poly 1) 112 füllt den Rest des Isolationsgrabens 106 als eine innerste Schicht. Die Poly 1-Grabenfüllschicht 112 liegt über und erstreckt sich über der Schicht aus dem Grabenauskleidungs-Siliziumnitrid 110, so daß ein oberer Abschnitt einer Seitenfläche 122 der Poly 1-Grabenfüllschicht 112 keinen Kontakt zu der Schicht aus dem Grabenauskleidungs-Siliziumnitrid 110 hat. Eine Oxidabdeckungen 114 (3 nicht gezeigt) bedeckt die Oberseite der Poly 1-Grabenfüllschicht 112.
  • Die Struktur 100 umfaßt eine weitere Polysiliziumschicht (Poly 2) 116, welche die Poly 1-Grabenfüllschicht berührt, wobei der obere Abschnitt der Seitenfläche 122 der Poly 1-Grabenfüllschicht 112 sich über die Schicht aus dem Grabenauskleidungs-Siliziumnitrid 110 erstreckt. Die Poly 2-Schicht liegt auch über wenigstens einem Teil der FOX-Schicht 104. Eine Isolationsschicht 118 (in 3 nicht gezeigt) bedeckt die FOX-Schicht 104 und die Poly 2-Schicht 116.
  • Um einen robusten elektrischen Kontakt zwischen der Poly 2-Schicht und der Poly 1-Grabenfüllschicht sicherzustellen, kontaktiert die Poly 2-Schicht die Poly 1-Grabenfüllschicht vorzugsweise entlang einer Seitenfläche der Poly 1-Grabenfüllschicht, die zwischen 0,2 und 0,5 μm hoch ist.
  • In 5 ist eine Schnittdarstellung einer Ausführungsform der Grabenisolationsstruktur des Halbleiterbauteils gemäß der Erfindung gezeigt, die ähnlich wie die in den 3 und 4 ist, die jedoch auch eine vergrabene horizontale Isolatorschicht (z.B. Siliziumdioxid) 120 in dem Halbleitersubstrat 102 aufweist. Bei dieser Ausführungsform schneidet der Isolationsgraben 106 direkt die vergrabene horizontale Isolatorschicht 120.
  • In dem Halbleitersubstrat können CMOS, bipolare oder BiCMOS-Halbleiterbauteile ausgebildet werden, so daß die Bauteile entweder von dem Isolationsgraben eingekreist sind oder, wenn eine vergrabene horizontale Isolatorschicht vorhanden ist, von dem Isolationsgraben und der diesen schneidenden vergrabenen horizontalen Isolatorschicht vollständig umgeben sind. Bei einer Ausführungsform wird ein bipolares Bauteil in dem Halbleitersubstrat ausgebildet, und die Poly 2-Schicht wird dazu verwendet, den Kontakt zu der Basis und dem Emitter des bipolaren Bauteils herzustellen.
  • Ein Verfahren zum Betreiben der von einem Graben isolierten Halbleiterbauteilstrukturen mit Polysiliziumkontakt der 3 bis 5 würde einen Schritt umfassen, bei dem eine Vorspannung angelegt wird, die ausreicht, um ein elektrisches Feld über dem Isolationsgraben unter einem vorgegebenen Wert zu halten. Die Vorspannung wird über die Poly 2-Schicht an die Poly 1-Grabenfüllschicht angelegt. Durch Aufrechterhalten eines vorgegebenen elektrischen Feldes über dem Isolationsgraben können die elektrische Instabilität der Isolation aufgrund hoher elektrischer Felder über dem Isolationsgraben und/oder ein Lawinendurchbruch an den Ecken des Grabens verhindert werden.
  • Bei einer Ausführungsform des Verfahrens zum Betreiben der Halbleiterstruktur gemäß der Erfindung wird ein bipolarer NPN-Transistor in dem Halbleitersubstrat vorgesehen, und ein Vorspannungssignal wird über die Poly 2-Schicht an die Poly 1-Grabenfüllschicht angelegt, das gleich groß wie oder positiver als das positivste Potential ist, das während des Betriebs des bipolaren NPN-Transistors an dem Kollektoranschluß des bipolaren NPN-Transistors auftritt. Beim Betrieb bipolarer NPN-Hochspannungstransistoren, die von 2,0 μm hohen Isolationsgräben gemäß der Erfindung eingekreist sind, kann das angelegte Spannungssignal z.B. wenigstens +40 Volt betragen.
  • Die 6A bis 6Q zeigen verschiedene Stufen eines Verfahrens zum Aufbauen einer Grabenisolationsstruktur mit Polysiliziumkontakt gemäß der Erfindung.
  • 6A zeigt eine vorläufige SOI-Struktur 200, die ein Grundhalbleitersubstrat 202, eine vergrabene horizontale Isolatorschicht 204 (üblicherweise Siliziumdioxid), die auf dem Grund halbleitersubstrat 202 ausgebildet ist, und eine aktive Siliziumschicht 206 (die üblicherweise etwa 20.000 bis 25.000·10–10 m dick ist), die auf der vergrabenen horizontalen Isolatorschicht 204 ausgebildet ist, umfaßt. Die aktive Siliziumschicht 206 kann eine Epitaxieschicht umfassen, die auf gebondetem Silizium gewachsen ist.
  • 6A zeigt auch eine FOX-Schicht 210 (die ungefähr 10.000·10–10 m dick ist und durch lokale Oxidation von Silizium (LOCOS) gewachsen ist), die auf der aktiven Siliziumschicht 206 ausgebildet ist, eine Schicht aus LPCVD-Siliziumnitrid 212 (ungefähr 2.000 bis 3.000·10–10 m dick), die auf der FOX-Schicht 210 ausgebildet ist, und eine Schicht aus aufgebrachten Hartmaskenoxid 214 (z.B. LTO oder TEOS; ungefähr 25.000 bis 29.000·10–10 m dick), die auf der Schicht aus dem LPCVD-Siliziumnitrid 212 ausgebildet ist. Diese drei Schichten (die Schichten 210, 212 und 214) bilden eine Oxid-Nitrid-Oxid-Schicht (ONO-Schicht) auf der aktiven Siliziumschicht 206.
  • Eine Photoresistschicht (PR) 216 wird dann über die Schicht aus dem aufgebrachten Hartmaskenoxid 214 gezogen und mit einer Struktur versehen. Die Dicke der Photoresistschicht 216 beträgt etwa 2 bis 3 μm, was ausreichend ist, um beständig gegen ein herkömmliches Trockenätzen der ONO-Schicht zu sein. Wenn die strukturierte Photoresistschicht 216 als Ätzmaske verwendet wird, werden dann die Schicht aus dem aufgebrachten Hartmaskenoxid 214, die Schicht aus dem LPCVD-Siliziumnitrid 212 und die FOX-Schicht 210 geätzt, wodurch die Oberseite der aktiven Siliziumschicht 206 und Seitenflächen des FOX freigelegt werden (Vorläufer für die FOX-Seitenwände des im folgenden erörterten Isolationsgrabens). Die resultierende Struktur ist in 6B gezeigt. Die hier für das Ätzen verwendeten Chemikalien sind selektiv, so daß sie die ONO-Schicht ätzen, ohne die aktive Siliziumschicht 206 merklich zu ätzen oder zu beschädigen.
  • Nach dem Entfernen der strukturierten Photoresistschicht 216 wird die aktive Siliziumschicht 206 anisotrop geätzt (Grabenätzschritt), um darin Gräben auszubilden, die sich zu der vergrabenen horizontalen Isolatorschicht 204 erstrecken, wie in 6C gezeigt. Die Gräben sind ungefähr 2 μm breit.
  • Die anfängliche Dicke der Schicht aus dem aufgebrachten Hartmaskenoxid 214 (ungefähr 25.000 bis 29.000·10–10 m) wird so gewählt, daß nach dem Grabenätzschritt wenigstens ein Teil der Öffnung in der Schicht aus dem aufgebrachten Hartmaskenoxid 214 (ungefähr 3.000·10–10 m) vertikal (d.h. ungeätzt) bleibt, wie in 6C gezeigt.
  • Bei einer Ausführungsform wird, wie in 6D gezeigt, nach dem Ätzen des Grabens eine dünne Schicht aus Opferoxid 218 (ungefähr 600 bis 700·10–10 m dick) bei hoher Temperatur entlang der aktiven Siliziumschicht-Seitenwände des Isolationsgrabens gezüchtet, um mögliche Schäden der aktiven Siliziumschicht 206 aufzufangen, die sich aus dem Ätzen des Grabens ergeben. Die dünne Schicht aus dem Opferoxid 218 wird dann entfernt (d.h. die Schäden an der aktiven Siliziumschicht 206 werden entfernt), indem sie z.B. in eine Fluorwasserstoffsäure (HF) oder gepufferte Fluorwasserstoffsäurelösung getaucht wird, wodurch sich die in 6D gezeigte Struktur ergibt.
  • Eine Schicht aus Grabenauskleidungsoxid 220 mit einer Dicke im Bereich von etwa 1.000 bis 5.000·10–10 m wird dann auf den Seitenwänden der aktiven Siliziumschicht des Isolationsgrabens bei einer Temperatur zwischen etwa 950°C und 1150°C gezüchtet, woraus sich die in 6F gezeigte Struktur ergibt. Danach wird eine Schicht aus Grabenauskleidungs-Siliziumnitrit 222 (etwa 3.000·10–10 m dick) aufgebracht, um die Schicht aus dem aufgebrachten Hartmaskenoxid 214, die Seitenfläche der Schicht aus LPCVD-Siliziumnitrid, die FOX-Seitenwände, die Schicht aus dem Grabenauskleidungsoxid und die vergrabene horizontale Isolatorschicht 204 am Boden des Isolationsgrabens zu bedecken.
  • Diese Schicht aus LPCVD-Siliziumnitrid 212 und die Schicht aus dem Grabenauskleidungs-Siliziumnitrid 222 werden dann anisotrop geätzt, wobei ein Ätzmittel mit einer Selektivität zwischen dem Grabenauskleidungsnitrid 222 und der darunterliegenden vergrabenen horizontalen Isolatorschicht 204 verwendet wird. Während dieses Ätzens werden nur die freiliegenden Teile der Schicht aus LPCVD-Siliziumnitrid 212 (d.h. die Oberseite der Schicht aus dem aufgebrachten Hartmaskenoxid 214) und der Schicht aus dem Grabenauskleidungs-Siliziumnitrid 222 (d.h. am Boden des Isolationsgrabens) entfernt, während deren vertikal freiliegende Teile (d.h. die an den Seitenflächen der Schicht aus dem aufgebrachten Hartmaskenoxid 214, des LPCVD-Siliziumnitritgrabens, der FOX-Seitenwände und der Schicht aus Grabenauskleidungsoxid 220) davon nicht betroffen sind, wie in 6H gezeigt.
  • Die Schicht aus LPCVD-Siliziumnitrid dient als ein Ätzstopp zum Schutz der darunterliegenden FOX-Schicht 210, so daß die Dicke der FOX-Schicht 210 konstant und gleichmäßig bleibt, während die verbleibende Schicht aus dem Hartmaskenoxid 214 nach der Ausbildung des Isolationsgrabens entfernt wird.
  • In Bezug auf 6I liegt die Bedeutung des anisotropen Wesens des Ätzvorgangs im Verhältnis zu der Schicht aus Grabenauskleidungs-Siliziumnitrid 222 darin, sicherzustellen, daß die Schicht aus dem Grabenauskleidungs-Siliziumnitrid 222, die über der Schicht aus LPCVD-Siliziumnitrid 212 zurückbleibt, nach dem Ätzen noch dick genug ist, um eine robuste Grenzfläche zwischen diesen beiden Nitridschichten zu behalten. Um dies zu erleichtern, ist es wichtig, daß ein angemessener Teil der Öffnung in der Schicht des aufgebrachten Hartmaskenoxids 214 nach dem Ätzen des Grabens vertikal bleibt, wie oben erläutert wurde. Die Anfangsdicke der Schicht aus dem aufgebrachten Hartmaskenoxid 214 wird daher gestützt auf die Selektivität des Grabenätzvorgangs in Bezug auf das Hartmaskenoxid und den Umfang der Facettenbildung (Kantenabschrägung) an der Öffnung des aufgebrachten Hartmaskenoxids gewählt.
  • Eine robuste Verschmelzung der Grenzfläche zwischen der Schicht aus LPCVD-Siliziumnitrid 212 und der Schicht aus Grabenauskleidungs-Siliziumnitrid 222 kann ferner sichergestellt werden, indem die Struktur in HF oder BOE getaucht wird, bevor die Schicht aus dem Grabenauskleidungs-Siliziumnitrid 222 aufgebracht wird. Das Eintauchen entfernt alles Oxidnitrit (siehe 6J) das sich während der Herstellung der Schicht aus Grabenauskleidungsoxid 220 gebildet hat, an den freiliegenden Seitenflächen der Schicht aus LPCVD-Siliziumnitrid, das diese Verschmelzung andernfalls behindern würde.
  • Nach dem Ätzen der Schicht aus Grabenauskleidungs-Siliziumnitrid 222 wird der Rest des Isolationsgrabens mittels LPCVD mit einer Grabenfüll-Polysiliziumschicht (Poly 1) 224 ge füllt. Die Dicke der Poly 1-Grabenfüllschicht 224 wird so gewählt, daß sichergestellt ist, daß die Poly 1-Grabenfüllschicht 224 den Isolationsgraben vollständig füllt (d.h. belegt), und zwar auch bei den Ecken, bei denen der diagonale Abstand etwa 2,8 μm beträgt. Die resultierende Struktur ist in 6K gezeigt.
  • Dann wird die Poly 1-Grabenfüllschicht 224 zurückgeätzt, um die Poly 1-Grabenfüllschicht 224 von der Oberfläche der Schicht aus aufgebrachtem Hartmaskenoxid 214 zu entfernen. Das Zurückätzen wird z.B. mit einem isotropen oder anisotropen Ätzmittel mit Ätzchemikalien auf F-Basis oder Cl2-Basis durchgeführt. Das Zurückätzen erfolgt unter Verwendung eines Endpunkt-Erfassungssystems, wobei die Poly 1-Schicht überätzt wird, so daß die in dem Isolationsgraben verbleibende Poly 1 Grabenfüllschicht 224, wie in 6L gezeigt, so hoch ist, daß sich bei der nachfolgenden Oxidation der Poly 1-Grabenfüllschicht 224 eine Oxidabdeckung 226 bildet, die mit der FOX-Schicht 210 eben abschließt.
  • Die verbleibende Schicht aus dem aufgebrachten Hartmaskenoxid 214 wird dann mittels einer Hartmasken-Abziehlösung entfernt. Da die Schicht aus dem aufgebrachten Hartmaskenoxid 214 relativ dick ist und die Struktur daher relativ lange Zeit in die Hartmasken-Abziehlösung eingetaucht wird, um dieses komplett zu entfernen, ist die robuste Grenzfläche zwischen der Schicht aus LPCVD-Siliziumnitrid 212 und der Schicht aus Grabenauskleidungs-Siliziumnitrid 222, die oben erläutert wurde, wichtig.
  • Die Oberseite der Poly 1-Grabenfüllschicht 224 wird anschließend oxidiert, um an deren oberen Abschnitt eine Oxidabdeckung 226 zu bilden, wie in 6M gezeigt. Die Oxidabdeckung 226 dient als eine Ätzstoppschicht nach dem Entfernen der Poly 2-Schicht von dem Teil des Isolationsgrabens, bei dem es keinen Poly 2-Kontakt gibt. Dadurch kann die Chipgröße kompakt gehalten werden.
  • Als nächstes wird die Schicht aus LPCVD-Siliziumnitrid 212 und ein Teil der Schicht aus Grabenauskleidungs-Siliziumnitrid 222 unter Verwendung von z.B. heißer Phosphorsäure geätzt. Während des Ätzens wird die Schicht aus LPCVD-Siliziumnitrid 212 vollständig entfernt, während die Schicht aus Grabenauskleidungs-Siliziumnitrid 222 bis zu einem Punkt zurückgeätzt wird, bei dem wenigstens 0,2 μm der oberen Seitenfläche 232 der Poly 1-Grabenfüllschicht 224 freigelegt ist. Die resultierende Struktur ist in 6N dargestellt. Besser ist es, wenn die Poly 1-Grabenfüllschicht auf einer Länge zwischen etwa 0,2 und 0,5 μm freigelegt wird.
  • Eine andere Schicht aus Polysilizium (Poly 2 etwa 3.500·10–10 m dick) 228 wird anschließend aufgebracht. Wie in 6O gezeigt, bedeckt die Poly 2-Schicht Oberflächen der FOX-Schicht 210, der freiliegenden oberen Seitenfläche 232 der Poly 1-Grabenfüllschicht 224 und der Oxidabdeckung 226. Die Poly 2-Schicht 228 stellt daher einen elektrischen Kontakt zu der Poly 1-Grabenfüllschicht 224 über deren freiliegende obere Seitenfläche 232 her. Die Kontaktbildung der Poly 2-Schicht mit der Poly 1-Grabenfüllschicht gemäß der Erfindung ist "selbst ausrichtend", weil keine zusätzliche photolithographische Maskierung und keine weiteren Schritte notwendig sind, um die obere Seitenfläche der Poly 1-Grabenfüllschicht freizulegen, bevor die Poly 2-Schicht aufgebracht wird.
  • Der Fachmann auf diesem Gebiet wird jedoch erkennen, daß zwischen dem Zurückätzen der Schicht aus Grabenauskleidungs-Siliziumnitrid 222 und dem Aufbringen der Poly 2-Schicht 228 zusätzliche Verarbeitungsschritte durchgeführt werden können, um z.B. Teile der oder alle bipolaren, CMOS oder BiCMOS-Bauteile in der aktiven Siliziumschicht 206 auszubilden. Wenn gewünscht, kann die Grabenisolationsstruktur während dieser zusätzlichen Schritte geschützt werden, indem eine Photoresistmaske, eine vorübergehend aufgebrachte Oxidschicht oder andere im Stand der Technik bekannte Techniken eingesetzt werden.
  • Als nächstes wird die Poly 2-Schicht 228 dotiert, z.B. durch Ionenimplantation, und mittels herkömmlicher photolithographischer und Ätztechniken mit einer Struktur versehen. Die resultierende Struktur ist in 6P im Querschnitt gezeigt, während das Layout ihrer Oberfläche äquivalent zu dem der 3 ist.
  • Schließlich wird eine Isolierschicht 230 (z.B. 7000·10–10 m LTO) aufgebracht. Die resultierende Struktur ist in 6Q gezeigt, sie ist äquivalent zu der in 5 gezeigten Struktur.
  • Alternative Verfahren zum Bilden des Grabens sind in dem US Patent mit dem Titel "Methods of Forming and Planarizing Deep Isolation Trenches in a Silicon-On-Insulator (SOI) Structure", Patentnummer 5,811,315 beschrieben; auf diese Anmeldung wird ausdrücklich Bezug genommen.

Claims (12)

  1. Grabenisolationsstruktur für eine Halbleitervorrichtung, mit folgenden Merkmalen: ein Halbleitersubstrat (102); eine Feldoxidschicht (104) auf dem Halbleitersubstrat (102); ein Isolationsgraben (106), der sich durch die Feldoxidschicht (104) und in das Halbleitersubstrat (102) erstreckt, wobei der Isolationsgraben (106) eine Grenzfläche zu Seitenwänden des Halbleitersubstrats (102) und Feldoxid-Seitenwänden bildet, und wobei der Isolationsgraben (106) mehrere Schichten aufweist, einschließlich: eine Schicht aus Grabenauskleidungsoxid (108), die auf die Seitenwände des Halbleitersubstrats (102) aufgebracht ist; eine Schicht aus Grabenauskleidungs-Siliziumnitrid (110), die auf die Schicht aus Grabenauskleidungsoxid (108) und eine untere Seitenfläche der Feldoxid-Seitenwände aufgebracht ist; und eine Grabenfüll-Polysiliziumschicht, Poly 1 (112), die den Rest des Isolationsgrabens (106) belegt; und eine weitere Polysiliziumschicht, Poly 2 (116), die über wenigstens einem Teil der Feldoxidschicht (104) liegt und die Poly 1-Grabenfüllschicht (112) berührt, dadurch gekennzeichnet, daß sich die Poly 1-Grabenfüllschicht (112) über die Schicht aus Grabenauskleidungs-Siliziumnitrid (110) hinaus erstreckt, so daß ein oberer Abschnitt einer Seitenfläche (122) der Poly 1-Grabenfüllschicht keinen Kontakt zu der Schicht aus Grabenauskleidungs-Siliziumnitrid (110) hat, wobei eine Oxidabdeckung (114) am oberen Abschnitt der Poly 1-Grabenfüllschicht (112) zwischen dieser und der weiteren Polysiliziumschicht (116) angeordnet ist.
  2. Grabenisolationsstruktur nach Anspruch 1, bei der die Poly 2-Schicht die Poly 1-Grabenfüllschicht entlang einer Seitenfläche der Poly 1-Grabenfüllschicht (112) berührt.
  3. Grabenisolationsstruktur nach Anspruch 1 oder 2, bei der der Isolationsgraben (106) wenigstens 20 μm tief und 2 μm breit ist.
  4. Grabenisolationsstruktur nach einem der vorangehenden Ansprüche, bei der die Poly 2-Schicht die Poly 1-Grabenfüllschicht (112) entlang der Seitenfläche berührt, die zwischen 0,2 und 0,5 Mikrometer hoch ist.
  5. Grabenisolationsstruktur nach einem der vorangehenden Ansprüche, mit einer vergrabenen horizontalen Isolatorschicht in dem Halbleitersubstrat (102), wobei die vergrabene horizontale Isolatorschicht den Isolationsgraben (106) schneidet.
  6. Grabenisolationsstruktur nach Anspruch 5 mit einem bipolaren Transistor, der in dem Halbleitersubstrat (102) über der vergrabenen horizontalen Isolatorschicht ausgebildet ist, wobei der bipolare Transistor einen Emitter, eine Basis und einen Kollektor aufweist; und einem Poly 2-Kontakt zu dem Emitter und der Basis des bipolaren Transistors; und wobei der Isolationsgraben (106) den bipolaren Transistor umgibt.
  7. Verfahren zum Betreiben einer durch einen Graben isolierten Halbleitervorrichtung mit Polysiliziumkontakt, mit folgenden Verfahrensschritten: Vorsehen einer von einem Graben isolierten Halbleitervorrichtung mit Polysiliziumkontakt umfassend: ein Halbleitersubstrat (102); eine Feldoxidschicht (104) auf dem Halbleitersubstrat (102); ein Isolationsgraben (106), der sich durch die Feldoxidschicht (104) und in das Halbleitersubstrat (102) erstreckt, wobei der Isolationsgraben (106) eine Grenzfläche zu Seitenwänden des Halbleitersubstrats (102) und Feldoxid-Seitenwänden bildet, und wobei der Isolationsgraben (106) mehrere Schichten aufweist, einschließlich: eine Schicht aus Grabenauskleidungsoxid (108), die auf die Seitenwände des Halbleitersubstrats (102) aufgebracht ist; eine Schicht aus Grabenauskleidungs-Siliziumnitrid (110), die auf die Schicht aus Grabenauskleidungsoxid (108) und eine untere Seitenfläche der Feldoxid-Seitenwände aufgebracht ist; und eine Grabenfüll-Polysiliziumschicht, Poly 1 (112), die den Rest des Isolationsgrabens (106) belegt; und eine weitere Polysiliziumschicht, Poly 2 (116), die über wenigstens einem Teil der Feldoxidschicht (104) liegt und die Poly 1-Grabenfüllschicht (112) berührt, dadurch gekennzeichnet, daß sich die Poly 1-Grabenfüllschicht (112) über die Schicht aus Grabenauskleidungs-Siliziumnitrid (110) hinaus erstreckt, so daß ein oberer Abschnitt einer Seitenfläche (122) der Poly 1-Grabenfüllschicht keinen Kontakt zu der Schicht aus Grabenauskleidungs-Siliziumnitrid (110) hat, wobei eine Oxidabdeckung (114) am oberen Abschnitt der Poly 1-Grabenfüllschicht (112) zwischen dieser und der weiteren Polysiliziumschicht (116) angeordnet ist; Anlegen eines Vorspannungssignals an die Poly 1-Grabenfüllschicht über die Poly 2-Schicht, wobei das Vorspannungssignal ausreichend groß ist, um eine elektrisches Feld über dem Isolationsgraben (106) unter einem vorgegebenen Wert zu halten.
  8. Verfahren nach Anspruch 7, bei dem die Halbleitervorrichtung mit Polysiliziumkontakt einen bipolaren NPN-Transistors umfaßt; und das Vorspannungssignal an die Poly 1-Grabenfüllschicht (112) angelegt wird, wobei das Vorspannungssignal gleich oder positiver als das positivste Potential ist, welches am Kollektoranschluß des bipolaren NPN-Transistors während des Betriebs des bipolaren NPN-Transistors auftaucht.
  9. Verfahren nach Anspruch 7 oder 8, bei dem ein Vorspannungssignal von wenigstens +40 Volt an die Poly 1-Grabenfüllschicht (112) angelegt wird.
  10. Verfahren zum Herstellen einer Grabenisolationsstruktur mit Polysiliziumkontakt, mit folgenden Verfahrensschritten: Vorsehen eines Halbleitersubstrats (206); Ausbilden einer Oxid/Nitrid/Oxidschicht, ONO (210, 212, 214) auf dem Halbleitersubstrat (206), wobei die ONO-Schicht folgende Merkmale umfaßt: eine Feldoxidschicht (210), die auf dem Halbleitersubstrat (206) ausgebildet ist, eine Schicht aus LPCVD-Siliziumnitrid (212), die auf der Feldoxidschicht (210) ausgebildet ist, und eine Schicht aus aufgebrachtem Hartmaskenoxid (214), die auf der Schicht aus LPCVD-Siliziumnitrid ausgebildet ist; Überziehen der ONO-Schicht mit einer Photoresist-Schicht (216); Ausbilden einer Struktur in der Photoresist-Schicht (216); Ätzen der ONO-Schicht (210–214) unter Verwendung der strukturierten Photoresist-Schicht (216) als Ätzmaske, um einen Teil der Oberfläche des Halbleitersubstrats (206) freizulegen; Entfernen der strukturierten Photoresist-Schicht (216); Ätzen der freiliegenden Teile der Oberfläche des Halbleitersubstrats (206), wodurch ein Isolationsgraben gebildet wird, der sich durch die Feldoxidschicht (210) und in das Halbleitersubstrat (206) erstreckt, wobei der Isolationsgraben Feldoxid-Seitenwände und Halbleitersubstrat-Seitenwände aufweist; Ausbilden einer Schicht aus Grabenauskleidungsoxid (220) auf den Halbleitersubstrat-Seitenwänden; Aufbringen einer Schicht aus Grabenauskleidungs-Siliziumnitrid (222) auf der Schicht aus Grabenauskleidungsoxid (220), auf den Feldoxid-Seitenwänden, auf dem Boden des Isolationsgrabens und auf der ONO-Schicht (210–214); anisotropes Ätzen der Schicht aus Grabenauskleidungs-Siliziumnitrid (222), um die Schicht aus Grabenauskleidungs-Siliziumnitrid (222) von den horizontalen Flächen der ONO-Schicht und von dem Boden des Isolationsgrabens zu entfernen; Aufbringen einer Grabenfüll-Polysiliziumschicht, Poly 1 (224), um den Isolationsgraben zu füllen; Ätzen der Poly 1-Grabenfüllschicht (224) von einer Oberseite des aufgebrachten Hartmaskenoxids (214); Entfernen der Schicht aus aufgebrachten Hartmaskenoxid (214); Ätzen der Schicht aus LPCVD-Siliziumnitrid (212) und der Schicht aus Grabenauskleidungs-Siliziumnitrid (222), um die Schicht aus LPCVD-Siliziumnitrid (212) zu entfernen und eine obere Seitenfläche der Poly 1-Grabenfüllschicht (224) in dem Isolationsgraben freizulegen; Aufbringen einer weiteren Polysiliziumschicht, Poly 2 (228), über der Feldoxidschicht (210) und der freiliegenden oberen Seitenfläche der Poly 1-Grabenfüllschicht (224), wodurch die Poly 2-Schicht (228) einen Kontakt zu der Poly 1-Grabenfüllschicht (224) herstellt; und Dotieren der Poly 2-Schicht (228).
  11. Verfahren nach Anspruch 10, bei ein Halbleitersubstrat (206) mit einer Silizium-auf-Isolator-Struktur, SOI (200) vorgesehen wird, wobei das Halbleitersubstrat (206) mit der SOI-Struktur ein Grundhalbleitersubstrat, eine vergrabene horizontale Isolatorstruktur, die auf dem Grundhalbleitersubstrat ausgebildet ist, und eine aktive Siliziumschicht, die auf der vergrabenen horizontalen Isolatorstruktur ausgebildet ist, umfaßt; die ONO-Schicht zum Freilegen eines Teils einer Oberfläche der aktiven Siliziumschicht geätzt wird; und der freiliegende Teil der Oberfläche der aktiven Siliziumschicht zum Ausbilden eines Grabens in der aktiven Siliziumschicht, der sich zu der vergrabenen horizontalen Isolatorstruktur erstreckt, geätzt wird.
  12. Verfahren nach Anspruch 10 oder 11, wobei beim Ätzen der Schicht aus LPCVD-Siliziumnitrid und der Schicht aus Grabenauskleidungs-Siliziumnitrid (222) eine obere Seitenfläche der Poly 1-Grabenfüllschicht (224) freigelegt wird, wobei die obere Seitenfläche eine Höhe von zwischen 0,2 und 0,5 μm hat.
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Families Citing this family (86)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5914523A (en) * 1998-02-17 1999-06-22 National Semiconductor Corp. Semiconductor device trench isolation structure with polysilicon bias voltage contact
US6362064B2 (en) 1998-04-21 2002-03-26 National Semiconductor Corporation Elimination of walkout in high voltage trench isolated devices
US6781212B1 (en) * 1998-08-31 2004-08-24 Micron Technology, Inc Selectively doped trench device isolation
JP3606095B2 (ja) * 1998-10-06 2005-01-05 セイコーエプソン株式会社 半導体装置の製造方法
US6281555B1 (en) * 1998-11-06 2001-08-28 Advanced Micro Devices, Inc. Integrated circuit having isolation structures
US6765280B1 (en) * 1998-12-21 2004-07-20 Agilent Technologies, Inc. Local oxidation of a sidewall sealed shallow trench for providing isolation between devices of a substrate
US6682978B1 (en) * 1999-08-30 2004-01-27 Advanced Micro Devices, Inc. Integrated circuit having increased gate coupling capacitance
US6455903B1 (en) 2000-01-26 2002-09-24 Advanced Micro Devices, Inc. Dual threshold voltage MOSFET by local confinement of channel depletion layer using inert ion implantation
US6500717B2 (en) * 2000-12-01 2002-12-31 Agere Systems Inc. Method for making an integrated circuit device with dielectrically isolated tubs and related circuit
EP1220312A1 (de) * 2000-12-29 2002-07-03 STMicroelectronics S.r.l. Verfahren zur Integration eines Halbleiterbauelements auf einem SOI Substrat mit mindestens einer dielektrisch isolierten Wanne
US6524929B1 (en) 2001-02-26 2003-02-25 Advanced Micro Devices, Inc. Method for shallow trench isolation using passivation material for trench bottom liner
US6486038B1 (en) 2001-03-12 2002-11-26 Advanced Micro Devices Method for and device having STI using partial etch trench bottom liner
US6521510B1 (en) 2001-03-23 2003-02-18 Advanced Micro Devices, Inc. Method for shallow trench isolation with removal of strained island edges
US6534379B1 (en) 2001-03-26 2003-03-18 Advanced Micro Devices, Inc. Linerless shallow trench isolation method
KR100448414B1 (ko) * 2001-04-12 2004-09-13 주식회사 아이에스시테크놀러지 집적화된 실리콘 콘택터 및 그 제작장치와 제작방법
JP2003158178A (ja) * 2001-11-22 2003-05-30 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6846746B2 (en) * 2002-05-01 2005-01-25 Applied Materials, Inc. Method of smoothing a trench sidewall after a deep trench silicon etch process
US8089129B2 (en) * 2002-08-14 2012-01-03 Advanced Analogic Technologies, Inc. Isolated CMOS transistors
US7939420B2 (en) * 2002-08-14 2011-05-10 Advanced Analogic Technologies, Inc. Processes for forming isolation structures for integrated circuit devices
US7834421B2 (en) * 2002-08-14 2010-11-16 Advanced Analogic Technologies, Inc. Isolated diode
US20080197408A1 (en) * 2002-08-14 2008-08-21 Advanced Analogic Technologies, Inc. Isolated quasi-vertical DMOS transistor
US7825488B2 (en) * 2006-05-31 2010-11-02 Advanced Analogic Technologies, Inc. Isolation structures for integrated circuits and modular methods of forming the same
US7956391B2 (en) * 2002-08-14 2011-06-07 Advanced Analogic Technologies, Inc. Isolated junction field-effect transistor
US7667268B2 (en) * 2002-08-14 2010-02-23 Advanced Analogic Technologies, Inc. Isolated transistor
US8513087B2 (en) * 2002-08-14 2013-08-20 Advanced Analogic Technologies, Incorporated Processes for forming isolation structures for integrated circuit devices
US7902630B2 (en) * 2002-08-14 2011-03-08 Advanced Analogic Technologies, Inc. Isolated bipolar transistor
US6747338B1 (en) 2002-11-27 2004-06-08 Analog Devices, Inc. Composite dielectric with improved etch selectivity for high voltage MEMS structures
US6800917B2 (en) * 2002-12-17 2004-10-05 Texas Instruments Incorporated Bladed silicon-on-insulator semiconductor devices and method of making
US6774415B2 (en) * 2003-01-02 2004-08-10 International Business Machines Corporation Method and structure for ultra-thin film SOI isolation
US6930027B2 (en) * 2003-02-18 2005-08-16 Freescale Semiconductor, Inc. Method of manufacturing a semiconductor component
US20050136588A1 (en) * 2003-12-23 2005-06-23 Chris Speyer Method of forming isolation regions
US7141478B2 (en) * 2004-01-26 2006-11-28 Legerity Inc. Multi-stage EPI process for forming semiconductor devices, and resulting device
US7518179B2 (en) 2004-10-08 2009-04-14 Freescale Semiconductor, Inc. Virtual ground memory array and method therefor
EP1696485A1 (de) * 2005-02-24 2006-08-30 STMicroelectronics S.r.l. Verfahren zur Herstellung von Halbleiterbauelementen in einem SOI-Substrat mit Justiermarken
US7120046B1 (en) 2005-05-13 2006-10-10 Micron Technology, Inc. Memory array with surrounding gate access transistors and capacitors with global and staggered local bit lines
US7371627B1 (en) 2005-05-13 2008-05-13 Micron Technology, Inc. Memory array with ultra-thin etched pillar surround gate access transistors and buried data/bit lines
US7902598B2 (en) * 2005-06-24 2011-03-08 Micron Technology, Inc. Two-sided surround access transistor for a 4.5F2 DRAM cell
US7888721B2 (en) 2005-07-06 2011-02-15 Micron Technology, Inc. Surround gate access transistors with grown ultra-thin bodies
US20070020840A1 (en) * 2005-07-25 2007-01-25 Freescale Semiconductor, Inc. Programmable structure including nanocrystal storage elements in a trench
US7582929B2 (en) * 2005-07-25 2009-09-01 Freescale Semiconductor, Inc Electronic device including discontinuous storage elements
US7314798B2 (en) * 2005-07-25 2008-01-01 Freescale Semiconductor, Inc. Method of fabricating a nonvolatile storage array with continuous control gate employing hot carrier injection programming
US7256454B2 (en) * 2005-07-25 2007-08-14 Freescale Semiconductor, Inc Electronic device including discontinuous storage elements and a process for forming the same
US7285819B2 (en) * 2005-07-25 2007-10-23 Freescale Semiconductor, Inc. Nonvolatile storage array with continuous control gate employing hot carrier injection programming
US7768051B2 (en) 2005-07-25 2010-08-03 Micron Technology, Inc. DRAM including a vertical surround gate transistor
US7211487B2 (en) * 2005-07-25 2007-05-01 Freescale Semiconductor, Inc. Process for forming an electronic device including discontinuous storage elements
US7205608B2 (en) * 2005-07-25 2007-04-17 Freescale Semiconductor, Inc. Electronic device including discontinuous storage elements
US7226840B2 (en) * 2005-07-25 2007-06-05 Freescale Semiconductor, Inc. Process for forming an electronic device including discontinuous storage elements
US7394686B2 (en) * 2005-07-25 2008-07-01 Freescale Semiconductor, Inc. Programmable structure including discontinuous storage elements and spacer control gates in a trench
US7262997B2 (en) * 2005-07-25 2007-08-28 Freescale Semiconductor, Inc. Process for operating an electronic device including a memory array and conductive lines
US7619270B2 (en) * 2005-07-25 2009-11-17 Freescale Semiconductor, Inc. Electronic device including discontinuous storage elements
US7642594B2 (en) * 2005-07-25 2010-01-05 Freescale Semiconductor, Inc Electronic device including gate lines, bit lines, or a combination thereof
US7112490B1 (en) * 2005-07-25 2006-09-26 Freescale Semiconductor, Inc. Hot carrier injection programmable structure including discontinuous storage elements and spacer control gates in a trench
US7619275B2 (en) * 2005-07-25 2009-11-17 Freescale Semiconductor, Inc. Process for forming an electronic device including discontinuous storage elements
US7250340B2 (en) * 2005-07-25 2007-07-31 Freescale Semiconductor, Inc. Method of fabricating programmable structure including discontinuous storage elements and spacer control gates in a trench
US7696567B2 (en) 2005-08-31 2010-04-13 Micron Technology, Inc Semiconductor memory device
US7399686B2 (en) * 2005-09-01 2008-07-15 International Business Machines Corporation Method and apparatus for making coplanar dielectrically-isolated regions of different semiconductor materials on a substrate
US7781892B2 (en) * 2005-12-22 2010-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of fabricating same
US7592224B2 (en) 2006-03-30 2009-09-22 Freescale Semiconductor, Inc Method of fabricating a storage device including decontinuous storage elements within and between trenches
US7709320B2 (en) * 2006-06-28 2010-05-04 International Business Machines Corporation Method of fabricating trench capacitors and memory cells using trench capacitors
EP1883116B1 (de) 2006-07-26 2020-03-11 Semiconductor Components Industries, LLC Halbleiteranordnung mit hoher Durchbruchspannung und Verfahren zu deren Herstellung
KR100818711B1 (ko) * 2006-12-07 2008-04-01 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
US7838922B2 (en) * 2007-01-24 2010-11-23 Freescale Semiconductor, Inc. Electronic device including trenches and discontinuous storage elements
US7572699B2 (en) * 2007-01-24 2009-08-11 Freescale Semiconductor, Inc Process of forming an electronic device including fins and discontinuous storage elements
US7651916B2 (en) * 2007-01-24 2010-01-26 Freescale Semiconductor, Inc Electronic device including trenches and discontinuous storage elements and processes of forming and using the same
KR100818892B1 (ko) * 2007-03-19 2008-04-03 동부일렉트로닉스 주식회사 바이폴라 트랜지스터 및 그 제조 방법
US7795681B2 (en) * 2007-03-28 2010-09-14 Advanced Analogic Technologies, Inc. Isolated lateral MOSFET in epi-less substrate
EP2006900B1 (de) 2007-05-25 2020-11-18 Semiconductor Components Industries, LLC Tiefgrabenisolation für Leistungshalbleiter
US8021941B2 (en) 2009-07-21 2011-09-20 International Business Machines Corporation Bias-controlled deep trench substrate noise isolation integrated circuit device structures
US20110115047A1 (en) * 2009-11-13 2011-05-19 Francois Hebert Semiconductor process using mask openings of varying widths to form two or more device structures
CN102280402A (zh) * 2010-06-12 2011-12-14 上海华虹Nec电子有限公司 刻蚀和填充深沟槽的方法
CN102487031A (zh) * 2010-12-02 2012-06-06 无锡华润上华半导体有限公司 沟槽隔离形成方法
US8569816B2 (en) * 2011-04-21 2013-10-29 Freescale Semiconductor, Inc. Isolated capacitors within shallow trench isolation
US8383485B2 (en) 2011-07-13 2013-02-26 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial process for forming semiconductor devices
CN103456674A (zh) * 2012-06-04 2013-12-18 上海华虹Nec电子有限公司 深沟槽形貌分析样品的制备方法
KR102209097B1 (ko) 2014-02-27 2021-01-28 삼성전자주식회사 이미지 센서 및 이의 제조 방법
KR102268712B1 (ko) 2014-06-23 2021-06-28 삼성전자주식회사 자동 초점 이미지 센서 및 이를 포함하는 디지털 영상 처리 장치
CN104217988A (zh) * 2014-07-01 2014-12-17 重庆中科渝芯电子有限公司 一种深槽隔离结构的制造方法
KR102366416B1 (ko) 2014-08-11 2022-02-23 삼성전자주식회사 Cmos 이미지 센서
US9136327B1 (en) 2014-08-21 2015-09-15 Freescale Semiconductor, Inc. Deep trench isolation structures and systems and methods including the same
US9741734B2 (en) * 2015-12-15 2017-08-22 Intel Corporation Memory devices and systems having reduced bit line to drain select gate shorting and associated methods
KR102466904B1 (ko) 2016-01-12 2022-11-15 삼성전자주식회사 씨모스 이미지 센서
US20170317166A1 (en) * 2016-04-29 2017-11-02 Globalfoundries Inc. Isolation structures for circuits sharing a substrate
CN108109917B (zh) * 2017-12-06 2023-09-29 长鑫存储技术有限公司 场效应晶体管的隔离结构及其制作方法
US11049932B2 (en) 2018-12-20 2021-06-29 Globalfoundries U.S. Inc. Semiconductor isolation structures comprising shallow trench and deep trench isolation
US11594597B2 (en) 2019-10-25 2023-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Selective polysilicon growth for deep trench polysilicon isolation structure
US11031303B1 (en) 2020-01-15 2021-06-08 Taiwan Semiconductor Manufacturing Company Limited Deep trench isolation structure and method of making the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0435550A2 (de) * 1989-12-20 1991-07-03 Nec Corporation Halbleiterbauelement mit einem dielektrischen Isolierungsbereich mit der Struktur einer U-förmigen Nut
US5811315A (en) * 1997-03-13 1998-09-22 National Semiconductor Corporation Method of forming and planarizing deep isolation trenches in a silicon-on-insulator (SOI) structure

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4470062A (en) * 1979-08-31 1984-09-04 Hitachi, Ltd. Semiconductor device having isolation regions
JPH06342846A (ja) * 1993-04-07 1994-12-13 Mitsubishi Electric Corp トレンチ分離構造を有する半導体装置およびその製造方法
JP3324832B2 (ja) * 1993-07-28 2002-09-17 三菱電機株式会社 半導体装置およびその製造方法
US5411913A (en) * 1994-04-29 1995-05-02 National Semiconductor Corporation Simple planarized trench isolation and field oxide formation using poly-silicon
WO1996002070A2 (en) * 1994-07-12 1996-01-25 National Semiconductor Corporation Integrated circuit comprising a trench isolation structure and an oxygen barrier layer and method for forming the integrated circuit
US5914523A (en) * 1998-02-17 1999-06-22 National Semiconductor Corp. Semiconductor device trench isolation structure with polysilicon bias voltage contact

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0435550A2 (de) * 1989-12-20 1991-07-03 Nec Corporation Halbleiterbauelement mit einem dielektrischen Isolierungsbereich mit der Struktur einer U-förmigen Nut
US5811315A (en) * 1997-03-13 1998-09-22 National Semiconductor Corporation Method of forming and planarizing deep isolation trenches in a silicon-on-insulator (SOI) structure

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
SZE, S.M.: VLSI Technology. McGraw-Hill Publishing Company, 1988, ISBN 978-0071003476, S. 489-490 *

Also Published As

Publication number Publication date
KR100289273B1 (ko) 2001-05-02
US6121148A (en) 2000-09-19
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DE19906030A1 (de) 1999-08-19
US5914523A (en) 1999-06-22

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