DE4016268C2 - - Google Patents
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
Description
Die Erfindung betrifft ein Halbleiterbauelement nach dem Ober
begriff des Patentanspruchs 1, insbesondere ein solches, in
welchem die Kapazität eines Speicherelementes möglichst groß
ist, sowie ein Verfahren zu seiner Herstellung.
Mit dem Fortschritt auf dem Gebiet der Halbleiterfertigungs
technologien und der Expansion des Einsatzes von Halbleitern
werden in jüngster Zeit Speicherelemente hoher Kapazität ent
wickelt und angeboten. Insbesondere DRAMs (dynamische Schreib-
Lese-Speicher), die vorteilhaft höchstintegriert (VLSI) ausge
führt sind wurden in erheblichem Umfang
entwickelt.
Ein solches DRAM ist als 4 Megabit DRAM ausführbar, indem hierzu eine
dreidimensionale Struktur ausgedacht wurde, die in ihrer Spei
cherelementstruktur anstelle eines früheren planaren Kondensa
torelements ein stapelartiges oder ein grabenartiges Kondensa
torelement aufweist. Es ergeben sich jedoch Schwierigkeiten bei
der Verwendung als ein 16 Megabit DRAM. Außerdem tritt beim obigen
stapelartigen Kondensatorelement aufgrund einer stapelartig auf
einem Transistor liegenden Kondensatorstruktur ein Stufenbe
deckungsproblem auf, und in dem grabenartigen Kondensatorelement
entsteht mit dem Arbeitsprozeß einer maßstäblichen Verkleinerung
ein Leckstromproblem zwischen den Gräben. Folglich ist es
schwierig, das obenerwähnte DRAM als 64 Megabit DRAM auszuführen.
Um dieses Problem des DRAMs hoher Kapazität zu lösen, ist es
bekannt, einen stapel- und grabenartig kombinierten Kondensator
mit einer dreidimensionalen Struktur vorzusehen.
Wenn hierbei die die erste Elektrode des Kondensators bildende
zweite leitende Schicht direkt entlang der Innenseite des Grabens
gebildet ist, verringert sich die Oberfläche des Grabens.
Das Aufbringen der dielektrischen Schicht und der dritten lei
tenden Schicht auf diese kleine Oberfläche, i. e. die innenseitige
Oberfläche des Grabens, verursacht das Problem eines Ver
lustes an Kapazität.
Bei einem aus der DE 39 16 228 A1 bekannten kombinierten sta
pel- und grabenartigen Kondensator weist die unterste, erste,
Kondensatorelektrode einen Grabenteil auf, der durch Ionenim
plantation des Substrats entlang der Grabeninnenwand gebildet
ist. Diese Anordnung entspricht im wesentlichen der
Anordnung gemäß dem Oberbegriff des Anspruchs 1. Der
Grabenteil der unteren Elektrode ist jedoch mit einem
darüberliegenden Stapelteil dieser Elektrode durch Aufbringen
einer leitenden Verbindungsschicht auf die Grabeninnenwand und
auf die Oberseite des Stapelteils der Elektrode leitend verbunden.
Auch das Anbringen dieser leitenden Verbindungsschicht
engt die innenseitige Oberfläche des Grabens ein.
Um letzteres zu vermeiden, sind aus den nicht vorveröffentlichten
Druckschriften DE 40 01 872 A1 und DE 39 27 176 A1 gattungsgemäße
Halbleiterbauelemente mit kombinierten stapel- und
grabenartigen Kondensatoren bekannt, bei denen der stapelför
mige Teil der unteren Kondensatorelektrode direkt über den
Source- oder Drainbereich mit dem untenliegenden, durch Ionen
implantation des Substrats an der Grabeninnenwand gebildeten
Grabenteil dieser Elektrode in Verbindung steht. Bei diesen
Bauelementen sind jedoch keine Maßnahmen offenbart, Fehlstellen
innerhalb des Grabens in der oberen Kondensatorelektrode zu
vermeiden.
Die Aufgabe der Erfindung besteht in der Schaffung eines Halb
leiterbauelementes mit einem kombinierten stapel- und grabenar
tigen Kondensator erhöhter Kapazität und hoher Zuverlässigkeit
sowie in der Bereitstellung eines Verfahrens, mit dem ein solches
Halbleiterbauelement in effektiver Weise herstellbar ist.
Diese Aufgabe wird für ein Halbleiterbauelement mit einem Kon
densator der eingangs genannten Art durch die kennzeichnenden
Merkmale des Patentanspruches 1 sowie durch ein Verfahren zu
seiner Herstellung gemäß der kennzeichnenden Merkmale des
Patentanspruches 8 gelöst.
Bei dem neuen Kondensatorelement steht die gesamte Oberfläche
des Grabens zur Bildung der ersten Kondensatorelektrode zur
Verfügung. Zur Verbesserung der Zuverlässigkeit und der elek
trischen Eigenschaften des Kondensators sind u. a. eine Ätz
sperrschicht und eine vierte leitende Schicht auf die als obere
Kondensatorelektrode dienende dritte leitende Schicht aufge
bracht.
Eine bevorzugte Ausführungsform der Erfindung ist in den Zeich
nungen dargestellt und wird nachfolgend unter Bezugnahme auf
diese beschrieben.
Fig. 1 zeigt einen Querschnitt eines bekannten Halbleiterbauelements mit
einem kombinierten stapel- und grabenartigen
Kondensator und die
Fig. 2A bis 2K
zeigt Querschnitte eines Halbleiterbauelements in
aufeinanderfolgenden Fertigungsstufen zur Herstellung
des Halbleiterbauelements der Fig. 1.
Der kombinierte stapel- und grabenartige Kondensator, der in
Fig. 1 dargestellt ist, ist derart hergestellt, daß zunächst
eine Feldoxidschicht (101) selektiv zur Festlegung eines aktiven
Bereiches auf einem Halbleitersubstrat (100) mit einem
ersten Ladungsträgertyp aufgebracht ist. Auf obigem aktivem
Bereich ist durch eine Gateoxidschicht (1) getrennt eine Gateelektrode
(2) angeordnet. Source- und Drain-Bereiche (3, 4)
eines zweiten Ladungsträgertyps sind an der Oberfläche des
Halbleitersubstrats an beiden Seiten der Gateelektrode (2) ge
bildet. Eine erste leitende Schicht (5) ist auf einem bestimm
ten, frei wählbaren Abschnitt der Feldoxidschicht (101) so an
geordnet, daß sie mit der Gateelektrode einer benachbarten
Speicherzelle verbunden ist. Durch den Source-Bereich (3) hin
durch ist ein Graben (10) in das Halbleitersubstrat eingebracht.
An der Oberfläche des Grabens (10) ist ein fremdatomdotierter
Bereich des zweiten Ladungsträgertyps geschaffen, um
den (durch den Graben geteilten) Source-Bereich zu verbinden.
Auf die Gateelektrode (2) und die erste leitende Schicht (5)
ist eine erste Isolationsschicht (6) aufgebracht. Eine zweite
polykristalline Siliziumschicht (12b), die mit Fremdatomen des
zweiten Ladungsträgertyps dotiert ist, ist zur Verbindung mit
einem fremdatomdotierten Bereich (13) über einen Teil des
Source-Bereichs auf die erste Isolationsschicht (6) im Bereich
oberhalb
der Gateelektrode (2) und oberhalb der ersten leitenden Schicht
(5) aufgebracht. Eine dünne dielektrische Schicht (14) befindet
sich auf der zweiten polykristallinen Siliziumschicht (12b) und
auf dem die Innenseite des Grabens bildenden, mit Fremdatomen
dotierten Bereich (13). Auf der dielektrischen Schicht (14) ist
eine planierte dritte leitende Schicht (15) angeordnet, die
eine Ätzsperrschicht (16) und eine vierte leitende Schicht (17)
trägt. Eine fünfte leitende Schicht (18) ist auf die gesamte
Oberfläche der obenerwähnten Struktur aufgebracht und vervoll
ständigt die Herstellung des erfindungsgemäßen Halbleiterbau
elements mit kombiniertem stapel- und grabenartigen Kondensator.
Die Fig. 2A bis 2K zeigen im Querschnitt nacheinander die Ver
fahrensschritte bei einem Ausführungsbeispiel eines erfindungs
gemäßen Verfahrens zum Herstellen des kombinierten stapel- und
grabenartigen Kondensators.
Fig. 2A stellt das Verfahren zur Schaffung eines Transistors
und eines ersten Fotolackmusters (PR1) auf dem Halbleitersub
strat (100) dar. Im Verfahrensablauf der Fig. 2A wird zualler
erst zur Festlegung eines aktiven Bereiches die Feldoxidschicht
(101) durch einen selektiven Oxidationsprozeß auf das Halblei
tersubstrat (100) eines ersten Ladungsträgertyps, z. B. eines p-
Typs, aufgewachsen. Auf den aktiven Bereich wird die Gateoxid
schicht (1) mit einer Dicke von ungefähr 10 mm bis 20 n aufge
bracht. Anschließend wird die erste leitende Schicht, z. B. eine
mit Fremdatomen dotierte erste polykristalline Siliziumschicht,
welche die Gateelektrode (2) des Transistors bildet, auf der
Gateoxidschicht (1) geschaffen und gleichzeitig die erste lei
tende Schicht (5) auf einem beliebigen, vorgewählten Teil der
Feldoxidschicht (101) dergestalt erzeugt, daß sie mit der Gate
elektrode eines benachbarten Speicherelements verbunden ist.
Dann wird durch Ionenimplantation mit Fremdatomen eines zweiten
(n⁺)Ladungsträgertyps der Sourcebereich (3) und der Drainbereich
(4) auf der Oberfläche des Halbleitersubstrats (100) an beiden
Seiten der Gateelektrode (2) geschaffen, gefolgt vom Aufbringen
der ersten Isolationsschicht (6) auf die gesamte Oberfläche der
obigen Struktur. Anschließend wird das erste Fotolackmuster
(PR1) erzeugt, um über weitere auf die erste Isolationsschicht
(6) einwirkende Prozesse wie Fotolackbeschichtung, Maskenbe
lichtung, Entwicklung, etc. einen Teil des Sourcebereiches
freizulegen.
Fig. 2B stellt die Erzeugung einer Öffnung (20) durch einen
Ätzprozeß dar. Im Verfahrensschritt der Fig. 2B wird unter Ver
wendung des ersten Fotolackmusters (PR1) die erste Isolations
schicht (6) über dem Sourcebereich mittels eines Naß- oder ei
nes kombinierten Naß-Trocken-Ätzprozesses geätzt und so ein
Teil des Sourcebereiches (3) freigelegt. Infolge des Auftretens
einer horizontalen Ätzung während dieses Ätzprozesses wird die
erste Isolationsschicht (6) zur Innenseite hin im Vergleich zur
tatsächlichen Ausdehnung des ersten Fotolackmusters (PR1) über
ätzt, wodurch die Öffnung (20) die in Fig. 3B gezeigte Gestalt
erhält.
Fig. 2C stellt den Verfahrensschritt zum Schaffen einer die er
ste Elektrode des Kondensators bildenden zweiten polykristallinen
Siliziumschicht und eines zweiten Fotolackmusters (PR2) dar. Nach
Entfernen des ersten Fotolackmusters erfolgt gemäß Fig. 2C die
Abscheidung der zweiten polykristallinen Siliziumschicht (12)
sowohl auf der ersten Isolationsschicht (6) als auch auf der
gesamten Oberfläche des freigelegten Substrats. Durch die an
schließenden Prozesse, wie Fotolackbeschichtung, Maskenbelich
tung, Entwicklung, etc. wird auf der zweiten polykristallinen
Siliziumschicht (12) das zweite Fotolackmuster (PR2) so erzeugt,
daß es sich von oberhalb eines Teils der Gateelektrode (2) bis
oberhalb eines Teils der ersten leitenden Schicht (5) erstreckt.
Der Verfahrensschritt zum Schaffen einer ersten Elektroden
struktur (12a), einer zweiten Isolationsschicht (OX) und einem
dritten Fotolackmuster (PR3) ist in Fig. 2D dargestellt. Im
Verfahrensablauf der Fig. 2D wird unter Verwendung des zweiten
Fotolackmusters (PR2) die erste Elektrodenstruktur (12a) des
Kondensators durch Ätzen der zweiten polykristallinen Silizium
schicht (12) geschaffen und sodann die zweite Isolationsschicht
(OX), beispielsweise eine LTO-(Niedertemperaturoxid-)Schicht
oder eine HTO- (Hochtemperaturoxid-)Schicht, abgeschieden, um
das erste Elektrodenmuster (12a) abzudecken. Anschließend wird
durch Prozesse wie Fotolackbeschichtung, Maskenbelichtung, Ent
wicklung, etc. auf der zweiten Isolationsschicht (OX) das
dritte Fotolackmuster (PR3) erzeugt, um die zweite Isolations
schicht (OX) über dem Sourcebereich (3) zu belichten. Dazu ist
die Ausdehnung des dritten Fotolackmusters (PR3) so gewählt,
daß sie gleich groß oder kleiner als die kritische Ausdehnung
des ersten Fotolackmusters (PR1) ist.
Die Fig. 2E stellt den Verfahrensschritt zur Schaffung einer
Maske OXM zum Zwecke der Erzeugung des Grabens (10) dar. Im
Prozeßschritt der Fig. 2E wird unter Verwendung des dritten
Fotolackmusters (PR3) die zweite Isolationsschicht (OX) geätzt
und die für die Bildung des Grabens benutzte Maske OXM durch
Entfernen des dritten Fotolackmusters (PR3) hergestellt.
Den Verfahrensschritt zur Erzeugung des Grabens illustriert die
Fig. 2F. Im Verfahrensschritt der Fig. 2F wird der Graben (10)
in dem Halbleitersubstrat (100) durch den Source-Bereich (3)
hindurch unter Verwendung der Maske OXM der zweiten Isolations
schicht (OX) erzeugt.
Der Verfahrensschritt zur Erzeugung einer hilfsweisen Oxid
schicht (11) ist in Fig. 2G dargestellt. Im Verfahrensschritt
der Fig. 3G wird die Hilfsoxidschicht (11) durch thermische
Oxidation in einer Dicke von ungefähr 10 nm bis 30 nm sowohl an
der Seite der ersten Elektrodenstruktur (12a) als auch an der
Innenseite des Grabens (10) zur Abrundung der scharfen Eckbe
reiche des Grabens (10) geschaffen, wozu die im Verfahrens
schritt der Grabenbildung als Maske (OXM) dienende zweite Iso
lationsschicht (OX) benutzt wird. Die zweite (Masken-) Isola
tionsschicht (OXM) wird hierbei als Keim für die Schaffung der
Hilfsoxidschicht (11) benutzt. Durch die Erzeugung der Hilfs
oxidschicht (11) kann auch eine Oberflächenbeschädigung des
Halbleitersubstrats (100) beseitigt werden, die während der
Bildung des Grabens (10) entsteht.
Der Verfahrensschritt für eine Fremdatomdotierung ist in Fig. 2H
illustriert. Im Verfahrensstand der Fig. 2H werden nach Entfernen
der obigen Maske (OXM) und der Hilfsoxidschicht (11) mittels der
BOE-Technik (gepuffertes Oxidätzen) Fremdatome vom zweiten La
dungsträgertyp (n⁺-Typ), wie z. B. POCl3, P, As, etc. in die
zweite polykristalline Siliziumschicht (12a) der ersten Elek
trodenstruktur und in das Halbleitersubstrat (100) auf der In
nenseite des Grabens (10) mittels Fremdatomdiffusion oder Io
nenimplantation eindotiert. Dank einer direkten Verbindung der
fremdatomdotierten zweiten polykristallinen Siliziumschicht
(12b) mit dem fremdatomdotierten Bereich (13) an der Oberfläche
des Grabens (10) über einen Teil des n⁺-Sourcebereichs (3), die
durch das Überätzen der ersten Isolationsschicht (6) gemäß Fig.
2B entsteht, dient die obige fremdatomdotierte zweite polykri
stalline Siliziumschicht (12b) zusammen mit dem obigen fremd
atomdotierten Bereich (13) als erste Kondensatorelektrode.
Der Verfahrensschritt zur Bildung der dielektrischen Schicht
(14) ist in Fig. 2I dargestellt. Im Prozeßschritt der Fig. 2I
erfolgt die Abscheidung einer ersten Oxidschicht, z. B. einer
HTO-Schicht oder einer LTO-Schicht, mit einer Dicke von unge
fähr 1 nm bis 6 nm sowohl auf der fremdatomdotierten zweiten
polykristallinen Siliziumschicht (12b) als auch auf der Innen
seite des Grabens (10) einschließlich des fremdatomdotierten
Bereiches (13). Anschließend wird unter einem Fluß von NH3-Gas
mittels der LPCVD-Technik (chemische Niederdruckgasphasenab
scheidung) eine Nitridschicht mit einer Dicke von ungefähr 5 nm
bis 15 nm auf die erste Oxidschicht aufgebracht und anschließend
die dielektrische Schicht (14) in einer ONO-, i. e. Oxidschicht/
Nitridschicht/Oxidschicht-, Struktur durch Aufwachsen einer
zweiten Oxidschicht in einer Dicke von ungefähr 1 nm bis 6 nm
auf die Nitridschicht erzeugt. Indem eine HTO- oder eine LTO-
Schicht als untenliegende Oxidschicht der dielektrischen Schicht
(14) mit ONO-Struktur verwendet wird, kann eine einheitliche
Oxidschicht erhalten werden, die nicht vom Dotierungsgrad und
der Art des Substrats beeinflußt ist, auf das die Oxidschicht
aufgebracht ist. Mit anderen Worten, es kann durch Abscheidung
der Oxidschicht in Form einer HTO- oder einer LTO-Schicht eine
einheitliche Oxidschicht gleichzeitig sowohl auf der fremdatom
dotierten zweiten polykristallinen Siliziumschicht (12b) als
auch auf der Innenseite des Grabens (10) einschließlich des
fremdatomdotierten Bereiches (13) erhalten werden. Die Eigen
schaften der dielektrischen Schicht (14) sind auch durch das
Vorsehen der Nitridschicht verbessert, wodurch die dielektri
sche Schicht (14) eine Mehrschichtstruktur in Form einer ONO-
Struktur erhält.
Fig. 2J illustriert den Verfahrensschritt zur Schaffung der
dritten leitenden Schicht (15), der Ätzsperrschicht (16) und
der vierten leitenden Schicht (17). Im Verfahrensstand der Fig.
2J ist das Innere des Grabens (10) mit der dritten leitenden
Schicht (15) aufgefüllt, die als erste Schicht für die zweite
Elektrode des Kondensators auf der dielektrischen Schicht (14)
benutzt wird und z. B. eine mit Fremdatomen dotierte dritte po
lykristalline Siliziumschicht ist. Nach Abscheidung der dünnen
Ätzsperrschicht (16) in Form einer LTO- oder HTO- Schicht auf
der dritten leitenden Schicht (15), um Defekte zu entfernen,
die im Inneren des Grabens (10) während des Auffüllprozesses
Fehlstellen erzeugen, werden diese produzierten Fehlstellen im
Innern des Grabens (10) durch die im weiteren erfolgende Bil
dung der vierten leitenden Schicht (17), z. B. einer mit Fremd
atomen dotierten vierten polykristallinen Siliziumschicht, be
seitigt.
Die Fig. 2K schließlich illustriert den Verfahrensschritt zur
Bildung der fünften leitenden Schicht (18) nach Planierung der
Oberfläche der durch die oben beschriebenen Prozeßschritte er
haltenen Bauelements. Im Prozeßschritt der Fig. 2K wird zur Planie
rung der Oberfläche nach Aufbringen der vierten leitenden
Schicht (17) ein Zurückätzprozeß durchgeführt, bis ein Teil der
Ätzsperrschicht (16) freiliegt, und es wird dieser durch den
Ätzprozeß freigelegte Teil der Ätzschicht (16) mittels BOE-
Technik entfernt. Anschließend erfolgt durch Abscheidung der
fünften leitenden Schicht (18), welche die zweite Schicht der
zweiten Kondensatorelektrode bildet und beispielsweise als
fünfte mit Fremdatomen dotierte polykristalline Siliziumschicht
ausgeführt ist, die Fertigstellung des kombinierten stapel- und
grabenförmigen Kondensators.
Gemäß der vorliegenden, wie oben beschriebenen Erfindung ist
eine größere Elektrodenfläche des Kondensators erreicht als bei
einer Kondensatorelektrode, die in der bekannten Weise dadurch
entsteht, daß hierfür eine an der Innenseite des Grabens (10)
aufgebrachte leitende Schicht dient; hierzu sieht nämlich die
Erfindung vor, daß sowohl die fremdatomdotierte polykristalline
Siliziumschicht (12b) des oberen Teils des Transistors als auch
die Innenseite des Grabens (10) einschließlich eines fremdatom
dotierten Bereiches (13) gleichzeitig als erste Elektrode für
den Kondensator dienen, wodurch die hohe Kapazität dieses Kon
densators erreicht wird.
Außerdem werden Durchbrucheffekte der dielektrischen Schicht
(14) durch Verwendung einer HTO- oder LTO-Schicht als untere
Oxidschicht für die dielektrische Schicht (14) mit ONO-Struk
tur verhindert, die sonst aufgrund des lokalen elektrischen
Feldes an der Grenzschicht von polykristallinem zu einkristal
linem Silizium und aufgrund einer uneinheitlichen dielektri
schen Schicht wegen jeweils unterschiedlichem Dickenwachstum
der Oxidschicht auf polykristallinem bzw. einkristallinem
Silizium auftreten.
Indem nacheinander die Ätzsperrschicht (16) und die vierte
leitende Schicht (17) auf die als erste Schicht für die zweite
Elektrode des Kondensators dienende dritte leitende Schicht
(15) aufgebracht werden, werden Fehlstellen entfernt, die wäh
rend der Schaffung der dritten leitenden Schicht (15) innerhalb
des Grabens (10) entstehen. Somit sind die Zuverlässigkeit und
die elektrischen Eigenschaften des Kondensators verbessert.
Claims (20)
1. Halbleiterbauelement mit:
- - einer selektiv erzeugten Feldoxidschicht (101) zur Festlegung eines aktiven Bereiches auf einem Halbleitersubstrat (100) eines ersten Leitfähigkeittyps,
- - einer von dem aktiven Bereich elektrisch isolierten, als Teil einer ersten leitenden Schicht (2, 5) gebildeten Gateelektrode (2),
- - einem Source- (3) und einem Drainbereich (4) eines zweiten Leitfähigkeitstyps in der Oberfläche des Halbleitersubstrats und an beiden Seiten der Gateelektrode,
- - einem in das Halbleitersubstrat eingebrachten, durch den Sourcebereich (3) hindurchführenden Graben (10),
- - einer ersten Isolationsschicht (6) über der ersten leitenden Schicht (2, 5) und dem Source- (3) und Drainbereich (4),
- - einer zweiten leitenden Schicht (12b) auf der ersten Iso lationsschicht,
- - einer dielektrischen Schicht (14) auf der zweiten leitenden Schicht
- - einer dritten leitenden Schicht (15) auf der dielektrischen Schicht,
- - einem mit Fremdatomen dotierten Bereich (13) des zweiten Leitfähigkeitstyps an der Oberfläche des Grabens (10) mit einer Verbindung mit dem Sourcebereich (3), wobei
- - die zweite leitende Schicht (12b) so gestaltet ist, daß sie mit dem fremdatomdotierten Bereich (13) über einen Teil des Sourcebereiches (3) verbunden ist, und
- - einer im Inneren des Grabens (10) auf den fremdatomdotierten Bereich (13) aufgebrachten dielektrischen Schicht 14),
dadurch gekennzeichnet, daß
- - eine dritte leitende Schicht (15) eine Ätzsperrschicht (16) und eine vierte leitende Schicht (17) zur Planarisierung des Bereiches oberhalb der dielektrischen Schicht (14) trägt und
- - eine fünfte leitende Schicht (18) aufgebracht ist, um die dritte leitende Schicht (15) und die vierte leitende Schicht (17) zu bedecken.
2. Halbleiterbauelement nach Anspruch 1, dadurch gekenn
zeichnet, daß die erste, zweite, dritte, vierte und fünfte lei
tende Schicht (2, 12b, 15, 17, 18) jeweils als eine mit Fremd
atomen dotierte polykristalline Siliziumschicht gestaltet ist.
3. Halbleiterbauelement nach Anspruch 1 oder 2, dadurch
gekennzeichnet, daß die Fremdatome der zweiten leitenden
Schicht (12b) und des fremdatomdotierten Bereiches (13) P- oder
As-Atome oder die Verbindung POCl3 beinhalten.
4. Halbleiterbauelement nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet, daß die dielektrische Schicht (14) die
Struktur Oxidschicht/Nitridschicht/Oxidschicht
aufweist.
5. Halbleiterbauelement nach Anspruch 4, dadurch gekenn
zeichnet, daß die untenliegende Oxidschicht der dielektrischen
Schicht (14) als Hochtemperaturoxid oder Niedertemperaturoxid-
Schicht gefertigt ist.
6. Halbleiterbauelement nach Anspruch 5, dadurch gekenn
zeichnet, daß die untenliegende Oxidschicht eine Dicke von 1 nm
bis 6 nm aufweist.
7. Halbleiterbauelement nach einem der Ansprüche 1 bis 6,
dadurch gekennzeichnet, daß die Ätzsperrschicht (16) aus einer
Hochtemperaturoxid- oder einer Niedertemperaturoxid-Schicht
gefertigt ist.
8. Verfahren zur Herstellung eines Halbleiterbauelementes
nach einem der Ansprüche 1 bis 7, gekennzeichnet durch folgende
Verfahrensschritte:
- - Aufwachsen der Feldoxidschicht (101) auf das Halbleiter substrat (100) des ersten Leitfähigkeitstyps zur Festle gung des aktiven Bereiches (erster Schritt);
- - Aufbringen der ersten Isolationsschicht (6) auf die nach Schaffung der von der ersten leitenden Schicht gebildeten Gateelektrode (2), des Sourcebereiches (3) und des Drain bereiches (4) auf dem aktiven Bereich erhaltene Anordnung (zweiter Schritt) ;
- - Schaffen einer Öffnung (20) zur Freilegung eines Teils des Sourcebereiches (3) (dritter Schritt);
- - Erzeugen einer ersten Elektrodenstruktur (12a) durch Ab scheiden einer zweiten polykristallinen Siliziumschicht (12) auf der ersten Isolationsschicht (6) und der gesamten Oberfläche des freigelegten Teils des Substrats (vierter Schritt);
- - Erzeugung einer Maske (OXM) durch Abscheiden einer zweiten Isolationsschicht (OX) auf die erste Elektrodenstruktur (12a) (fünfter Schritt);
- - Schaffen des Grabens (10) im Halbleitersubstrat (100) durch den Sourcebereich (3) hindurch unter Verwendung der Maske (OXM) (sechster Schritt);
- - Fremdatomdotieren der ersten Elektrodenstruktur (12a) und des Halbleitersubstrats (100) im Inneren des Grabens (10) (siebenter Schritt) nach Entfernen der Maske (OXM);
- - Erzeugen der dielektrischen Schicht (14) auf der fremdatomdotierten ersten Elektrodenstruktur (12b) und der Innenseite des Grabens (10) einschließlich des fremdatomdotierten Bereiches (13) (achter Schritt);
- - Abscheiden der dritten leitenden Schicht (15), der Ätz sperrschicht (16) und der vierten leitenden Schicht (17) nacheinander auf die dielektrische Schicht (14) (neunter Schritt) und
- - Auftragen der fünften leitenden Schicht (18) nach Planari sierung der durch die vorigen Verfahrensschritte erhaltenen Anordnung (zehnter Schritt).
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß
die Öffnung (20) im dritten Verfahrensschritt durch Ätzen der
ersten Isolationsschicht (6) mittels eines Naß- oder eines kom
binierten Naß-Trocken-Ätzprozesses erzeugt wird.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß
die erste Isolationsschicht (6) bis zu einer Ausdehnung über
ätzt wird, die größer als diejenige eines für die Bildung der
Öffnung (20) verwendeten Fotolackmusters (PR1) ist.
11. Verfahren nach einem der Ansprüche 8 bis 10, dadurch
gekennzeichnet, daß die zweite Isolationsschicht (OX) im fünf
ten Verfahrensschritt durch eine Niedertemperaturoxid oder eine Hochtemperatur-Schicht
hergestellt wird.
12. Verfahren nach einem der Ansprüche 8 bis 11, dadurch
gekennzeichnet, daß die Ausdehnung der Maske (OXM) im fünften
Verfahrensschritt gleich groß oder kleiner ist als die kriti
sche Ausdehnung des für die Schaffung der Öffnung (20) im drit
ten Verfahrensschritt verwendeten Fotolackmusters (PR1).
13. Verfahren nach einem der Ansprüche 8 bis 12, dadurch
gekennzeichnet, daß nach Schaffung des Grabens (10) im sechsten
Verfahrensschritt die Maske (OXM) des fünften Verfahrensschrit
tes als Keim zum Aufwachsen einer Hilfsoxidschicht (11) benutzt
wird, um die scharfen Eckbereiche des Grabens (10) abzurunden.
14. Verfahren nach einem der Ansprüche 8 bis 13, dadurch
gekennzeichnet, daß die Fremdatomdotierung im siebenten Verfah
rensschritt mittels einer Diffusionstechnik oder Ionenimplanta
tion erfolgt.
15. Verfahren nach einem der Ansprüche 8 bis 13, dadurch
gekennzeichnet, daß die Herstellung der dielektrischen Schicht
(14) im achten Verfahrensschritt folgende Prozesse enthält:
- - Erzeugen einer ersten Oxidschicht auf der zweiten leiten den Schicht (12b) und auf der Innenseite des Grabens (10) einschließlich des fremdatomdotierten Bereiches (13),
- - Erzeugen einer Nitridschicht auf der ersten Oxidschicht und
- - Erzeugen einer zweiten Oxidschicht auf der Nitridschicht.
16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß
die erste Oxidschicht aus einer Hochtemperaturoxid- oder
einer Niedertemperaturoxid-Schicht besteht.
17. Verfahren nach einem der Ansprüche 8 bis 16, dadurch
gekennzeichnet, daß die Ätzsperrschicht (16) des neunten Ver
fahrensschrittes aus einer Niedertemperaturoxid- oder
einer Hochtemperaturoxid-Schicht besteht.
18. Verfahren nach einem der Ansprüche 8 bis 17, dadurch
gekennzeichnet, daß die Planarisierung im zehnten Verfahrens
schritt mittels einer Zurückätztechnik erfolgt.
19. Verfahren nach Anspruch 18, dadurch gekennzeichnet, daß
der bei dem Prozeß der Planarisierung freigelegte Teil der Ätz
sperrschicht (16) mittels gepuffertem Oxidätzen
entfernt wird.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019890018187A KR910013554A (ko) | 1989-12-08 | 1989-12-08 | 반도체 장치 및 그 제조방법 |
Publications (2)
Publication Number | Publication Date |
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