CN110534480A - 半导体储存器结构及其字线制造方法 - Google Patents
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Abstract
本发明提供一种半导体储存器结构及其字线制造方法，该制造方法在衬底中制备出多重式的字线凹槽，字线凹槽由深度不同的第一字线凹槽与第二字线凹槽水平连通而成，并基于该字线凹槽制作非对称埋入式的字线在衬底中。利用本发明制作得到的埋入式字线作为MOS管的栅极，可以增加MOS管源极与漏极之间的距离，从而使得MOS管具备更长的沟道，有效防止短沟道效应。本发明可以在同样的字线密度下增加字线与字线之间的有效距离，从而降低字线与字线之间的耦合。本发明中相邻两条字线的底端偏离方向相反，可以使得晶体管之间的耦合明显降低。
Description
技术领域
本发明属于集成电路制造领域，涉及一种半导体储存器结构及其字线制造方法。
背景技术
随着半导体存储器件(如动态随机存取存储器(DRAM))变得高度集成，单位单元在半导体衬底上的面积会相应地逐渐缩小，包含在金属氧化物半导体(MOS)晶体管中的沟道长度也会逐渐减小，沟道长度的减小易造成短沟道效应的产生。为了维持半导体存储器件的高度集成，需要采取措施限制短沟道效应。
埋入式字线(也可称为埋入式栅极)为增加半导体器件的集成密度提供了一种新的选择。埋入式字线是指将字线埋设在半导体衬底的内部，可以显著地减少在字线与位线之间的寄生电容，大幅地改善半导体器件的电压读出操作的可靠性。图1显示为一种有源区与字线阵列的平面布局图，图2显示为图1的A-A’向剖面图，其中，隔离结构101形成于半导体衬底102中，在半导体衬底102中界定出多个有源区103，多条字线104埋入半导体衬底102中，并穿过有源区103及隔离结构101，字线104上方形成有保护层105。由图2可见，现有的埋入式字线采用对称结构。
随着集成度的进一步增加，采用埋入式栅极字线的半导体储存器结构也开始面临短沟道效应的问题，因此，如何提供一种新的半导体储存器结构及其字线制造方法，以防止采用埋入式栅极字线的半导体储存器结构出现短沟道效应，成为本领域技术人员亟待解决的一个重要技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体储存器结构及其字线制造方法，用于解决随着器件的高度集成，现有采用埋入式栅极字线结构的半导体储存器结构无法有效防止短沟道效应的问题。
为实现上述目的及其他相关目的，本发明提供一种半导体储存器结构的字线制造方法，包括如下步骤：
S1：提供一衬底，所述衬底表面形成有一衬底保护层；
S2：形成多个第一开口在所述衬底保护层中，以形成藉由所述第一开口间隔的多个衬底保护层单元；
S3：形成一硬掩膜层在所述第一开口中及所述衬底保护层表面；
S4：形成一光阻层在所述硬掩膜层表面，并形成多个第二开口在所述光阻层中，以形成藉由所述第二开口间隔的多个光阻单元，其中，多个所述光阻单元依次排布于所述第一开口之上与所述衬底保护层单元之上，所述第一开口的宽度大于其上的所述光阻单元的宽度，且所述第一开口的两端均突出于其上的所述光阻单元的两端之外，所述衬底保护层单元的宽度大于其上的所述光阻单元的宽度，且所述衬底保护层单元的两端均突出于其上的所述光阻单元的两端之外，使得所述第二开口所打开范围内的所述衬底之上具有由所述硬掩膜层组成的第一遮挡部以及由所述衬底保护层与所述硬掩膜层叠加组成的第二遮挡部；
S5：以所述光阻层、所述硬掩膜层及所述衬底保护层共同作为掩膜，刻蚀得到多个字线凹槽在所述衬底中，所述字线凹槽具有与所述第一遮挡部位置相对应的第一字线凹槽部以及与所述第二遮挡部位置相对应的第二字线凹槽部，所述第一字线凹槽部与所述第二子线凹槽部的深度不同；
S6：基于所述字线凹槽形成多条字线于所述衬底中，所述字线包括填充于所述第一字线凹槽部内的第一字线部及填充于所述第二字线凹槽部内的第二字线部。
可选的，形成多个所述第一开口在所述衬底保护层中包括如下步骤：
S2-1：形成硬掩膜材料层于所述衬底保护层表面；
S2-2：形成光阻材料层于所述硬掩膜材料层表面；
S2-3：依据所述第一开口的图形将所述光阻材料层图形化；
S2-4：以所述硬掩膜材料层及图形化的所述光阻材料层共同作为掩膜，刻蚀得到多个所述第一开口在所述衬底保护层中。
可选的，基于所述字线凹槽形成多条字线于所述衬底中包括如下步骤：
S6-1：形成栅氧化层在所述字线凹槽表面
S6-2：形成扩散阻挡层在所述栅氧化层表面；
S6-3：沉积导电材料在所述扩散阻挡层表面并填充满所述字线凹槽；
S6-4：进行回刻，使所述导电材料低于所述衬底上表面。
可选的，还包括形成字线保护层在所述字线表面的步骤。
可选的，所述衬底保护层的刻蚀速率小于所述硬掩膜层的刻蚀速率，使得所述第二字线凹槽部的深度小于所述第一字线凹槽部的深度。
可选的，所述衬底保护层的材料选自氧化硅、氮化硅、碳化硅、氮氧化硅、碳氮化硅、碳氮氧化硅以及氮化硼所构成群组的其中一种，所述硬掩膜层的材料选自氧化硅、氮化硅、碳化硅、氮氧化硅、碳氮化硅、碳氮氧化硅以及氮化硼所构成群组的其中一种蚀刻选择比高于所述衬底保护层的材料。
可选的，所述第一遮挡部与所述第二遮挡部的宽度相同。
可选的，所述字线的底端偏离所述字线的中心平面，其中，所述字线的中心平面定义为穿过所述字线长度方向的顶面中心线且垂直于所述字线顶面的平面。
可选的，相邻两条字线的底端偏离方向相反。
可选的，所述第一字线部与所述第二字线部的连接处具有一内凹角。
可选的，所述衬底中更形成有隔离结构，所述隔离结构在所述衬底中界定出多个有源区，所述字线穿过所述有源区及所述隔离结构。
可选的，至少有一个所述有源区被两条所述字线穿过。
本发明还提供一种半导体储存器结构，包括：
衬底；
字线凹槽，形成于所述衬底中，包含具有第一深度的第一字线凹槽及具有第二深度的第二字线凹槽，所述第一字线凹槽及所述第二字线凹槽水平连通，所述第一深度大于所述第二深度；
字线，由第一字线部与第二字线部连接而成，所述第一字线部形成于所述第一字线凹槽中，所述第二字线部形成于所述第二字线凹槽中，所述字线的底端偏离所述字线的中心平面，其中，所述字线的中心平面定义为穿过所述字线长度方向的顶面中心线且垂直于所述字线顶面的平面，所述字线的底端位于所述第一字线凹槽的底端。
可选的，所述第一字线部与所述第二字线部的连接处具有一内凹角。
可选的，相邻两条字线的底端偏离方向相反。
可选的，所述半导体储存器更包括形成于所述衬底中的隔离结构，所述隔离结构在所述衬底中界定出多个有源区，所述字线穿过所述有源区及所述隔离结构。
可选的，至少有一个所述有源区被两条所述字线穿过。
如上所述，本发明的半导体储存器结构及其字线制造方法，具有以下有益效果：(1)本发明通过在衬底中制备出多重式的字线凹槽，并基于字线凹槽形成多条字线在衬底中，由于字线凹槽由深度不同的第一字线凹槽与第二字线凹槽水平连通而成，因此所得字线为非对称埋入式，利用本发明制作得到的埋入式字线作为MOS管的栅极，可以增加MOS管源极与漏极之间的距离，从而使得MOS管具备更长的沟道，有效防止短沟道效应；(2)本发明可以在同样的字线密度下增加字线与字线之间的有效距离，从而降低字线与字线之间的耦合；(3)本发明中，相邻两条字线的底端偏离方向相反，使得一部分相邻两条字线底端之间的距离增加，一部分相邻两条字线底端之间的距离减小，测试结果表明，对于相邻两条字线底端之间的距离减小的情况，器件性能影响不明显，而对于相邻两条字线底端之间的距离增加的情况，晶体管之间的耦合明显降低。
附图说明
图1显示为现有技术中一种有源区与字线阵列的平面布局图。
图2显示为图1的A-A’向剖面图。
图3显示为本发明的半导体储存器结构的字线制造方法的工艺流程图。
图4显示为本发明的半导体储存器结构的字线制造方法提供的表面形成有衬底保护层的衬底的剖面示意图。
图5显示为本发明的半导体储存器结构中有源区、字线及第一开口的平面布局图。
图6-图7显示为本发明的半导体储存器结构的字线制造方法形成多个第一开口在所述衬底保护层中的示意图。
图8显示为本发明的半导体储存器结构的字线制造方法形成一硬掩膜层在所述第一开口中及所述衬底保护层表面的示意图。
图9显示为本发明的半导体储存器结构的字线制造方法形成一光阻层在所述硬掩膜层表面，并形成多个第二开口在所述光阻层中的示意图。
图10显示为本发明的半导体储存器结构的字线制造方法以所述光阻层、所述硬掩膜层及所述衬底保护层共同作为掩膜，刻蚀得到多个字线凹槽在所述衬底中的示意图。
图11-图13显示为本发明的半导体储存器结构的字线制造方法基于所述字线凹槽形成多条字线于所述衬底中的示意图。
图14显示为本发明的半导体储存器结构的字线制造方法形成字线保护层在所述字线表面的示意图。
元件标号说明
101 隔离结构
102 半导体衬底
103 有源区
104 字线
105 保护层
S1～S6 步骤
201 衬底
202 衬底保护层
203 隔离结构
204 有源区
205 硬掩膜材料层
206 光阻材料层
207 第一开口
208 衬底保护层单元
209 硬掩膜层
210 光阻层
211 第二开口
212 光阻单元
213 第一遮挡部
214 第二遮挡部
215 字线凹槽
2151 第一字线凹槽部
2152 第二字线凹槽部
216 字线
2161 第一字线部
2162 第二字线部
217 栅氧化层
218 扩散阻挡层
219 导电材料
220 字线保护层
θ 内凹角
W1 第一开口的宽度
W2，W4 光阻单元的宽度
W3 衬底保护层单元的宽度
MM’ 字线的中心平面
NN’ 字线顶面
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图3至图14。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
本发明提供一种半导体储存器结构的字线制造方法，请参阅图3，显示为该方法的工艺流程图。
首先请参阅图4，执行步骤S1：提供一衬底201，所述衬底201表面形成有一衬底保护层202。
具体的，所述衬底201可采用但不限于硅(Si)、锗(Ge)、锗硅(SiGe)、绝缘体上硅(SOI)等常用的半导体衬底材料。所述衬底保护层202的材料选择需要使其刻蚀速率与后续形成的硬掩膜层209的刻蚀速率不同，以便在所述衬底201中得到多重式的非对称字线凹槽。
作为示例，所述衬底201中更形成有隔离结构203，所述隔离结构203在所述衬底201中界定出多个有源区204。所述隔离结构204可以是浅沟槽隔离(STI)或其它常见的隔离结构。
作为示例，图5显示了有源区204、隔离结构203的一种平面布局，图4及后续各步骤所呈现的剖面图均显示为图5中的BB’向剖面。图5中还示出了后续形成的第一开口207及字线216的平面布局，可见，后续形成的字线216穿过所述有源区204及所述隔离结构203。本实施例中，至少有一个所述有源区204被两条所述字线216穿过。
需要说明的是，图5所示的平面布局仅为示例，在其它实施例中，根据半导体储存器的参数要求，有源区也可以采用其它排布方式，此处不应过分限制本发明的保护范围。
然后请参阅图6至图7，执行步骤S2：形成多个第一开口207在所述衬底保护层202中。
具体的，所述第一开口207上下贯穿所述衬底保护层202，从而形成藉由所述第一开口207间隔的多个衬底保护层单元208。如图5所示，若将后续待形成的字线216两两分为一组，则每个所述第一开口207的位置与一组所述字线207的位置相对应，同一组内的每条所述字线207均有一部分位于所述第一开口207所打开范围内，另一部分位于所述衬底保护层单元208所遮挡范围内。
作为示例，形成多个所述第一开口207在所述衬底保护层202中包括如下步骤：
S2-1：如图6所示，采用化学气相沉积法、物理气相沉积法或其它沉积方法形成硬掩膜材料层205于所述衬底保护层202表面。
S2-2：如图6所示，通过旋涂或其它涂布方法形成光阻材料层206于所述硬掩膜材料层205表面。
S2-3：如图6所示，依据所述第一开口207的图形将所述光阻材料层206图形化。
S2-4：如图7所示，以所述硬掩膜材料层205及图形化的所述光阻材料层206共同作为掩膜，刻蚀得到多个所述第一开口207在所述衬底保护层202中。
需要指出的是，在刻蚀得到所述第一开口207的过程中，可以进行适当的过刻蚀，蚀刻掉一部分衬底材料(未体现在图7中)。
接着请参阅图8，执行步骤S3：采用化学气相沉积法、物理气相沉积法或其它沉积方法形成一硬掩膜层209在所述第一开口207中及所述衬底保护层202表面。
如前所述，所述衬底保护层202的材料选择需要使其刻蚀速率与所述硬掩膜层209的刻蚀速率不同，以便在所述衬底201中得到多重式的非对称字线凹槽。
作为示例，所述衬底保护层202的材料选自氧化硅、氮化硅、碳化硅、氮氧化硅、碳氮化硅、碳氮氧化硅以及氮化硼所构成群组的其中一种，所述硬掩膜层209的材料选自氧化硅、氮化硅、碳化硅、氮氧化硅、碳氮化硅、碳氮氧化硅以及氮化硼所构成群组的其中一种蚀刻选择比高于所述衬底保护层的材料。
再请参阅图9，执行步骤S4：采用旋涂或其它涂布方法形成一光阻层210在所述硬掩膜层209表面，并形成多个第二开口211在所述光阻层210中，以形成藉由所述第二开口间隔的多个光阻单元212。
具体的，多个所述光阻单元212依次排布于所述第一开口207之上与所述衬底保护层单元208之上，第一开口的宽度W1大于其上的光阻单元的宽度W2，且所述第一开口207的两端均突出于其上的所述光阻单元的两端之外，衬底保护层单元的宽度W3大于其上的所述光阻单元的宽度W4，且所述衬底保护层单元的两端均突出于其上的所述光阻单元的两端之外，使得所述第二开口211所打开范围内的所述衬底201之上具有由所述硬掩膜层202组成的第一遮挡部213以及由所述衬底保护层202与所述硬掩膜层209叠加组成的第二遮挡部214。
作为示例，所述第一遮挡部213与所述第二遮挡部214的宽度相同。
再请参阅图10，执行步骤S5：以所述光阻层210、所述硬掩膜层209及所述衬底保护层202共同作为掩膜，刻蚀得到多个字线凹槽215在所述衬底中。
具体的，所述刻蚀可采用干法刻蚀、湿法刻蚀或者二者的结合，刻蚀得到的所述字线凹槽215具有与所述第一遮挡部213位置相对应的第一字线凹槽部2151以及与所述第二遮挡部214位置相对应的第二字线凹槽部2152。
由于所述衬底保护层202的刻蚀速率与所述硬掩膜层209的刻蚀速率不同，使得所述第一遮挡部213与所述第二遮挡部214的整体刻蚀速率不同，从而所述第一字线凹槽部2151与所述第二字线凹槽部2152的深度不同，呈现出多重式的非对称字线凹槽。
作为示例，所述衬底保护层202的刻蚀速率小于所述硬掩膜层209的刻蚀速率，使得所述第二字线凹槽部2152的深度小于所述第一字线凹槽部2151的深度。
本实施例中，所述字线凹槽215的底端偏离字线凹槽的中心平面，且所述第一字线凹槽部2151与所述第二字线凹槽部2152的交界处构成内凹角θ。
再请参阅图11-图13，执行步骤S6：基于所述字线凹槽215形成多条字线216于所述衬底201中。
作为示例，基于所述字线凹槽215形成多条字线216于所述衬底201中包括如下步骤：
S6-1：如图11所示，形成栅氧化层217在所述字线凹槽215表面。
作为示例，所述栅氧化层217的材质采用二氧化硅，可采用热氧化或其它沉积方法形成于所述字线凹槽215表面。
S6-2：如图11所示，继续形成扩散阻挡层218在所述栅氧化层217表面。
具体的，所述扩散阻挡层218的材质包括但不限于氮化钛(TiN)或氮化钽(TaN)，用于减少或防止字线与衬底之间的扩散。
S6-3：如图12所示，沉积导电材料219在所述扩散阻挡层218表面并填充满所述字线凹槽215。
具体的，所述导电材料219可选择钨(W)或其它常用的字线材料。
S6-4：如图13所示，进行回刻，使所述导电材料219低于所述衬底201上表面。在回刻的过程中，字线凹槽215外的扩散阻挡层218也被去除。
作为示例，如图14所示，本发明的半导体储存器结构的字线制造方法还包括形成字线保护层220在所述字线219表面的步骤。所述字线保护层220可采用与所述衬底保护层202相同或不同的材料，本实施例中，所述字线保护层220的材质优选采用氮化硅。
至此，制造得到埋入衬底中的字线216，依据所述字线凹槽215的形状，所述字线216包括填充于所述第一字线凹槽部2151内的第一字线部2161及填充于所述第二字线凹槽部2152内的第二字线部2162。
本实施例中，所述字线216的底端偏离字线的中心平面，其中，字线的中心平面定义为穿过所述字线长度方向的顶面中心线且垂直于字线顶面的平面。作为示例，图14中采用虚线示出了字线顶面NN’，并示出了其中一条字线的中心平面MM’，由图可见，这条字线的底端相对于其中心平面MM’向右偏移。作为示例，图14中采用箭头示出了各条字线的偏移方向。
本实施例中，相邻两条字线216的底端偏离方向相反(各字线的偏离方向如图14中箭头所示)，使得一部分相邻两条字线底端之间的距离增加，一部分相邻两条字线底端之间的距离减小，测试结果表明，对于相邻两条字线底端之间的距离减小的情况，器件性能影响不明显，而对于相邻两条字线底端之间的距离增加的情况，晶体管之间的耦合明显降低。
本实施例中，所述第一字线部2161与所述第二字线部2162的连接处具有一内凹角θ。所述内凹角增加了所述字线的表面积，当该埋入式字线作为MOS管的栅极，可以使得MOS管源极与漏极之间的距离增加，从而具备更长的沟道，有效防止短沟道效应。
本发明可以在同样的字线密度下增加字线与字线之间的有效距离，从而降低字线与字线之间的耦合。
实施例二
本发明提供一种半导体储存器结构，请参阅图14，显示为该半导体储存器结构的剖视结构示意图，包括衬底201、字线凹槽215以及字线216，其中，所述字线凹槽215形成于所述衬底201中，包含具有第一深度的第一字线凹槽2151及具有第二深度的第二字线凹槽2152，所述第一字线凹槽2151与所述第二字线凹槽2152水平连通(参见图10)，所述第一深度大于所述第二深度，所述字线216由第一字线部2161与第二字线部2162连接而成(参见图13)，所述第一字线部2161形成于所述第一字线凹槽2151中，所述第二字线部2162形成于所述第二字线凹槽2152中，所述字线凹槽215的底端偏离字线凹槽的中心平面MM’，此处字线的中心平面MM’定义为穿过所述字线长度方向的顶面中心线且垂直于所述字线顶面NN’的平面，所述字线的底端位于所述第一字线凹槽的底端。
具体的，所述第一字线部2161与所述第二字线部2062的连接处具有一内凹角θ，所述内凹角增加了所述字线216的表面积，当该埋入式字线作为MOS管的栅极，可以使得MOS管源极与漏极之间的距离增加，从而具备更长的沟道，有效防止短沟道效应。并且本发明可以在同样的字线密度下增加字线与字线之间的有效距离，从而降低字线与字线之间的耦合。
本实施例中，相邻两条字线216的底端偏离方向相反，使得一部分相邻两条字线底端之间的距离增加，一部分相邻两条字线底端之间的距离减小，测试结果表明，对于相邻两条字线底端之间的距离减小的情况，器件性能影响不明显，而对于相邻两条字线底端之间的距离增加的情况，晶体管之间的耦合明显降低。作为示例，图14中采用箭头示出了各条字线的偏移方向。
本发明的半导体储存器结构可以适用于动态随机存取存储器，请参阅图5，显示为本发明的半导体储存器结构的一种平面布局，图14呈现的为图5中BB’向剖面。其中，所述半导体储存器结构更包括形成于所述衬底201中的隔离结构203，所述隔离结构203在所述衬底201中界定出多个有源区204，所述字线216穿过所述有源区204及所述隔离结构203。作为示例，至少有一个所述有源区204被两条所述字线216穿过。所述隔离结构203可以是浅沟槽隔离(STI)。
需要说明的是，图5所示的平面布局仅为示例，在其它实施例中，有源区也可以采用其它排布方式，另外，本发明所制造的字线不仅适用于动态随机存取存储器，还可以应用于其它采用埋入式字线的半导体器件，此处不应过分限制本发明的保护范围。
综上所述，本发明的半导体储存器结构的字线制造方法通过在衬底中制备出多重式的字线凹槽，并基于字线凹槽形成多条字线在衬底中，由于字线凹槽由深度不同的第一字线凹槽与第二字线凹槽水平连通而成，因此所得字线为非对称埋入式，利用本发明制作得到的埋入式字线作为MOS管的栅极，可以增加MOS管源极与漏极之间的距离，从而使得MOS管具备更长的沟道，有效防止短沟道效应；本发明可以在同样的字线密度下增加字线与字线之间的有效距离，从而降低字线与字线之间的耦合；本发明中，相邻两条字线的底端偏离方向相反，使得一部分相邻两条字线底端之间的距离增加，一部分相邻两条字线底端之间的距离减小，测试结果表明，对于相邻两条字线底端之间的距离减小的情况，器件性能影响不明显，而对于相邻两条字线底端之间的距离增加的情况，晶体管之间的耦合明显降低。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (17)
1.一种半导体储存器结构的字线制造方法，其特征在于，包括如下步骤：
提供一衬底，所述衬底表面形成有一衬底保护层；
形成多个第一开口在所述衬底保护层中，以形成藉由所述第一开口间隔的多个衬底保护层单元；
形成一硬掩膜层在所述第一开口中及所述衬底保护层表面；
形成一光阻层在所述硬掩膜层表面，并形成多个第二开口在所述光阻层中，以形成藉由所述第二开口间隔的多个光阻单元，其中，多个所述光阻单元依次排布于所述第一开口之上与所述衬底保护层单元之上，所述第一开口的宽度大于其上的所述光阻单元的宽度，且所述第一开口的两端均突出于其上的所述光阻单元的两端之外，所述衬底保护层单元的宽度大于其上的所述光阻单元的宽度，且所述衬底保护层单元的两端均突出于其上的所述光阻单元的两端之外，使得所述第二开口所打开范围内的所述衬底之上具有由所述硬掩膜层组成的第一遮挡部以及由所述衬底保护层与所述硬掩膜层叠加组成的第二遮挡部；
以所述光阻层、所述硬掩膜层及所述衬底保护层共同作为掩膜，刻蚀得到多个字线凹槽在所述衬底中，所述字线凹槽具有与所述第一遮挡部位置相对应的第一字线凹槽部以及与所述第二遮挡部位置相对应的第二字线凹槽部，所述第一字线凹槽部与所述第二子线凹槽部的深度不同；
基于所述字线凹槽形成多条字线于所述衬底中，所述字线包括填充于所述第一字线凹槽部内的第一字线部及填充于所述第二字线凹槽部内的第二字线部。
2.根据权利要求1所述的半导体储存器结构的字线制造方法，其特征在于，形成多个所述第一开口在所述衬底保护层中包括如下步骤：
形成硬掩膜材料层于所述衬底保护层表面；
形成光阻材料层于所述硬掩膜材料层表面；
依据所述第一开口的图形将所述光阻材料层图形化；
以所述硬掩膜材料层及图形化的所述光阻材料层共同作为掩膜，刻蚀得到多个所述第一开口在所述衬底保护层中。
3.根据权利要求1所述的半导体储存器结构的字线制造方法，其特征在于，基于所述字线凹槽形成多条字线于所述衬底中包括如下步骤：
形成栅氧化层在所述字线凹槽表面
形成扩散阻挡层在所述栅氧化层表面；
沉积导电材料在所述扩散阻挡层表面并填充满所述字线凹槽；
进行回刻，使所述导电材料低于所述衬底上表面。
4.根据权利要求1所述的半导体储存器结构的字线制造方法，其特征在于：还包括形成字线保护层在所述字线表面的步骤。
5.根据权利要求1所述的半导体储存器结构的字线制造方法，其特征在于：所述衬底保护层的刻蚀速率小于所述硬掩膜层的刻蚀速率，使得所述第二字线凹槽部的深度小于所述第一字线凹槽部的深度。
6.根据权利要求1所述的半导体储存器结构的字线制造方法，其特征在于：所述衬底保护层的材料选自氧化硅、氮化硅、碳化硅、氮氧化硅、碳氮化硅、碳氮氧化硅以及氮化硼所构成群组的其中一种，所述硬掩膜层的材料选自氧化硅、氮化硅、碳化硅、氮氧化硅、碳氮化硅、碳氮氧化硅以及氮化硼所构成群组的其中一种蚀刻选择比高于所述衬底保护层的材料。
7.根据权利要求1所述的半导体储存器结构的字线制造方法，其特征在于：所述第一遮挡部与所述第二遮挡部的宽度相同。
8.根据权利要求1所述的半导体储存器结构的字线制造方法，其特征在于：所述字线的底端偏离所述字线的中心平面，其中，所述字线的中心平面定义为穿过所述字线长度方向的顶面中心线且垂直于所述字线顶面的平面。
9.根据权利要求8所述的半导体储存器结构的字线制造方法，其特征在于：相邻两条字线的底端偏离方向相反。
10.根据权利要求1所述的半导体储存器结构的字线制造方法，其特征在于：所述第一字线部与所述第二字线部的连接处具有一内凹角。
11.根据权利要求1所述的半导体储存器结构的字线制造方法，其特征在于：所述衬底中更形成有隔离结构，所述隔离结构在所述衬底中界定出多个有源区，所述字线穿过所述有源区及所述隔离结构。
12.根据权利要求1所述的半导体储存器结构的字线制造方法，其特征在于：至少有一个所述有源区被两条所述字线穿过。
13.一种半导体储存器结构，其特征在于，包括：
衬底；
字线凹槽，形成于所述衬底中，包含具有第一深度的第一字线凹槽及具有第二深度的第二字线凹槽，所述第一字线凹槽及所述第二字线凹槽水平连通，所述第一深度大于所述第二深度；
字线，由第一字线部与第二字线部连接而成，所述第一字线部形成于所述第一字线凹槽中，所述第二字线部形成于所述第二字线凹槽中，所述字线的底端偏离所述字线的中心平面，其中，所述字线的中心平面定义为穿过所述字线长度方向的顶面中心线且垂直于所述字线顶面的平面，所述字线的底端位于所述第一字线凹槽的底端。
14.根据权利要求13所述的半导体储存器结构，其特征在于：所述第一字线部与所述第二字线部的连接处具有一内凹角。
15.根据权利要求13所述的半导体储存器结构，其特征在于：相邻两条字线的底端偏离方向相反。
16.根据权利要求13所述的半导体储存器结构，其特征在于：所述半导体储存器更包括形成于所述衬底中的隔离结构，所述隔离结构在所述衬底中界定出多个有源区，所述字线穿过所述有源区及所述隔离结构。
17.根据权利要求13所述的半导体储存器结构，其特征在于：至少有一个所述有源区被两条所述字线穿过。
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021208642A1 (zh) * | 2020-04-17 | 2021-10-21 | 长鑫存储技术有限公司 | 有源区、有源区阵列及其形成方法 |
| WO2022028028A1 (zh) * | 2020-08-05 | 2022-02-10 | 长鑫存储技术有限公司 | 半导体结构及半导体结构的制造方法 |
| WO2022037275A1 (zh) * | 2020-08-18 | 2022-02-24 | 长鑫存储技术有限公司 | 存储器及其制作方法 |
| WO2022193535A1 (zh) * | 2021-03-18 | 2022-09-22 | 长鑫存储技术有限公司 | 半导体结构的制作方法及半导体结构 |
| JP7457127B2 (ja) | 2021-03-18 | 2024-03-27 | チャンシン メモリー テクノロジーズ インコーポレイテッド | 半導体構造の製造方法及び半導体構造 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060056228A1 (en) * | 2004-09-10 | 2006-03-16 | Till Schloesser | Transistor, memory cell array and method of manufacturing a transistor |
| US20060054958A1 (en) * | 2004-09-10 | 2006-03-16 | Rolf Weis | Fabricating a memory cell array |
| CN1841749A (zh) * | 2005-03-31 | 2006-10-04 | 海力士半导体有限公司 | 具有增加的沟道长度的半导体器件及其制造方法 |
| US20070284650A1 (en) * | 2006-06-07 | 2007-12-13 | Josef Willer | Memory device and a method of forming a memory device |
| CN208189570U (zh) * | 2018-05-25 | 2018-12-04 | 长鑫存储技术有限公司 | 一种半导体储存器结构 |
-
2018
- 2018-05-25 CN CN201810515771.2A patent/CN110534480B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060056228A1 (en) * | 2004-09-10 | 2006-03-16 | Till Schloesser | Transistor, memory cell array and method of manufacturing a transistor |
| US20060054958A1 (en) * | 2004-09-10 | 2006-03-16 | Rolf Weis | Fabricating a memory cell array |
| CN1841749A (zh) * | 2005-03-31 | 2006-10-04 | 海力士半导体有限公司 | 具有增加的沟道长度的半导体器件及其制造方法 |
| US20070284650A1 (en) * | 2006-06-07 | 2007-12-13 | Josef Willer | Memory device and a method of forming a memory device |
| CN208189570U (zh) * | 2018-05-25 | 2018-12-04 | 长鑫存储技术有限公司 | 一种半导体储存器结构 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021208642A1 (zh) * | 2020-04-17 | 2021-10-21 | 长鑫存储技术有限公司 | 有源区、有源区阵列及其形成方法 |
| WO2022028028A1 (zh) * | 2020-08-05 | 2022-02-10 | 长鑫存储技术有限公司 | 半导体结构及半导体结构的制造方法 |
| WO2022037275A1 (zh) * | 2020-08-18 | 2022-02-24 | 长鑫存储技术有限公司 | 存储器及其制作方法 |
| WO2022193535A1 (zh) * | 2021-03-18 | 2022-09-22 | 长鑫存储技术有限公司 | 半导体结构的制作方法及半导体结构 |
| JP7457127B2 (ja) | 2021-03-18 | 2024-03-27 | チャンシン メモリー テクノロジーズ インコーポレイテッド | 半導体構造の製造方法及び半導体構造 |
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