CN105529297A - 用于改进的fin器件性能的气隙间隔件集成 - Google Patents

用于改进的fin器件性能的气隙间隔件集成 Download PDF

Info

Publication number
CN105529297A
CN105529297A CN201510680634.0A CN201510680634A CN105529297A CN 105529297 A CN105529297 A CN 105529297A CN 201510680634 A CN201510680634 A CN 201510680634A CN 105529297 A CN105529297 A CN 105529297A
Authority
CN
China
Prior art keywords
layer
air gap
ild
effect transistor
field effect
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510680634.0A
Other languages
English (en)
Other versions
CN105529297B (zh
Inventor
保罗·雷蒙德·贝塞尔
巴特·范·斯拉文迪克
木村良枝
格拉尔多·A·德尔加迪尼奥
哈拉尔德·奥科伦-施密特
杨邓良
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lam Research Corp
Original Assignee
Lam Research Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lam Research Corp filed Critical Lam Research Corp
Publication of CN105529297A publication Critical patent/CN105529297A/zh
Application granted granted Critical
Publication of CN105529297B publication Critical patent/CN105529297B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H01L29/4991—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material comprising an air gap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明涉及用于改进的FIN器件性能的气隙间隔件集成。一种用于提供气隙间隔件给鳍式场效晶体管器件的方法，其包括：提供包括多个鳍片和布置成横向于所述多个鳍片的虚设栅极的衬底；在所述虚设栅极的周围沉积牺牲间隔件；在所述牺牲间隔件的周围沉积第一层间电介质(ILD)层；相对于所述第一ILD层和所述牺牲间隔件选择性地蚀刻所述虚设栅极；沉积替代金属栅极(RMG)；蚀刻所述RMG的一部分，以创建被所述牺牲间隔件包围的凹部；以及在所述凹部中沉积栅极覆盖层。所述栅极覆盖层至少部分地由所述牺牲间隔件包围，并由碳氧化硅(SiOC)制成。

Description

用于改进的FIN器件性能的气隙间隔件集成
相关申请的交叉引用
本申请要求于2014年10月17日提交的美国临时申请No.62/065284的权益。上面提及的申请的全部公开通过引用并入本文。
技术领域
本发明涉及用于处理衬底的方法，更具体地涉及用于在鳍式场效晶体管(FinFET)器件中集成气隙间隔件的方法。
背景技术
本文提供的背景描述是为了一般地呈现本公开的上下文的目的。在该背景技术部分中所描述的范围内的目前署名的发明人的工作，以及在提交申请时不能视为现有技术的描述的方面，既不明示也不暗示地承认其为对抗本公开的现有技术。
现在参考图1A，示出FinFET器件10，其包括设置在一个或多个下伏层12上的源极区14和漏极区18。源极接触20在垂直方向上从源极区14延伸到布置在源极区14上方的水平平面中的源极接触22。漏极接触28在垂直方向上从漏极区18延伸到布置在漏极区18上方的水平平面中的漏极接触30。栅极区34和38被布置在源极区14和漏极区18之间。多个鳍片40横向延伸到源极区14和漏极区18之间的栅极区38。
现在参考图1B，FinFET器件10的寄生电容限制AC性能。图1B示出了一些寄生电容。第一寄生电容C1出现在源极接触22和漏极接触30之间。第二寄生电容C2出现在源极/漏极接触20、22、28和30和栅极38之间。第三寄生电容C3出现在栅极区34和38与源极区14/漏极区18之间。第四寄生电容C4出现在源极接触20和漏极区18之间。
已经提出了具有相对低的介电常数(k)的间隔件材料以减少寄生电容。例如，已使用具有介电常数k为约7.5的氮化硅(SiN)间隔件。尽管已提出了具有较低的介电常数(K为约5或以下)的其它间隔件材料，但该改进是渐进的。
发明内容
一种用于提供气隙间隔件给鳍式场效晶体管器件的方法，其包括：提供包括多个鳍片和布置成横向于所述多个鳍片的虚设栅极的衬底；在所述虚设栅极周围沉积牺牲间隔件；在所述牺牲间隔件周围沉积第一层间电介质(ILD)层；相对于所述第一ILD层和所述牺牲间隔件选择性地蚀刻所述虚设栅极；沉积替代金属栅极(RMG)；蚀刻所述RMG的一部分，以创建被所述牺牲间隔件包围的凹部；以及在所述凹部中沉积栅极覆盖层。所述栅极覆盖层至少部分地被所述牺牲间隔件包围，并由碳氧化硅(SiOC)制成。
在另一些特征中，所述栅极覆盖层使用远程等离子体工艺沉积。其中所述牺牲间隔件由氮化硅制成。所述方法包括执行所述栅极覆盖层的化学机械研磨(CMP)。
在另一些特征中，所述方法包括蚀刻在所述多个鳍片的相对端部的周围的所述第一ILD层以创建用于自对准接触(SAC)的凹部，以及在所述凹部中沉积所述SAC。所述在所述凹部中沉积所述SAC包括沉积阻挡层和沉积金属层。
在其他特征中，所述阻挡层包括钛层和氮化钛层。所述阻挡层包括WCNx，其中x是大于零的整数。所述SAC包括含有选自钨(W)和钴(Co)中的材料的金属层。
在其他特征中，所述方法包括通过相对于所述第一ILD层、所述栅极覆盖层以及所述SAC选择性地蚀刻所述牺牲间隔件以去除所述牺牲间隔件，从而创建气隙间隔件。所述方法包括在所述气隙间隔件的上部沉积气隙密封件。所述气隙密封件由ILD、二氧化硅、掺杂碳的二氧化硅和SiOC中的至少一种制成。所述沉积所述气隙密封件包括：在所述衬底的顶面上沉积密封层；以及执行所述密封层的化学机械研磨(CMP)以限定所述气隙密封件。
在其他特征中，所述密封层使用等离子体增强化学气相沉积来沉积。所述方法包括在所述衬底上沉积蚀刻停止层。所述蚀刻停止层包括SiOC。所述方法包括在所述蚀刻停止层上沉积第二ILD层。所述方法包括蚀刻所述第二ILD层和所述蚀刻停止层的一部分以打开所述衬底的下伏层的选定部分。
一种鳍式场效晶体管器件，其包括布置多个鳍片。源极接触布置成与所述多个鳍片的第一端接触。漏极接触布置成与所述多个鳍片的第二端接触。金属栅极布置在所述下伏层上在所述源极接触和所述漏极接触之间并与所述源极接触和所述漏极接触间隔开，并与所述多个鳍片接触。所述金属栅极包括由碳氧化硅(SiOC)制成的栅极覆盖层。
在其他特征中，气隙位于第一层间电介质(ILD)层和所述金属栅极之间，所述源极接触和所述栅极之间，以及所述漏极接触和所述栅极之间。气隙密封件位于所述气隙的上部在所述栅极覆盖层和所述第一ILD层之间，在所述栅极覆盖层和所述漏极接触之间，以及在所述栅极覆盖层与所述源极接触之间。所述气隙密封件由选自ILD、二氧化硅、掺杂碳的二氧化硅和碳氧化硅(SiOC)的材料制成。
在其他特征中，蚀刻停止层被设置在所述栅极覆盖层、所述气隙密封件和所述第一ILD层的上方。所述蚀刻停止层由碳氧化硅(SiOC)制成。
在其他特征中，第二ILD层被设置在蚀刻停止层上方。
一种鳍式场效晶体管器件，其包括多个鳍片。源极接触被布置在所述下伏层上与所述多个鳍片的第一端接触。漏极接触被布置成与所述多个鳍片的第二端接触。金属栅极被布置成位于所述源极接触和所述漏极接触之间并与所述源极接触和所述漏极接触间隔开，并与所述多个鳍片接触。气隙位于第一层间电介质(ILD)层和所述金属栅极之间，在所述源极接触和所述栅极之间，以及在所述漏极接触和所述栅极之间。
在其他特征中，栅极覆盖层形成于所述金属栅极上。所述栅极覆盖层由碳氧化硅(SiOC)制成。气隙密封件位于所述气隙的上部在所述栅极覆盖层和所述第一ILD层之间，在所述栅极覆盖层和所述漏极接触之间，以及在所述栅极覆盖层和所述源极接触之间。所述气隙密封件由选自ILD、二氧化硅、掺杂碳的二氧化硅和碳氧化硅(SiOC)的材料制成。
在其他特征中，蚀刻停止层被设置在所述栅极覆盖层、所述气隙密封件和所述第一ILD层上方。所述蚀刻停止层由碳氧化硅(SiOC)制成。第二ILD层被设置在所述蚀刻停止层上方。
本公开内容的适用性的进一步的范围根据详细描述、权利要求和附图将变得显而易见。详细描述和具体实施例旨在仅供说明，并非意图限制本公开的范围。
附图说明
从详细描述和附图中将更充分地理解本发明，其中：
图1A是示出根据现有技术的FinFET器件的立体图；
图1B是示出图1A的FinFET器件的寄生电容的立体图；
图2是示出根据本发明的在浅沟槽隔离(STI)凹部蚀刻后的包括多个鳍片的衬底的实施例的立体图。
图3是示出根据本发明的包括虚设栅极的衬底的实施例的立体图。
图4是示出根据本发明的包括围绕虚设栅极沉积的牺牲间隔件的衬底的实施例的立体图。
图5是示出根据本发明的在去除虚设栅极和围绕牺牲间隔件沉积层间电介质(ILD)后的衬底的实施例的立体图。
图6是示出根据本发明的包括替代金属栅极(RMG)的衬底的实施例的立体图；
图7是示出根据本发明的在RMG中蚀刻凹部之后的衬底的实施例的立体图。
图8是示出根据本发明的在凹部沉积栅极覆盖层之后的衬底的实施例的立体图。
图9是示出根据本发明的在化学机械研磨(CMP)栅极覆盖层之后的衬底的实施例的立体图；
图10是示出根据本发明的在蚀刻氧化物以并入邻近于鳍片的相对端部的自对准接触(SAC)线路后的衬底的实施例的立体图；
图11是示出根据本发明的用金属填充SAC后的衬底的实施例的立体图；
图12是示出根据本发明的在去除牺牲间隔件后的衬底的实施例的立体图。
图13是示出根据本发明的在气隙上沉积密封层之后的衬底的实施例的立体图。
图14是示出根据本发明的在密封层上执行CMP以创建气隙密封件之后的衬底的实施例的立体图；
图15是示出根据本发明的衬底、气隙密封件和在气隙密封件下方的间隙的实施例的立体剖视图；
图16是示出根据本发明的沉积之后的蚀刻停止层和ILD层的实施例的立体剖视图；以及
图17A-19是示出根据本发明的在用以打开衬底至衬底的各子层的处理步骤之后的衬底的各种实施例的立体剖视图。
在附图中，参考数字可以被重复使用，以确定相似和/或相同的元件。
具体实施方式
本公开涉及具有气隙间隔件的FinFET器件和将气隙间隔件集成到FinFET器件中的方法。气隙间隔件在集成过程中使用牺牲间隔件形成。在自对准源极/漏极接触形成之后，牺牲间隔件随后被去除。气隙间隔件减少了FinFET寄生电容。可以在不损失工艺窗口或放宽光刻覆盖要求的情况下实现低寄生电容。
现在参考图2-3，分别示出了浅沟槽间隔(STI)凹部蚀刻和形成虚设栅极之后的衬底。在图2中，衬底100包括ILD层110和多个鳍片114。ILD层110可以由低k电介质、掺杂的氧化物、可流动的氧化物、二氧化硅(SiO2)或其它合适的材料制成。在一些实施例中，多个鳍片114可由插入了STI氧化物的硅(Si)制成。STI氧化物也可位于多个鳍片114的顶面上。
在图3中，虚设栅极118被沉积在多个鳍片114上并被蚀刻。在一些实施例中，虚设栅极118被布置在ILD层110上，并横向于多个鳍片114延伸。在一些实施例中，虚设栅极118由多晶硅制成。硬掩模层122可以被用于在蚀刻期间掩蔽虚设栅极118。
现在参考图4-5，分别为牺牲间隔件被沉积并被蚀刻以及虚设栅极被去除。在图4中，牺牲间隔件128被沉积在虚设栅极118的外表面周围并被蚀刻。在一些实施例中，牺牲间隔件128由氮化硅(SiN)制成。在图5中，ILD层132沉积在牺牲间隔件128周围。此外，虚设栅极118和硬掩模层122通过蚀刻或灰化去除。在一些实施例中，形成虚设栅极118的硅相对于衬底100的氮化硅(SiN)和二氧化硅(SiO2)材料被选择性地蚀刻。
在图6中，示出了替代金属栅极(RMG)的形成。替代金属栅极(RMG)138被沉积在虚设栅极118的之前的位置。在一些实施例中，RMG138具有高介电(HK)常数，预定厚度为介于1和10nm之间。在一些实施例中，RMG138由下列材料制成：高介电常数材料，例如氧化铪(HfO2)，HfSiO2、氧化铝(Al2O3)、氧化锆(ZrO2)或氧化钛(TiO2)之；金属功函数设定材料，诸如氮化钛(TiN)、氮化钛铝(TiAlN)、氮化钨(WNx)(其中，x是整数)、氮化碳钨(WCNx)、钴(Co)、或其它金属；以及体导电金属，如钨(W)、钴(Co)或铝(Al)和它们的合金。在一些实施例中，化学机械研磨(CMP)可以在RMG138的沉积之后进行。在一些实施例中，在CMP后RMG138的顶面与牺牲间隔件128以及ILD层132的顶面共面。
现在参考图7，RMG138相对于氮化硅(SiN)和二氧化硅(SiO2)被选择性地和部分地蚀刻。更具体地说，RMG138以相对于牺牲间隔件128和ILD层132的顶面向下的方向被部分地和选择性地蚀刻以在RMG138中创建凹部139。RMG138的顶面141位于包括牺牲间隔件128和ILD层132的顶面的平面的下方。
现在参考图8-9，分别示出栅极覆盖层沉积和栅极覆盖层的化学机械研磨(CMP)。在图8中，栅极覆盖层144被沉积在RMG138中的凹部和衬底100的顶面上。在一些实施例中，栅极覆盖层144可以由碳氧化硅(SiOC)或其他合适的材料制成。在一些实施例中，栅极覆盖层144使用如在于2012年6月12日提交的标题为“SiOC类膜的远程等离子体基沉积”的共同转让的美国专利申请No.13/494836中描述的工艺进行沉积，所述申请的全部内容通过引用并入本文。在一些实施例中，栅极覆盖层144使用其中描述的远程等离子体工艺进行沉积。
在图9中，执行栅极覆盖层144的CMP以创建栅极覆盖层145到RMG138上。在一些实施例中，在CMP之后栅极覆盖层145与牺牲间隔件128和ILD层132的顶面共面。
现在参考图10-12，分别示出了自对准接触(SAC)蚀刻，去除SAC填充和牺牲间隔件。在图10中，ILD层132的包围多个鳍片114的相对侧的区域被掩蔽并使用相对于栅极覆盖层和牺牲间隔件选择性地蚀刻ILD的蚀刻进行蚀刻以暴露多个鳍片114和创建自对准接触区域。在图11中，自对准接触区域用SAC材料152填充。在一些实施例中，SAC材料152包括金属层153或阻挡层153和沉积在阻挡层153上的金属层155。在一些实施例中，阻挡层153包括钛(Ti)和氮化钛(TiN)双层，金属层155包括钨(W)，但也可以使用其它材料，如WCNx用于阻挡，Co用于金属层。在图12中，牺牲间隔件128被去除。
例如，牺牲间隔件128的蚀刻可以是相对于其它暴露材料的氮化硅的选择性蚀刻。蚀刻可以是湿法或干法蚀刻。在一些实施例中，氮化硅使用在于2015年4月1日提交的标题为“在蚀刻氮化硅时实现超高选择性的方法”的共同转让的美国专利申请序列No.14/676710中描述的方法进行蚀刻，所述申请的全部内容通过引用并入本文。在一些实施例中，氮化硅使用在于2015年10月15日提交的标题为“用于超高选择性氮化物蚀刻的系统和方法”的共同转让的美国专利临时申请序列No.62/241827中描述的方法进行蚀刻，所述申请的全部内容通过引用并入本文。
现在参考图13-15，密封层被沉积在衬底上，执行CMP以创建气隙间隔件。在图13中，密封层156被沉积在衬底100的顶面上。在沉积过程中，在去除牺牲间隔件128之后创建的气隙159的上部由密封层156至少部分地填充。在一些实施例中，密封层156由ILD、二氧化硅(SiO2)、碳掺杂的二氧化硅，或碳氧化硅(SiOC)制成。在一些实施例中，密封层156使用等离子体增强化学气相沉积(PECVD)沉积，但也可使用其他的沉积工艺。
在一些实施例中，密封层156包括使用等离子体增强化学气相沉积来沉积的SiCO，所述等离子体增强化学气相沉积如于2012年6月12日提交的标题为“SiOC类膜的远程等离子体基沉积”的共同转让的美国专利申请No.13/494836中描述的沉积，所述申请的全部内容通过引用并入本文。在一些实施例中，面包条效应(breadloafeffect)出现在气隙的顶部以夹断气隙。
在图14中，CMP用于去除位于衬底100的顶面上的密封层156的一部分以创建气隙密封157。在一些实施例中，CMP后气隙密封157的顶面与SAC145和ILD层132的顶面是共面的。在图15中，示出了衬底的沿平行于多个鳍片114并与其隔离开的平面形成的横截面。气隙159位于气隙密封157的下方。
现在参考图16，蚀刻停止层164被沉积在衬底100的顶面上。在一些实施例中，蚀刻停止层164包括SiOC，但也可以使用其它材料。在一些实施例中，SiOC如在2012年6月12日提交的标题为“SiOC类膜的远程等离子体基沉积”的共同转让的美国专利申请No.13/494836中所描述的进行沉积，该申请的全部内容通过引用并入本文。ILD层166沉积在蚀刻停止层164上。
现在参考图17A-19，进行各种不同的蚀刻步骤，以打开衬底的不同部分。在图17A-17B中，示出各种蚀刻步骤的实施例。在图17A中，ILD层166被蚀刻以选择性地暴露蚀刻停止层164的部分190中的下伏层。在图17B中，蚀刻停止层164被蚀刻，以打开SAC145、气隙密封157、金属层155和ILD层132的部分用于进一步处理。
在图18A和18B中，ILD层166和蚀刻停止层164被蚀刻，以选择性地暴露衬底100的部分192中的下伏层。在图18B中，气隙密封157、金属层155和ILD层132的不同部分被打开用于进一步处理。
在图19中，ILD层166被图案化并蚀刻以暴露衬底100的部分198和200中的下伏层。气隙密封157、金属层155、RMG138和ILD层132的一部分被打开用于进一步处理。可以理解的是，各种其他子层可被打开以用于进一步处理。
现在参考图20，示出了用于产生FinFET器件的气隙间隔件的方法300。在304，在衬底上设置ILD层和多个鳍片。在308，沉积虚设多晶硅栅极。在312，围绕虚设多晶硅栅极沉积牺牲间隔件，围绕牺牲间隔件沉积ILD层。在314，去除虚设多晶栅极。在320，沉积替代金属栅极(RMG)。在322，凹部被蚀刻进入(RMG)的一部分。在326，在RMG顶部上的凹部填充栅极覆盖层。在328，在栅极覆盖层上执行CMP。在332，围绕多个鳍片蚀刻自对准接触(SAC)。在336，用阻挡层和金属层填充SAC。在338，去除牺牲间隔件以创建气隙。在342，在由牺牲间隔件正式占据的间隙区域的一部分沉积气隙间隔件材料。在348，在衬底上沉积蚀刻停止层和ILD层。在350，ILD和蚀刻停止层的部分被选择性地打开，以允许衬底的下伏层进一步连接和处理。
前面的描述在本质上仅仅是说明性的，并且决不旨在限制本公开、本公开的应用或用途。本公开的广泛教导可以以各种形式来实现。由于其它的修改将根据对附图、说明书和权利要求书的研究变得显而易见，因此，虽然本公开包括特定实施例，但本公开的真实范围不应当受此限制。但是应当理解的是，方法中的一个或多个步骤可以以不同的顺序(或同时)而不改变本公开的原理来执行。此外，虽然各实施方式以上描述为具有某些特征，但相对于本公开的任何实施方式描述的这些特征中的任何一个或多个特征可以以任何其它实施方式的特征和/或与任何其它实施方式的特征结合的方式来实施，即使该结合没有被明确说明也是如此。换句话说，所描述的实施方式不是相互排斥的，一个或多个实施方式与另一个实施方式的排列仍处于本公开的范围之内。
使用包括“连接”、“啮合”、“耦接”、“相邻”、“邻近”、“…上的”，“上方”、“下方”和“设置在”的各种术语描述元件之间(例如，模块、电路元件、半导体层等之间)的空间和功能性关系。除非明确描述为“直接”，否则当在上述公开中描述第一和第二元件之间的关系时，这种关系可以是直接的关系，其中没有其他中间元件存在于第一和第二元件之间，但也可以是间接的关系，其中一个或多个中间元件(在空间上或功能上)存在于第一和第二元件之间。如本文所用的，短语“A、B和C中的至少一个”应该被理解为是指使用非排他性逻辑“或”(OR)的逻辑(A或B或C)，并不应该理解为“至少一个A”、“至少一个B”和“至少一个C”。

Claims (34)

1.一种用于提供气隙间隔件给鳍式场效晶体管器件的方法，其包括：
提供包括多个鳍片和布置成横向于所述多个鳍片的虚设栅极的衬底；
在所述虚设栅极的周围沉积牺牲间隔件；
在所述牺牲间隔件的周围沉积第一层间电介质(ILD)层；
相对于所述第一ILD层和所述牺牲间隔件选择性地蚀刻所述虚设栅极；
沉积替代金属栅极(RMG)；
蚀刻所述RMG的一部分，以创建被所述牺牲间隔件包围的凹部；以及
在所述凹部中沉积栅极覆盖层，其中，所述栅极覆盖层至少部分地由所述牺牲间隔件包围，并由碳氧化硅(SiOC)制成。
2.如权利要求1所述的方法，其中所述栅极覆盖层使用远程等离子体工艺沉积。
3.如权利要求1所述的方法，其中所述牺牲间隔件由氮化硅制成。
4.如权利要求1所述的方法，其还包括执行所述栅极覆盖层的化学机械研磨(CMP)。
5.如权利要求1所述的方法，其还包括：
蚀刻所述多个鳍片的相对端部的周围的所述第一ILD层以创建用于自对准接触(SAC)的凹部；以及
在所述凹部中沉积所述SAC。
6.如权利要求5所述的方法，其中所述在所述凹部中沉积所述SAC包括：
沉积阻挡层；以及
沉积金属层。
7.如权利要求6所述的方法，其中所述阻挡层包括钛层和氮化钛层。
8.如权利要求6所述的方法，其中所述阻挡层包括WCNx，其中x是大于零的整数。
9.如权利要求5所述的方法，其中所述SAC包括含有选自钨(W)和钴(Co)中的材料的金属层。
10.如权利要求5所述的方法，其还包括通过相对于所述第一ILD层、所述栅极覆盖层以及所述SAC选择性地蚀刻所述牺牲间隔件以去除所述牺牲间隔件，从而创建气隙间隔件。
11.如权利要求10所述的方法，其还包括在所述气隙间隔件的上部沉积气隙密封件。
12.如权利要求11所述的方法，其中所述气隙密封件由ILD、二氧化硅、掺杂碳的二氧化硅和SiOC中的至少一种制成。
13.如权利要求11所述的方法，其中所述沉积所述气隙密封件包括：
在所述衬底的顶面上沉积密封层；以及
执行所述密封层的化学机械研磨(CMP)以限定所述气隙密封件。
14.如权利要求13所述的方法，其中所述密封层使用等离子体增强化学气相沉积来沉积。
15.如权利要求13所述的方法，其还包括在所述衬底上沉积蚀刻停止层。
16.如权利要求15所述的方法，其中所述蚀刻停止层包括SiOC。
17.如权利要求15所述的方法，其还包括在所述蚀刻停止层上沉积第二ILD层。
18.如权利要求17所述的方法，其还包括蚀刻所述第二ILD层和所述蚀刻停止层的一部分以打开所述衬底的下伏层的选定部分。
19.如权利要求1所述的方法，其中所述虚设栅极由多晶硅制成。
20.一种鳍式场效晶体管器件，其包括：
多个鳍片；
源极接触，其布置成与所述多个鳍片的第一端接触；
漏极接触，其布置成与所述多个鳍片的第二端接触；以及
金属栅极，其布置在所述源极接触和所述漏极接触之间并与所述源极接触和所述漏极接触间隔开，并与所述多个鳍片接触，其中所述金属栅极包括由碳氧化硅(SiOC)制成的栅极覆盖层。
21.如权利要求20所述的鳍式场效晶体管器件，其还包括：
第一层间电介质(ILD)层；以及
气隙，其位于所述第一ILD层和所述金属栅极之间，所述源极接触和所述栅极之间，以及所述漏极接触和所述栅极之间。
22.如权利要求21所述的鳍式场效晶体管器件，其还包括位于所述气隙的上部在所述栅极覆盖层和所述第一ILD层之间的，在所述栅极覆盖层和所述漏极接触之间的，以及在所述栅极覆盖层与所述源极接触之间的气隙密封件。
23.如权利要求22所述的鳍式场效晶体管器件，其中所述气隙密封件由选自ILD、二氧化硅、掺杂碳的二氧化硅和碳氧化硅(SiOC)的材料制成。
24.如权利要求22所述的鳍式场效晶体管器件，其还包括设置在所述栅极覆盖层、所述气隙密封件和所述第一ILD层上方的蚀刻停止层。
25.如权利要求24所述的鳍式场效晶体管器件，其中所述蚀刻停止层由碳氧化硅(SiOC)制成。
26.如权利要求24所述的鳍式场效晶体管器件，其还包括设置在所述蚀刻停止层上方的第二ILD层。
27.一种鳍式场效晶体管器件，其包括：
多个鳍片；
源极接触，其布置成与所述多个鳍片的第一端接触；
漏极接触，其布置成与所述多个鳍片的第二端接触；
金属栅极，其布置在所述源极接触和所述漏极接触之间并与所述源极接触和所述漏极接触间隔开，并与所述多个鳍片接触；
第一层间电介质(ILD)层；以及
气隙，其位于所述第一ILD层和所述金属栅极之间，在所述源极接触和所述栅极之间，以及在所述漏极接触和所述栅极之间。
28.如权利要求27所述的鳍式场效晶体管器件，其还包括形成于所述金属栅极上的栅极覆盖层。
29.如权利要求28所述的鳍式场效晶体管器件，其中所述栅极覆盖层由碳氧化硅(SiOC)制成。
30.如权利要求28所述的鳍式场效晶体管器件，其还包括位于所述气隙的上部在所述栅极覆盖层和所述第一ILD层之间的，在所述栅极覆盖层和所述漏极接触之间的，以及在所述栅极覆盖层和所述源极接触之间的气隙密封件。
31.如权利要求30所述的鳍式场效晶体管器件，其中所述气隙密封件由选自ILD、二氧化硅、掺杂碳的二氧化硅和碳氧化硅(SiOC)的材料制成。
32.如权利要求30所述的鳍式场效晶体管器件，其还包括设置在所述栅极覆盖层、所述气隙密封件和所述第一ILD层上方的蚀刻停止层。
33.如权利要求32所述的鳍式场效晶体管器件，其中所述蚀刻停止层由碳氧化硅(SiOC)制成。
34.如权利要求32所述的鳍式场效晶体管器件，其还包括设置在所述蚀刻停止层上方的第二ILD层。
CN201510680634.0A 2014-10-17 2015-10-19 用于改进的fin器件性能的气隙间隔件集成 Active CN105529297B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201462065284P 2014-10-17 2014-10-17
US62/065,284 2014-10-17
US14/884,264 2015-10-15
US14/884,264 US9515156B2 (en) 2014-10-17 2015-10-15 Air gap spacer integration for improved fin device performance

Publications (2)

Publication Number Publication Date
CN105529297A true CN105529297A (zh) 2016-04-27
CN105529297B CN105529297B (zh) 2019-04-02

Family

ID=55749703

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510680634.0A Active CN105529297B (zh) 2014-10-17 2015-10-19 用于改进的fin器件性能的气隙间隔件集成

Country Status (4)

Country Link
US (1) US9515156B2 (zh)
KR (1) KR20160045615A (zh)
CN (1) CN105529297B (zh)
TW (1) TWI682545B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108511525A (zh) * 2016-02-29 2018-09-07 三星电子株式会社 半导体器件
CN109755120A (zh) * 2017-11-02 2019-05-14 Imec 非营利协会 用于形成源极/漏极接触的方法
CN112582401A (zh) * 2019-09-30 2021-03-30 台湾积体电路制造股份有限公司 半导体结构及其形成方法

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9824893B1 (en) 2016-06-28 2017-11-21 Lam Research Corporation Tin oxide thin film spacers in semiconductor device manufacturing
US9911804B1 (en) 2016-08-22 2018-03-06 International Business Machines Corporation Vertical fin field effect transistor with air gap spacers
US9941352B1 (en) 2016-10-05 2018-04-10 International Business Machines Corporation Transistor with improved air spacer
US10453943B2 (en) 2016-11-29 2019-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. FETS and methods of forming FETS
US10020198B1 (en) * 2016-12-15 2018-07-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure having low-k spacer and method of manufacturing the same
US10026824B1 (en) 2017-01-18 2018-07-17 Globalfoundries Inc. Air-gap gate sidewall spacer and method
KR20180093798A (ko) * 2017-02-13 2018-08-22 램 리써치 코포레이션 에어 갭들을 생성하는 방법
US10546748B2 (en) 2017-02-17 2020-01-28 Lam Research Corporation Tin oxide films in semiconductor device manufacturing
CN108573926B (zh) * 2017-03-09 2020-01-21 联华电子股份有限公司 半导体存储装置以及其制作方法
US10134866B2 (en) 2017-03-15 2018-11-20 International Business Machines Corporation Field effect transistor air-gap spacers with an etch-stop layer
US10128334B1 (en) 2017-08-09 2018-11-13 Globalfoundries Inc. Field effect transistor having an air-gap gate sidewall spacer and method
US10229983B1 (en) 2017-11-16 2019-03-12 International Business Machines Corporation Methods and structures for forming field-effect transistors (FETs) with low-k spacers
US10411114B2 (en) 2017-12-21 2019-09-10 International Business Machines Corporation Air gap spacer with wrap-around etch stop layer under gate spacer
US10211092B1 (en) 2018-01-28 2019-02-19 International Business Machines Corporation Transistor with robust air spacer
JP7334166B2 (ja) 2018-01-30 2023-08-28 ラム リサーチ コーポレーション パターニングにおける酸化スズマンドレル
US10367076B1 (en) 2018-01-31 2019-07-30 International Business Machines Corporation Air gap spacer with controlled air gap height
WO2019182872A1 (en) 2018-03-19 2019-09-26 Lam Research Corporation Chamfer-less via integration scheme
US10388747B1 (en) 2018-03-28 2019-08-20 Globalfoundries Inc. Gate contact structure positioned above an active region with air gaps positioned adjacent the gate structure
US10522649B2 (en) 2018-04-27 2019-12-31 International Business Machines Corporation Inverse T-shaped contact structures having air gap spacers
US10608096B2 (en) 2018-06-11 2020-03-31 International Business Machines Corporation Formation of air gap spacers for reducing parasitic capacitance
US10535771B1 (en) 2018-06-25 2020-01-14 Globalfoundries Inc. Method for forming replacement air gap
US10629739B2 (en) 2018-07-18 2020-04-21 Globalfoundries Inc. Methods of forming spacers adjacent gate structures of a transistor device
US10580692B1 (en) 2018-09-12 2020-03-03 International Business Machines Corporation Integration of air spacer with self-aligned contact in transistor
US10692987B2 (en) 2018-10-19 2020-06-23 Globalfoundries Inc. IC structure with air gap adjacent to gate structure and methods of forming same
US10679894B2 (en) 2018-11-09 2020-06-09 Globalfoundries Inc. Airgap spacers formed in conjunction with a late gate cut
US10903331B2 (en) 2019-03-25 2021-01-26 International Business Machines Corporation Positioning air-gap spacers in a transistor for improved control of parasitic capacitance
WO2020263757A1 (en) 2019-06-27 2020-12-30 Lam Research Corporation Alternating etch and passivation process
US11282920B2 (en) * 2019-09-16 2022-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with air gap on gate structure and method for forming the same
US11929314B2 (en) * 2021-03-12 2024-03-12 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures including a fin structure and a metal cap

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050191795A1 (en) * 2004-03-01 2005-09-01 Dureseti Chidambarrao Method of manufacture of FinFET devices with T-shaped fins and devices manufactured thereby
CN103828057A (zh) * 2011-09-30 2014-05-28 英特尔公司 用于晶体管栅极的帽盖介电结构
CN103843119A (zh) * 2011-09-30 2014-06-04 英特尔公司 非平面晶体管鳍状物制造
CN104103577A (zh) * 2013-04-12 2014-10-15 爱思开海力士有限公司 具有气隙的半导体器件及其制造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8703556B2 (en) * 2012-08-30 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050191795A1 (en) * 2004-03-01 2005-09-01 Dureseti Chidambarrao Method of manufacture of FinFET devices with T-shaped fins and devices manufactured thereby
CN103828057A (zh) * 2011-09-30 2014-05-28 英特尔公司 用于晶体管栅极的帽盖介电结构
CN103843119A (zh) * 2011-09-30 2014-06-04 英特尔公司 非平面晶体管鳍状物制造
CN104103577A (zh) * 2013-04-12 2014-10-15 爱思开海力士有限公司 具有气隙的半导体器件及其制造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108511525A (zh) * 2016-02-29 2018-09-07 三星电子株式会社 半导体器件
CN108511525B (zh) * 2016-02-29 2021-08-03 三星电子株式会社 半导体器件
CN109755120A (zh) * 2017-11-02 2019-05-14 Imec 非营利协会 用于形成源极/漏极接触的方法
CN109755120B (zh) * 2017-11-02 2021-03-30 Imec 非营利协会 用于形成源极/漏极接触的方法
CN112582401A (zh) * 2019-09-30 2021-03-30 台湾积体电路制造股份有限公司 半导体结构及其形成方法

Also Published As

Publication number Publication date
TWI682545B (zh) 2020-01-11
CN105529297B (zh) 2019-04-02
KR20160045615A (ko) 2016-04-27
US20160111515A1 (en) 2016-04-21
TW201626564A (zh) 2016-07-16
US9515156B2 (en) 2016-12-06

Similar Documents

Publication Publication Date Title
CN105529297A (zh) 用于改进的fin器件性能的气隙间隔件集成
US11018148B2 (en) Semiconductor memory device and method for manufacturing same
US9514980B2 (en) Semiconductor device with air gap and method for fabricating the same
US9679985B1 (en) Devices and methods of improving device performance through gate cut last process
US9368502B2 (en) Replacement gate multigate transistor for embedded DRAM
US9478548B2 (en) Semiconductor devices and methods of manufacturing semiconductor devices
US20130093093A1 (en) Semiconductor device with damascene bit line and method for fabricating the same
TWI774831B (zh) 製造半導體裝置的方法以及半導體裝置
US20120292716A1 (en) Dram structure with buried word lines and fabrication thereof, and ic structure and fabrication thereof
JP2014049707A (ja) 半導体装置およびその製造方法
CN108010883A (zh) 动态随机存取存储器结构及其制造方法
US9263317B2 (en) Method of forming buried word line structure
TWI497649B (zh) 埋入式字元線結構及其製造方法
CN108695382B (zh) 半导体装置及其制造方法
US20210043631A1 (en) Semiconductor Constructions, and Semiconductor Processing Methods
JP2009021269A (ja) 半導体装置及びその製造方法
WO2023108972A1 (zh) 半导体结构的形成方法、叠层结构及其形成方法
CN103855026B (zh) FinFET及其制造方法
TWI757043B (zh) 半導體記憶體結構及其形成方法
US7863174B2 (en) Vertical pillar transistor
US20140021555A1 (en) Manufacturing method of semiconductor device and semiconductor device
CN203038895U (zh) 一种半导体结构
JP2013201387A (ja) ３次元トランジスタおよびその製造方法
CN115346982A (zh) 动态随机存取存储器及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant