CN102074498A - 集成电路及其形成方法 - Google Patents

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Abstract

本发明提供一种集成电路及其形成方法，该方法包含：在一晶体管的一栅极的上方，形成一第一介电层。在上述第一介电层的上方，形成一蚀刻停止层。形成一开口，其穿透上述第一介电层与上述蚀刻停止层，而暴露出上述晶体管的一源/漏极区。在上述开口内形成一金属层，上述金属层接触上述晶体管的上述源/漏极区。上述金属层具有一表面，上述表面是至少部分地实质上齐平于上述蚀刻停止层的一第一上表面。形成一镶嵌结构，其连接于上述金属层。本发明的实施例中，蚀刻停止层可合意地保护介电层，使其免于受到用以形成镶嵌开口的一导孔蚀刻工艺和/或一沟槽蚀刻工艺的凹蚀。

Description

集成电路及其形成方法
技术领域
本发明主要涉及半导体电路，特别涉及集成电路及其形成方法。
背景技术
半导体集成电路(integrated circuit；IC)工业已历经了快速成长。在半导体材料与设计的技术的进步已制造了数个世代的集成电路，其中每个世代的电路都比前一个世代还小且复杂。然而，上述的进步增加了集成电路的加工与制造的复杂度，且为了实现这样的进步，在集成电路的加工与制造需要相同的发展。
在集成电路的进化路线方面，功能密度(例如每芯片面积内互连的装置数量)已普遍地增加，而几何尺寸(使用一制造的工艺所能达成的最小构件(或线路))则已减少。此一尺寸缩减的过程一般而言，是借由增加制造效率与降低相关的成本而获益。这样的尺寸缩减亦造成了相对较高的功率消耗值，而其可借由使用低功率消耗装置来解决，上述低功率消耗装置例如为互补式金属-氧化物-半导体(complementary metal-oxide-semiconductor；CMOS)装置。
发明内容
本发明是提供一种集成电路的形成方法，包含：在一晶体管的一栅极的上方，形成一第一介电层；在上述第一介电层的上方，形成一蚀刻停止层；形成一开口，其穿透上述第一介电层与上述蚀刻停止层，而暴露出上述晶体管的一源/漏极区；在上述开口内形成一金属层，上述金属层接触上述晶体管的上述源/漏极区，其中上述金属层具有一表面，上述表面是至少部分地实质上齐平于上述蚀刻停止层的一第一上表面；以及形成一镶嵌结构，其连接于上述金属层。
在上述集成电路的形成方法中，较好为在上述开口内形成上述金属层的步骤包含：在上述开口内及上述蚀刻停止层的上方形成一金属材料；以及移除在上述蚀刻停止层上方的上述金属材料的一部分及上述蚀刻停止层的一部分，以得到上述金属层。
在上述集成电路的形成方法中，较好为：将上述蚀刻停止层沉积至
Figure BSA00000336757800021
或以上的厚度，上述移除步骤中上述金属材料相对于上述蚀刻停止层的蚀刻选择比为5或以上，且在上述移除步骤之后，上述蚀刻停止层的留下来的厚度为
Figure BSA00000336757800022
或以上。
在上述集成电路的形成方法中，较好为还包含：在上述蚀刻停止层的上方形成一第二介电层；以及将上述开口形成为穿透上述第二介电层。
在上述集成电路的形成方法中，较好为：在上述开口内形成上述金属层的步骤包含：在上述开口内及上述第二介电层的上方形成一金属材料；以及移除在上述第二介电层上方的上述金属材料的一部分及上述第二介电层的至少一部分，以得到上述金属层。
在上述集成电路的形成方法中，较好为：将上述蚀刻停止层沉积至
Figure BSA00000336757800023
或以上的厚度，上述移除步骤中上述金属材料相对于上述蚀刻停止层的蚀刻选择比为5或以上。
在上述集成电路的形成方法中，较好为：上述蚀刻停止层还具有一第二上表面，上述第一上表面并未齐平于上述第二上表面，且上述金属层是形成在上述第一上表面与上述第二上表面的一界面。
在上述集成电路的形成方法中，较好为：形成上述镶嵌结构的步骤包含：在上述蚀刻停止层上方的一第三介电层内形成一镶嵌开口，同时使用上述蚀刻停止层来保护上述第一介电层；以及在上述镶嵌开口内形成上述镶嵌结构。
本发明又提供一种集成电路的形成方法，包含：在一晶体管的一栅极的上方形成一第一介电层；在上述第一介电层的上方形成一蚀刻停止层；在上述蚀刻停止层的上方形成一第二介电层；形成穿透上述第二介电层、上述蚀刻停止层、与上述第一介电层的一开口，而暴露出上述晶体管的一源/漏极区；在上述开口内及上述第二介电层的上方形成一金属材料；移除上述第二介电层上方的上述金属材料的一部分与上述第二介电层的至少一部分，以得到上述开口内的一金属层；以及形成与上述金属层连接的一镶嵌结构。
在上述集成电路的形成方法中，较好为：上述金属层是与上述晶体管的上述源/漏极区连接，且上述金属层具有至少一表面，上述至少一表面是至少部分地实质上齐平于上述蚀刻停止层的一第一上表面。
在上述集成电路的形成方法，较好为：是将上述蚀刻停止层沉积至
Figure BSA00000336757800031
或以上的厚度，上述移除步骤中上述金属材料相对于上述蚀刻停止层的蚀刻选择比为5或以上。
在上述集成电路的形成方法中，较好为：上述蚀刻停止层还具有一第二上表面，上述第一上表面并未齐平于上述第二上表面，且上述金属层是形成在上述第一上表面与上述第二上表面的一界面。
在上述集成电路的形成方法中，较好为形成上述镶嵌结构的步骤包含：在上述蚀刻停止层上方的一第三介电层内形成一镶嵌开口，同时使用上述蚀刻停止层来保护上述第一介电层；以及在上述镶嵌开口内形成上述镶嵌结构。
本发明又提供一种集成电路，包含：一介电层，其置于一晶体管的一栅极的上方；一蚀刻停止层，其置于上述介电层的上方；一金属层，其延伸是穿透上述介电层与上述蚀刻停止层，并接触上述晶体管的一源/漏极区，其中上述金属层具有至少一表面，上述至少一表面是至少部分地实质上齐平于上述蚀刻停止层的一第一上表面；以及一镶嵌结构，其连接于上述金属层。
在上述集成电路中，较好为：上述蚀刻停止层还具有一第二上表面，上述第一上表面并未齐平于上述第二上表面，且上述金属层是形成在上述第一上表面与上述第二上表面的一界面。
在上述集成电路中，较好为：上述栅极的一边缘是实质上齐平于上述镶嵌结构的一边缘。
在上述集成电路中，较好为：位于上述栅极的正上方的上述介电层的厚度，是实质上等于位于不具上述栅极的区域的上述介电层的厚度。
本发明的实施例中，蚀刻停止层可合意地保护介电层，使其免于受到用以形成镶嵌开口的一导孔蚀刻工艺和/或一沟槽蚀刻工艺的凹蚀。
附图说明
图1A～图1H是一系列的剖面图，是显示一例示的集成电路的制造方法。
图2是一示意的剖面图，是显示一个系统，其包含置于一基板上方的一例示的集成电路。
主要附图标记说明：
t1～厚度                   t2～厚度
101～基底                  103～栅极
103a～边缘
105a～源/漏极区            105b～源/漏极区
107～蚀刻停止层            107a～蚀刻停止层
109～介电层                109a～介电层
111～蚀刻停止层            111a～蚀刻停止层
120～介电层                120a～介电层
130～蚀刻停止层            130a～蚀刻停止层
130b～蚀刻停止层           131a～上表面
131b～上表面               140～介电层
140a～介电层               145a～接触开口
145b～接触开口             150～金属材料
150a～金属层               150b～金属层
151a～表面                 151b～表面
152～表面                  155～移除工艺
160～介电层                165～镶嵌开口
170～镶嵌结构              170a～边缘
200～系统                  201～基板
202～集成电路              205～凸块
具体实施方式
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合附图，作详细说明如下。
一用以形成与一导通层连接的一接触金属层的已知方法，是包含在一晶体管的一金属栅极上形成一层间介电(interlayer dielectric；ILD)层。然后，将一接触开口形成于上述层间介电层内，以暴露上述晶体管的一源/漏极区。然后，在上述接触开口内及上述层间介电层的上方，形成一金属材料。实行一化学机械研磨(chemical-mechanical polish；CMP)工艺，以移除上述层间介电层上方的上述金属材料，而在留下来的层间介电层内形成接触金属层。上述化学机械研磨工艺亦能将上述留下来的层间介电层与上述接触金属层的表面平坦化，而使上述留下来的层间介电层的表面齐平于上述接触金属层的表面。已发现在具有及不具上述金属栅极的区域上的上述留下来的层间介电层的厚度不同，也就是在上述栅极的正上方的上述留下来的层间介电层的厚度，是小于不具上述金属栅极的区域上的上述留下来的层间介电层的厚度。
在平坦化上述留下来的层间介电层与上述接触金属层的表面之后，在上述留下来的层间介电层与上述接触金属层上沉积一蚀刻停止层。然后，在上述蚀刻停止层上，沉积一金属间介电(inter-metal dielectric；IMD)层。一双镶嵌开口则形成于上述金属间介电层内，而暴露出上述接触金属层。为了要形成上述双镶嵌开口，则实行一导孔蚀刻工艺和/或一沟槽蚀刻工艺，以蚀穿上述蚀刻停止层来暴露出上述接触金属层。
如前所述，在上述化学机械研磨工艺之后，在上述栅极正上方的上述留下来的层间介电层已变得较薄。蚀穿上述蚀刻停止层的上述导孔蚀刻工艺和/或沟槽蚀刻工艺可能会不合意地凹蚀上述留下来的层间介电层和/或触及上述金属栅极。如果将用于形成一双镶嵌金属层的一金属材料填充于上述留下来的层间介电层内的凹部，上述金属材料会接触上述金属栅极。上述双镶嵌金属层会与上述金属栅极形成短路。
有鉴于此，业界需要一种集成电路的形成方法。
图1A～图1H是一系列的剖面图，是显示一例示的集成电路的制造方法。在图1A中，可在一基底101的上方，形成一晶体管(未标记)的一栅极103，并可在基底101内且邻接栅极103之处，形成上述晶体管的至少一源/漏极区例如源/漏极区105a与105b。可将一蚀刻停止层107，形成在基底101的上方且邻接于栅极103的侧壁之处。在上述蚀刻停止层107的上方，可形成一介电层109。一蚀刻停止层111可形成于栅极103与介电层109的上方。在蚀刻停止层111的上方，可形成一介电层120。在各种实施例中，蚀刻停止层107和/或介电层109的形成是可选择或非必须的。上述与图1A相关的结构仅为举例，而本发明的范围并不限于此。
在各种实施例中，基底101可包含：一元素半导体，包含单晶、多晶体、或非晶形结构的硅或锗；一化合物半导体，包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟；一合金半导体，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、与GaInAsP；任何其他适当的材料；或是上述的组合。在一实施例中，上述合金半导体基底可具有一渐变的SiGe特征，其中在此渐变的SiGe特征中，硅与锗的比例，是从某一个位置的某一个值，变化成另一个位置的另一个值。在另一个实施例中，SiGe合金是形成在一硅基底的上方。在另一实施例中，一SiGe基底是受到应变。另外，上述半导体基底可以是绝缘物上覆半导体例如为绝缘物上覆硅(silicon on insulator；SOI)、或一薄膜晶体管(thin film transistor；TFT)。在某些例子中，上述半导体基底可包含一掺杂的外延层或一埋入层。在其他例子中，上述化合物半导体基底可具有一多层结构，或是上述基底可具有一多层的化合物半导体结构。
栅极103可借由一先栅极工艺(gate-first process)或一后栅极工艺(gate-last process)来形成。栅极103可包含多晶硅、硅锗(silicon-germanium)、包含金属化合物的金属材料例如Mo、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi、和/或其他本发明所属技术领域中已知的适当的导体材料。在其他实施例中，栅极103可包含一功函数金属层而提供一金属栅极的一N型金属功函数或一P型金属功函数。P型功函数材料所包含的成分例如钌、钯、铂、钴、镍、与导体性的金属氧化物、和/或其他适当材料。N型功函数材料所包含的成分例如铪、锆、钛、钽、铝、金属碳化物(例如碳化铪、碳化锆、碳化钛、碳化铝)、铝化物(aluminides)、和/或其他适当材料。栅极103可借由任何适当的工艺来形成，例如原子层沉积技术(atomic layer deposition；ALD)、化学气相沉积(chemical vapor deposition；CVD)、湿式氧化法(wet oxidation)、物理气相沉积(physical vapor deposition；PVD)、远距离等离子体化学气相沉积(remote plasma CVD；RPCVD)、等离子体增益(plasma enhanced CVD；PECVD)、金属有机化学气相沉积(metal organic CVD；MOCVD)、溅镀法(sputtering)、镀膜法(plating)、其他适当工艺、和/或上述的组合。
在各种实施例中，可在栅极103的下方置入一栅介电质结构(未示出)。上述栅介电质结构可具有一单层或一多层结构。在关于多层结构的各种实施例中，上述栅介电质结构可具有一界面层与一高介电常数介电层。上述界面层可包含介电材料例如氧化硅、氮化硅、氧氮化硅、其他适当的介电材料、和/或上述的组合。上述高介电常数介电层可包含高介电常数介电材料例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、其他适当的高介电常数介电材料、和/或上述的组合。上述高介电常数介电材料还可选自金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氧氮化物、金属铝酸盐、硅酸锆、铝酸锆、氧化硅、氮化硅、氧氮化硅、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝合金、其他适当的材料、和/或上述的组合。
可将源/漏极区105a与105b形成于基底101内。在形成N型晶体管的各种实施例中，源/漏极区105a与105b可具有的掺杂物例如砷(As)、磷(P)、其他V族元素、或上述的任意组合。关于形成P型晶体管的实施例，源/漏极区105a与105b可具有的掺杂物例如硼(B)、其他III族元素、或上述的任意组合。源/漏极区105a与105b可借由任何适当的工艺来形成，例如离子注入和/或一快速热退火工艺(rapid thermal process；RTP)以活化源/漏极区105a与105b。
蚀刻停止层107与111可具有至少一种材料例如碳化硅(SiC)、氮化硅(SiN)、氮化硅碳(SiCN)、氧化硅碳(SiCO)、氧氮化硅(SiON)、氮化硼(BN)、氮化硼碳(BCN)、其他对于氧化硅有所需的蚀刻选择性的其他材料、或上述的任意组合。可借由任何适当的工艺来形成蚀刻停止层107与111，例如原子层沉积技术(atomic layer deposition；ALD)、化学气相沉积(chemical vapor deposition；CVD)、湿式氧化法(wet oxidation)、物理气相沉积(physical vapor deposition；PVD)、远距离等离子体化学气相沉积(remote plasma CVD；RPCVD)、等离子体增益(plasma enhanced CVD；PECVD)、金属有机化学气相沉积(metal organic CVD；MOCVD)、溅镀法(sputtering)、镀膜法(plating)、其他适当工艺、和/或上述的组合。
介电层109与120可包含的材料例如为氧化物，如高密度等离子体(high density plasma；HDP)氧化物、等离子体增益(plasma enhanced；PE)氧化物、四乙基硅酸盐(tetraethyl orthosilicate；TEOS)、磷硅玻璃(phosphosilicate glass；PSG)、硼磷硅玻璃(boron phosphate silicate glass；BPSG)、低介电常数介电材料、极低介电常数介电材料、或上述的任意组合。在各种实施例中，介电层109与120的形成可借由化学气相沉积(chemical vapor deposition；CVD)例如高密度等离子体化学气相沉积(HDPCVD)或等离子体增益化学气相沉积(PECVD)、物理气相沉积(physical vapor deposition；PVD)、远距离等离子体化学气相沉积(remote plasma CVD；RPCVD)、等离子体增益(plasma enhanced CVD；PECVD)、金属有机化学气相沉积(metal organic CVD；MOCVD)、溅镀法(sputtering)、镀膜法(plating)、其他适当工艺、和/或上述的组合。在各种实施例中，介电层109与120可作为层间介电(interlayer dielectric；ILD)层。
请参考图1B，可以在介电层120的上方形成一蚀刻停止层130。蚀刻停止层130可作为一移除工艺例如前述的化学机械研磨工艺的一蚀刻停止层。蚀刻停止层130可具有至少一种材料例如碳化硅(SiC)、氮化硅(SiN)、氮化硅碳(SiCN)、氧化硅碳(SiCO)、氧氮化硅(SiON)、氮化硼(BN)、氮化硼碳(BCN)、其他蚀刻选择性大于氧化硅的蚀刻选择性的其他材料、或上述的任意组合。在各种实施例中，可借由任何适当的工艺来形成蚀刻停止层130，例如原子层沉积技术(atomic layer deposition；ALD)、化学气相沉积(chemical vapor deposition；CVD)、湿式氧化法(wet oxidation)、物理气相沉积(physical vapor deposition；PVD)、远距离等离子体化学气相沉积(remote plasma CVD；RPCVD)、等离子体增益(plasma enhanced CVD；PECVD)、金属有机化学气相沉积(metal organic CVD；MOCVD)、溅镀法(sputtering)、镀膜法(plating)、其他适当工艺、和/或上述的组合。
请参考图1C，可视需求选择性地在蚀刻停止层130的上方形成一介电层140。介电层140可作为用于上述移除工艺例如前述的一化学机械研磨工艺的一过研磨(over-polish)层。在各种实施例中，介电层140可保护蚀刻停止层130而免于受到一溅击工艺例如一蚀刻工艺的侵袭，并避免从蚀刻停止层130发生碳释气(carbon outgassing)。在其他实施例中，介电层140可保护蚀刻停止层130而免于受到一溅击工艺例如一蚀刻工艺的侵袭。蚀刻停止层130的材料实质上地不受改变，而使蚀刻停止层130相对于蚀刻和/或化学机械研磨的蚀刻选择性实质上不会变差。
在使用一22奈米技术的各种实施例中，可将蚀刻停止层130沉积至
Figure BSA00000336757800081
Figure BSA00000336757800082
或以上的厚度，并可将介电层140沉积至
Figure BSA00000336757800083
或以上的厚度。介电层140可在上述化学机械研磨工艺中，提供一理想的过研磨裕度(margin)。在其他实施例中，蚀刻停止层130本身可在上述化学机械研磨工艺中，提供一理想的过研磨裕度。例如，如果将蚀刻停止层130沉积至或以上的厚度，就不需要介电层140。
在各种实施例中，介电层140可包含的材料例如为氧化物，如高密度等离子体(high density plasma；HDP)氧化物、等离子体增益(plasma enhanced；PE)氧化物、四乙基硅酸盐(tetraethyl orthosilicate；TEOS)、磷硅玻璃(phosphosilicate glass；PSG)、硼磷硅玻璃(boron phosphate silicate glass；BPSG)、低介电常数介电材料、极低介电常数介电材料、或上述的任意组合。在各种实施例中，介电层140的形成可借由化学气相沉积(chemical vapor deposition；CVD)例如高密度等离子体化学气相沉积(HDPCVD)或等离子体增益化学气相沉积(PECVD)、物理气相沉积(physical vapor deposition；PVD)、远距离等离子体化学气相沉积(remote plasma CVD；RPCVD)、等离子体增益(plasma enhanced CVD；PECVD)、金属有机化学气相沉积(metal organic CVD；MOCVD)、溅镀法(sputtering)、镀膜法(plating)、其他适当工艺、和/或上述的组合。
请参考图1D，一蚀刻工艺可移除部分的蚀刻停止层107、111、与130以及部份的介电层109、120、与140，而定义出至少一开口例如接触开口145a与145b。接触开口145a与145b的形成可穿透蚀刻停止层107a、111a、与130a以及介电层109a、120a、与140a。接触开口145a与145b可分别暴露出源/漏极区105a与105b的至少部分表面。
在各种实施例中，可在源/漏极区105a与105b的暴露的表面上形成一硅化物结构(未示出)。上述硅化物结构可包含的材料例如硅化镍(NiSi)、硅化镍铂(NiPtSi)、硅化镍铂锗(NiPtGeSi)、硅化镍锗(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)、其他适当的材料、和/或上述的组合。
请参考图1E，可在接触开口145a与145b内及介电层140a的上方形成一金属材料150。在各种实施例中，金属材料150可包含的材料例如钨、铝、铜、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴、其他适当的导体材料、和/或上述的组合。金属材料150的形成可借由以化学气相沉积、原子层沉积技术、物理气相沉积、和/或适当的工艺而在介电层140a的上方沉积一金属材料。
请参考图1F，一移除工艺155例如一化学机械研磨工艺，可移除位于蚀刻停止层130a的上方的金属材料150的一部分与介电层140a(请参考图1E)，而形成金属层150a与150b。移除工艺155可具有金属材料150相对于蚀刻停止层130a的一理想的蚀刻选择比。上述蚀刻选择比可以是5或以上。在各种实施例中，移除工艺155可移除蚀刻停止层130a的一部分，而留下蚀刻停止层130b。蚀刻停止层130b的厚度可小于蚀刻停止层130a的厚度。
在使用介电层140a的各种实施例中，介电层140a可完全或实质上被移除工艺155所移除。蚀刻停止层130b可具有
Figure BSA00000336757800101
或以上的残留厚度。在其他实施例中，蚀刻停止层130b本身可在上述化学机械研磨工艺中，提供一理想的过研磨裕度。例如，将蚀刻停止层130(示于图1B)沉积至
Figure BSA00000336757800102
或以上的厚度。在移除工艺155之后，蚀刻停止层130b可具有
Figure BSA00000336757800103
或以上的残留厚度。
请参考图1F，蚀刻停止层130b可具有上表面131a与131b。由于栅极103所造成的阶差高度，上表面131a与131b可能未互相齐平。在各种实施例中，金属层150a可形成于上表面131a与131b之间的界面。金属层150a可具有一表面151a，表面151a是实质上齐平于上表面131a。金属层150a可另具有一表面151b，表面151b是实质上齐平于上表面131b。金属层150b可具有一表面152，表面152是实质上齐平于上表面131a。在各种实施例中，金属层150a与150b可视为第零层金属。
请参考图1G，可在蚀刻停止层130b的上方形成一介电层160。可在介电层160内形成一镶嵌开口165例如为一单镶嵌开口或一双镶嵌开口，以暴露出金属层150a的表面151a。蚀刻停止层130b可作为用以形成镶嵌开口165的蚀刻停止层。蚀刻停止层130b可合意地保护介电层120a，使其免于受到用以形成镶嵌开口165的一导孔蚀刻工艺和/或一沟槽蚀刻工艺的凹蚀。位于栅极103上方的介电层120a可具有一厚度t1，其实质上等于位于不具栅极103的区域中的介电层120a的厚度t2。
请参考图1H，可在镶嵌开口165内形成一镶嵌结构170例如为一单镶嵌结构或一双镶嵌结构，其接触金属层150a。在各种实施例中，镶嵌结构170的一边缘170a可在实质上垂直于上表面131a的方向，实质上地对准于栅极103的一边缘103a。关于形成一双镶嵌结构的实施例，镶嵌结构170可具有一导通插塞与一金属线。上述导通插塞可视为一第零层导通层，而上述金属线可视为第一层金属。
在各种实施例中，镶嵌结构170可包含的材料例如钨、铝、铜、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴、其他适当的导体材料、和/或上述的组合。镶嵌结构170的形成可借由以例如化学气相沉积、原子层沉积技术、物理气相沉积、和/或适当的工艺而在介电层160内沉积一金属材料。
在各种实施例中，可在介电层160的上方形成附加的介电材料、导通插塞、金属区、和/或金属线，以构成内连线。上述导通插塞、金属区、和/或金属线可包含的材料例如钨、铝、铜、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴、其他适当的导体材料、和/或上述的组合。上述导通插塞、金属区、和/或金属线的形成可借由任何适当的工艺例如沉积、光刻、与蚀刻工艺、和/或上述的组合。
图2是一示意的剖面图，是显示一个系统，其包含置于一基板上方的一例示的集成电路。在图2中，一系统200可包含置于一基板201上方的一集成电路202。基板201可包含一印刷电路板(printed circuit board；PCB)、一印刷线路板(printed wiring board；PWB)、和/或其他可承载一集成电路的载体。集成电路202可包含前述与图1A～图1H相关的方法所形成的结构。集成电路202可电性连接于基板201。在各种实施例中，集成电路202可经由凸块205而电性连接于基板201。在其他实施例中，集成电路202可经由焊线接合而电性连接于基板201。系统200可以是一电子系统例如电脑、无线通讯装置、电脑相关周边装置、娱乐装置、或类似装置的一部分。
在各种实施例中，包含集成电路202的系统200可在一个集成电路中提供一个完整的系统，就是所谓的系统整合芯片(system on a chip；SOC)或系统整合集成电路(system on integrated circuit；SOIC)装置。这些系统整合系统装置可在一个单一的集成电路内，提供用以装配出一行动电话、个人数字助理(personal data assistant；PDA)、数字摄影机、数字摄录影机(camcorder)、数字相机、MP3播放器、或类似装置的所有需要的电路系统。
虽然本发明已以较佳实施例揭示如上，然而其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作些许的改变与润饰，因此本发明的保护范围应当视随附的权利要求所界定的范围为准。

Claims (10)

1.一种集成电路的形成方法，包含：
在一晶体管的一栅极的上方，形成一第一介电层；
在该第一介电层的上方，形成一蚀刻停止层；
形成一开口，其穿透该第一介电层与该蚀刻停止层，而暴露出该晶体管的一源/漏极区；
在该开口内形成一金属层，该金属层接触该晶体管的该源/漏极区，其中该金属层具有一表面，该表面是至少部分地实质上齐平于该蚀刻停止层的一第一上表面；以及
形成一镶嵌结构，其连接于该金属层。
2.如权利要求1所述的集成电路的形成方法，其中将该蚀刻停止层沉积至
Figure FSA00000336757700011
或以上的厚度，且在该开口内形成该金属层的步骤包含：
在该开口内及该蚀刻停止层的上方形成一金属材料；以及
移除在该蚀刻停止层上方的该金属材料的一部分及该蚀刻停止层的一部分，以得到该金属层；其中
该移除步骤中该金属材料相对于该蚀刻停止层的蚀刻选择比为5或以上，且在该移除步骤之后，该蚀刻停止层的留下来的厚度为
Figure FSA00000336757700012
或以上。
3.如权利要求1所述的集成电路的形成方法，还包含：
在该蚀刻停止层的上方形成一第二介电层；以及
将该开口形成为穿透该第二介电层。
4.如权利要求3所述的集成电路的形成方法，其中将该蚀刻停止层沉积至
Figure FSA00000336757700013
或以上的厚度，且在该开口内形成该金属层的步骤包含：
在该开口内及该第二介电层的上方形成一金属材料；以及
移除在该第二介电层上方的该金属材料的一部分及该第二介电层的至少一部分，以得到该金属层；其中
该移除步骤中该金属材料相对于该蚀刻停止层的蚀刻选择比为5或以上。
5.如权利要求1所述的集成电路的形成方法，其中
该蚀刻停止层还具有一第二上表面，该第一上表面并未齐平于该第二上表面，且该金属层是形成在该第一上表面与该第二上表面的一界面；以及
形成该镶嵌结构的步骤包含：
在该蚀刻停止层上方的一第三介电层内形成一镶嵌开口，同时使用该蚀刻停止层来保护该第一介电层；以及
在该镶嵌开口内形成该镶嵌结构。
6.一种集成电路的形成方法，包含：
在一晶体管的一栅极的上方形成一第一介电层；
在该第一介电层的上方形成一蚀刻停止层；
在该蚀刻停止层的上方形成一第二介电层；
形成穿透该第二介电层、该蚀刻停止层、与该第一介电层的一开口，而暴露出该晶体管的一源/漏极区；
在该开口内及该第二介电层的上方形成一金属材料；
移除该第二介电层上方的该金属材料的一部分与该第二介电层的至少一部分，以得到该开口内的一金属层；以及
形成与该金属层连接的一镶嵌结构。
7.如权利要求6所述的集成电路的形成方法，其中该金属层是与该晶体管的该源/漏极区连接，且该金属层具有至少一表面，该至少一表面是至少部分地实质上齐平于该蚀刻停止层的一第一上表面；
将该蚀刻停止层沉积至
Figure FSA00000336757700021
或以上的厚度，该移除步骤中该金属材料相对于该蚀刻停止层的蚀刻选择比为5或以上；
该蚀刻停止层还具有一第二上表面，该第一上表面并未齐平于该第二上表面，且该金属层是形成在该第一上表面与该第二上表面的一界面；以及
形成该镶嵌结构的步骤包含：
在该蚀刻停止层上方的一第三介电层内形成一镶嵌开口，同时使用该蚀刻停止层来保护该第一介电层；以及
在该镶嵌开口内形成该镶嵌结构。
8.一种集成电路，包含：
一介电层，其置于一晶体管的一栅极的上方；
一蚀刻停止层，其置于该介电层的上方；
一金属层，其延伸是穿透该介电层与该蚀刻停止层，并接触该晶体管的一源/漏极区，其中该金属层具有至少一表面，该至少一表面是至少部分地实质上齐平于该蚀刻停止层的一第一上表面；以及
一镶嵌结构，其连接于该金属层。
9.如权利要求8所述的集成电路，其中该蚀刻停止层还具有一第二上表面，该第一上表面并未齐平于该第二上表面，且该金属层是形成在该第一上表面与该第二上表面的一界面。
10.如权利要求8所述的集成电路，其中
该栅极的一边缘是实质上齐平于该镶嵌结构的一边缘；以及
位于该栅极的正上方的该介电层的厚度，是实质上等于位于不具该栅极的区域的该介电层的厚度。
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