CN111446204A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括第一导电层以及位于第一导电层上的刻蚀停止材料层；在刻蚀停止材料层上形成缓冲材料层；在缓冲材料层上形成第二介电层，缓冲材料层的C含量少于第二介电层中的C含量；刻蚀第二介电层，形成露出缓冲材料层的开口；刻蚀缓冲材料层，形成缓冲层；刻蚀缓冲层露出的刻蚀停止材料层，形成露出第一导电层的沟槽，剩余刻蚀停止材料层作为刻蚀停止层，沟槽的侧壁包括刻蚀停止层的侧壁和缓冲层的侧壁；填充开口和沟槽，形成第二导电层。在刻蚀缓冲材料层，形成缓冲层的过程中，不易产生聚合物杂质，形成的沟槽侧壁与第一导电层上表面的夹角更小，优化了半导体结构的电学性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术越来越精密，集成电路也发生着重大的变革，集成在同一芯片上的元器件数量已从最初的几十、几百个增加到现在的数以百万个。为了达到电路密度的要求，半导体集成电路芯片的制作工艺利用批量处理技术，在衬底上形成各种类型的复杂器件，并将其互相连接以实现完整的电子功能，目前大多采用在导线之间以超低k层间介电层作为隔离各金属内连线的介电材料，互连结构用于提供在IC芯片上的器件和整个封装之间的布线。在该技术中，在半导体衬底表面首先形成例如场效应晶体管(FET)的器件，然后在集成电路制造后段制程(Back End of Line，BEOL)中形成互连结构。
随着半导体衬底尺寸的不断缩小，以及为了提高器件的性能，在半导体衬底上形成了更多的晶体管，采用互连结构来连接晶体管是必然的选择。然而相对于元器件的微型化和集成度的增加，电路中导体连线数目不断的增多，互连结构的形成质量对后端(BackEnd Of Line，BEOL)电路的性能影响很大，严重时会影响半导体器件的正常工作。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一介电层、位于所述第一介电层内的第一导电层以及位于所述第一介电层和第一导电层上的刻蚀停止材料层；在所述刻蚀停止材料层上形成缓冲材料层；在所述缓冲材料层上形成第二介电层，其中，所述缓冲材料层的C含量少于所述第二介电层中的C含量；刻蚀所述第二介电层，形成露出所述缓冲材料层的开口；刻蚀所述开口露出的所述缓冲材料层，形成缓冲层；刻蚀所述缓冲层露出的刻蚀停止材料层，形成露出所述第一导电层的沟槽，剩余刻蚀停止材料层作为刻蚀停止层，所述沟槽的侧壁包括所述刻蚀停止层的侧壁和缓冲层的侧壁；填充所述开口和沟槽，形成第二导电层。
可选的，所述缓冲材料层中的C含量小于0.5％。
可选的，所述缓冲材料层的材料包括氧化硅、氧化钛、氮化钛和氮化硅中的一种或多种。
可选的，所述缓冲材料层的厚度为5纳米至15纳米。
可选的，采用化学气相沉积工艺形成所述缓冲材料层。
可选的，采用干法刻蚀工艺刻蚀所述缓冲材料层，形成所述缓冲层。
可选的，所述干法刻蚀工艺的参数包括：刻蚀气体包括NH3、NF3和He中的一种或多种。
可选的，所述沟槽侧壁与所述第一导电层上表面的夹角为α，90°≤α＜100°。
可选的，所述刻蚀停止层的厚度为5纳米至10纳米。
可选的，形成刻蚀停止材料层的步骤包括：在所述第一导电层上形成底部刻蚀停止材料层；在所述底部刻蚀停止材料层上形成顶部刻蚀停止材料层；所述底部刻蚀停止材料层的被刻蚀速率小于所述顶部刻蚀停止材料层的被刻蚀速率。
可选的，所述底部刻蚀停止材料层的材料为金属氮化物或者金属氧化物。
可选的，所述顶部刻蚀停止材料层的材料包括氧化硅、氧化铝和氧化钛中的一种或多种。
可选的，刻蚀所述缓冲层露出所述刻蚀停止材料层步骤包括：刻蚀所述缓冲层露出的顶部刻蚀停止材料层，形成顶部刻蚀停止层；刻蚀所述底部刻蚀停止材料层，形成底部刻蚀停止层，所述底部刻蚀停止层和顶部刻蚀停止层构成所述刻蚀停止层。
可选的，采用干法刻蚀工艺刻蚀所述顶部刻蚀停止材料层，形成顶部刻蚀停止层。
可选的，采用湿法刻蚀工艺刻蚀所述底部刻蚀停止材料层，形成底部刻蚀停止层。
相应的，本发明实施例还提供一种半导体结构，包括：基底，所述基底包括第一介电层、位于所述第一介电层内的第一导电层以及位于所述第一介电层和第一导电层上的刻蚀停止层；缓冲层，位于所述刻蚀停止层上；第二介电层，位于所述缓冲层上；沟槽，贯穿所述缓冲层以及刻蚀停止层，且所述沟槽露出所述第一导电层；开口，位于所述第二介电层中，所述开口底部与所述沟槽顶部相连通；第二导电层，位于所述沟槽和开口中；所述缓冲层中的C含量少于所述第一介电层内的C含量。
可选的，所述缓冲层中的C含量小于0.5％。
可选的，所述缓冲层的材料为氧化硅、氧化钛、氮化钛或者氮化硅。
可选的，所述缓冲层的厚度为5纳米至15纳米。
可选的，所述沟槽侧壁与第一导电层上表面的夹角为α，90°≤α＜100°。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例在刻蚀所述第二介电层，形成露出所述缓冲材料层的开口的过程中，一般会产生大量的聚合物杂质；因为所述缓冲材料层中的C含量少于所述第二介电层中的C含量，在刻蚀所述缓冲材料层形成缓冲层的过程中，不易产生聚合物杂质，因此在形成缓冲层的过程中，易较快的去除刻蚀第二介电层产生的聚合物杂质，刻蚀第二介电层和缓冲材料层产生的聚合物杂质不易堆积，与刻蚀停止材料层上没有形成缓冲材料层的情况相比，形成的沟槽侧壁与所述第一导电层上表面的夹角更小，因此所述第二导电层与第一介电层中和第一导电层相邻的第三导电层的最短距离更大，降低了所述第二导电层与第三导电层之间发生漏电或者击穿的概率，提高了半导体结构的可靠性和良品率，优化了半导体结构的电学性能。
附图说明
图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；
图5至图11是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1至图4，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底，所述基底包括第一介电层8、位于所述第一介电层8内的相邻的第一导电层1和第二导电层9，在所述第一导电层1、第二导电层9以及第一介电层8上形成底部刻蚀停止层2和位于所述底部刻蚀停止层2上的顶部刻蚀停止层3，在所述顶部刻蚀停止层3上形成第二介电层4。
所述第一导电层1与第二导电层9之间的安全距离为D1，所述安全距离的意思是当所述第一导电层1与第二导电层9之间不易发生漏电或击穿的最小距离。
参考图2，采用干法刻蚀工艺刻蚀所述第二介电层4和顶部刻蚀停止层3，在第二介电层4和顶部刻蚀停止层3内形成第一沟槽5。
参考图3，采用湿法刻蚀工艺刻蚀所述底部刻蚀停止层2，在底部刻蚀停止层2内形成露出所述第一导电层1的第二沟槽6。
参考图4，在所述第一沟槽5和第二沟槽6中填充导电材料，形成第三导电层7。
所述干法刻蚀工艺具有各向异性的特点，这样能保证刻蚀第二介电层4和顶部刻蚀停止层3得到的图形与预先设计的图形具有高度的一致性，但是因为在刻蚀所述第二介电层4的过程中产生了大量的杂质聚合物，杂质聚合物在短时间内难以被去除，所述杂质聚合物的堆积对刻蚀剖面的形貌造成了影响，使得刻蚀形成的第一沟槽5(如图2所示)侧壁与第一导电层1法线的夹角较大，使得第三导电层7与第二导电层9之间的最短距离D2小于最小安全距离D1，从而导致第三导电层7与第二导电层9易发生漏电或击穿，不利于提高半导体结构的可靠性和良品率。
且在形成第一沟槽5后，刻蚀底部刻蚀停止层2形成第二沟槽6的过程中，湿法刻蚀会在第一沟槽5轮廓的基础上沿垂直于第一导电层1侧壁的方向上继续扩大轮廓，易导致第二沟槽6的侧壁与第二导电层9之间距离相比于安全距离D1更短，进而导致后续形成的第三导电层7距离第二导电层9之间的距离变短。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一介电层、位于所述第一介电层内的第一导电层以及位于所述第一介电层和第一导电层上的刻蚀停止材料层；在所述刻蚀停止材料层上形成缓冲材料层；在所述缓冲材料层上形成第二介电层，其中，所述缓冲材料层的C含量少于所述第二介电层中的C含量；刻蚀所述第二介电层，形成露出所述缓冲材料层的开口；刻蚀所述开口露出的所述缓冲材料层，形成缓冲层；刻蚀所述缓冲层露出的刻蚀停止材料层，形成露出所述第一导电层的沟槽，剩余刻蚀停止材料层作为刻蚀停止层，所述沟槽的侧壁包括所述刻蚀停止层的侧壁和缓冲层的侧壁；填充所述开口和沟槽，形成第二导电层。
本发明实施例在刻蚀所述第二介电层，形成露出所述缓冲材料层的开口的过程中，一般会产生大量的聚合物杂质；因为所述缓冲材料层中的C含量少于所述第二介电层中的C含量，在刻蚀所述缓冲材料层形成缓冲层的过程中，不易产生聚合物杂质，因此在形成缓冲层的过程中，易较快的去除刻蚀第二介电层产生的聚合物杂质，刻蚀第二介电层和缓冲材料层产生的聚合物杂质不易堆积，与刻蚀停止材料层上没有形成缓冲材料层的情况相比，形成的沟槽侧壁与所述第一导电层上表面的夹角更小，因此所述第二导电层与第一介电层中和第一导电层相邻的第三导电层的最短距离更大，降低了所述第二导电层与第三导电层之间发生漏电或者击穿的概率，提高了半导体结构的可靠性和良品率，优化了半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
图5至图11是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图5，提供基底，所述基底包括第一介电层101、位于所述第一介电层101内的第一导电层100以及位于所述第一介电层101和第一导电层100上的刻蚀停止材料层102。
所述第一导电层100为待连接结构，所述第一导电层100用于与后续形成的第二导电层电连接。
本实施例中，第一导电层100的材料为Cu。其他实施例中，第一导电层的材料还可以为Al、Co或W。
需要说明的是，所述第一介电层101中除了第一导电层100外还有包括第三导电层109，所述第一导电层100与第三导电层109为所述第一介电层101中的相邻导电层。
所述第一介电层101用于实现第三导电层109与所述第一导电层100之间的绝缘。
第一介电层101的材料为超低K介质材料(ultra low K，ULK)，此处超低k介质材料指相对介电常数小于2.6的介质材料，第一介电层101选用超低K介质材料可以有效地降低所述第一导电层100的寄生电容，进而减小后端(Back End Of Line，BEOL)RC延迟。
本实施例中，所述第一介电层101的材料为多孔的氧化硅。其他实施例中，所述第一介电层101的材料还可以为SiOCH。
需要说明的是，所述第一导电层100与第三导电层109之间的安全距离为D(如图5所示)，所述安全距离的意思是：当所述第一导电层100与第三导电层109之间的距离小于安全距离D时，从第一导电层100与第三导电层109中扩散到第一介电层101中的导电材料易使得第一导电层100与第三导电层109之间发生漏电，且第一导电层100与第三导电层109之间的第一介电层101易被击穿，降低半导体结构的可靠性和良品率。
后续在所述刻蚀停止材料层102上形成缓冲材料层，在刻蚀缓冲材料层的过程中，所述刻蚀停止材料层102顶部表面用于定义刻蚀停止位置，所述刻蚀停止材料层102的被刻蚀速率小于所述缓冲材料层的被刻蚀速率，从而具有良好的刻蚀停止作用，进而可以避免因各区域刻蚀速率不一致而引起的刻蚀过量或刻蚀不足的问题。且因为所述刻蚀停止材料层102形成在所述第一介电层101和第一导电层100上，因此有利于减少在后续刻蚀过程中对第一介电层101和第一导电层100的损伤，尤其是对第一导电层100的损伤，有助于保证第一导电层100的完整性和均匀性，进一步提高半导体结构的电学性能和可靠性。
刻蚀停止材料层102还能够降低第一导电层100与后续形成的第二导电层之间的电容耦合效应，从而减小边缘寄生电容。
需要说明的是，所述刻蚀停止材料层102不能过厚也不能过薄。若所述刻蚀停止材料层102过厚，会花费过多的工艺时间来形成，后续刻蚀所述刻蚀停止材料层102以形成沟槽，相应也会增加刻蚀工艺的时间，且所述刻蚀停止材料层102过厚易使得半导体结构的电容增大，不利于减小后端RC延迟；若所述刻蚀停止材料层102过薄，在刻蚀缓冲材料层的过程中，所述刻蚀停止材料层102不易起到刻蚀停止的作用，易使得底部的第一导电层100受到损伤，对半导体结构的电学性能造成影响。本实施例中，所述刻蚀停止材料层102的厚度为5纳米至10纳米。
形成刻蚀停止材料层102的步骤包括：在所述第一导电层100和第一介电层101上形成底部刻蚀停止材料层1021；在所述底部刻蚀停止材料层1021上形成顶部刻蚀停止材料层1022。
所述底部刻蚀停止材料层1021的被刻蚀速率小于所述顶部刻蚀停止材料层1022的被刻蚀速率，即在刻蚀去除所述顶部刻蚀停止材料层1022的过程中，所述底部刻蚀停止材料层1021不易被误刻蚀，使得后续在采用干法工艺刻蚀所述顶部刻蚀停止材料层1022的过程中对所述底部刻蚀停止材料层1021的损伤较小，因此后续刻蚀所述顶部刻蚀停止材料层1022后，所述底部刻蚀停止材料层1021各处的厚度均一性和质量均一性较好，在后续刻蚀所述底部刻蚀停止材料层1021时，有利于保证刻蚀过程的均匀性，进而减小对所述第一导电层100和第一介电层101的损伤。
本实施例中，所述底部刻蚀停止材料层1021的材料为金属氮化物或者金属氧化物。
具体的，所述底部刻蚀停止材料层1021的材料包括CuSiN、TlN和CuGeN、中的一种或多种。
本实施例中，所述顶部刻蚀停止材料层1022的材料包括氧化硅。其他实施例中，所述顶部刻蚀停止材料层的材料还可以包括氧化铝和氧化钛中的一种或两种材料。
参考图6，在所述刻蚀停止材料层102上形成缓冲材料层103。
后续在所述缓冲材料层103上形成第二介电层，所述缓冲材料层103中的C含量少于所述第二介电层中的C含量。
所述C含量决定了后续刻蚀过程中产生的聚合物杂质量的多少，因为所述缓冲材料层103中的C含量少于所述第二介电层中的C含量，因此在刻蚀单位体积的缓冲材料层103时产生的聚合物杂质要少于刻蚀单位体积的所述第二介电层时产生的聚合物杂质，使得后续在刻蚀缓冲材料层103的过程中易快速的去除刻蚀第二介电层的过程中存留的聚合物杂质和刻蚀缓冲材料层103产生的聚合物杂质。
需要说明的是，所述缓冲材料层103中的C含量不宜过多。若所述缓冲材料层103的C含量过多，后续在刻蚀所述缓冲材料层103的过程中会产生较多的聚合物杂质，另外前续步骤中刻蚀所述第二介电层产生大量的聚合物杂质，在刻蚀所述第二介电层和缓冲材料层103产生的聚合物杂质易堆积，使得后续刻蚀形成的沟槽的侧壁与所述第一介电层表面夹角过大，不能满足工艺需求。本实施例中，所述缓冲材料层103中C含量小于0.5％。
本实施例中，所述缓冲材料层103的材料包括氧化硅。
其他实施例中，所述缓冲材料层的材料还可以包括氧化钛、氮化钛和氮化硅中的一种或多种。
需要说明的是，所述缓冲材料层103不能过厚也不能过薄。若所述缓冲材料层103过厚，会花费过多的工艺时间来形成，后续刻蚀所述缓冲材料层103以形成沟槽，相应也会加刻蚀工艺的时间，且所述缓冲材料层103过厚易使得半导体结构的电容增大，不利于减小后端RC延迟；若所述缓冲材料层103过薄，后续在刻蚀缓冲材料层103形成缓冲层后，仍有大量的刻蚀所述第二介电层产生的聚合物杂质没有被去除，易导致后续刻蚀所述刻蚀停止材料层102时的实际路线易偏离预期轨迹，从而导致形成的刻蚀停止层的侧壁与第一导电层100的表面夹角过大。本实施例中，所述缓冲材料层103的厚度为5纳米至15纳米。
本实施例中，采用化学气相沉积工艺(Chemical Vapor Deposition，CVD)形成所述缓冲材料层103。
参考图7，在所述缓冲材料层103上形成第二介电层104。
后续制程包括刻蚀所述第二介电层104以形成开口，所述开口用于为形成第二导电层提供空间。所述第二介电层104用于实现所述第二介电层104中的其他导电层与所述第二导电层104之间的绝缘。
所述第二介电层104材料为超低K介质材料，第二介电层104选用超低K介质材料可以有效地降低后续形成第二介电层104中的第二导电层的寄生电容，进而减小后端RC延迟。
本实施例中，所述第二介电层104为多孔的氧化硅。其他实施例中，所述第二介电层的材料可以为SiOCH。
形成第二介电层104的步骤包括：在所述第一导电层100和第一介电层101上形成介电材料层(未标示)，所述介电材料层包括热稳定材料和热非稳定的造孔剂；对介电材料层进行退火处理，退火温度在热非稳定材料的分解温度和热稳定材料的固化温度之间，从而可以使热非稳定材料分解、挥发，形成单相的多孔的第二介电层104。
后续刻蚀所述第二介电层104形成露出所述缓冲材料层103的开口的过程中，会产生聚合物杂质，所述聚合物杂质为有机物，有机物中通常含有碳链。本实施例中，通常所述热稳定材料中的C含量高于缓冲材料层103中的C含量，后续形成的第二介电层104中的C含量也高于缓冲材料层103中的C含量，相应的，后续刻蚀所述第二介电层104产生的聚合物杂质要多于刻蚀所述缓冲材料层103产生的聚合物杂质。
具体的，所述第二介电层104中的C含量大于1％小于5％。
本实施例中，所述热稳定材料为氧化硅的前驱体。
需要说明的是，在形成第二介电层104后，还在所述第二介电层104上形成掩膜层(图中未示出)，所述掩膜层用于为后续刻蚀第二介电层104，形成开口做准备。
本实施例中，所述掩膜层的材料为氮化硅。其他实施例中，所述掩膜层的材料可以为SiON、SiBCN或SiCN等材料。
参考图8，刻蚀所述第二介电层104，形成露出所述缓冲材料层103的开口105。
所述开口105为后续填充导电材料形成第二导电层提供空间。
刻蚀所述第二介电层104，形成露出所述缓冲材料层103的开口105的步骤包括：以所述掩膜层为掩膜刻蚀所述第二介电层104，形成所述开口105。
本实施例中，采用干法刻蚀工艺刻蚀所述第二介电层104，形成开口105。具体的，所述干法刻蚀工艺为等离子体干法刻蚀工艺，在刻蚀过程中，第二介电层104中的C与等离子体反应形成聚合物杂质。
本实施例中，所述等离子体干法刻蚀工艺所采用的刻蚀气体包括CF4、CHF3、CH2F2和C4F8中的一种或多种；所述刻蚀气体的气体流量为10sccm至200sccm；所采用的辅助气体为O2，所述辅助气体的气体流量为0sccm至100sccm；所采用的稀释气体为N2、CO、He或Ar，所述稀释气体的气体流量为10sccm至1000sccm；工艺压强为10mTorr至200mTorr。
在采用干法刻蚀工艺刻蚀所述第二介电层104的过程中，会产生大量的聚合物杂质，聚合物杂质积累在所述开口105的底部，会使得干法刻蚀的轨迹偏离预设轨迹，所述开口105的侧壁与所述缓冲材料层103顶面的夹角为β，β＞90°。
需要说明的是，本实施例中，在刻蚀所述第二介电层104的过程中，会采用氧气与所述聚合物杂质发生氧化反应，形成一氧化碳或者二氧化碳等气体排除，但去除的聚合物杂质的速度小于生成聚合物杂质的速度，使得形成所述开口105后，仍有大量的聚合物杂质堆积在所述开口105底部。其他实施例中，还可以通过氢气与所述聚合物杂质发生还原反应，氢气与所述聚合物杂质反应形成水和二氧化碳等去除聚合物杂质。
参考图9，刻蚀所述缓冲材料层103，形成缓冲层106。
在刻蚀所述第二介电层104，形成露出所述缓冲材料层103的开口的过程中，一般会产生大量的聚合物杂质；因为所述缓冲材料层103中的C含量少于所述第二介电层中的C含量，在刻蚀所述缓冲材料层103，形成缓冲层106的过程中，不易产生聚合物杂质，因此在刻蚀所述缓冲材料层103，形成缓冲层106的过程中，易较快的去除刻蚀第二介电层104产生的聚合物杂质，刻蚀第二介电层104和缓冲材料层103产生的聚合物杂质不易堆积，与刻蚀停止材料层102上没有形成缓冲材料层103的情况相比，后续形成的沟槽侧壁与所述第一导电层100上表面的夹角更小，因此所述第二导电层与第一介电层104中和第一导电层100相邻的第三导电层109的距离更大，降低了所述第二导电层与所述第三导电层109之间发生漏电或者击穿的概率，提高了半导体结构的可靠性和良品率，优化了半导体结构的电学性能。
刻蚀所述缓冲材料层103形成缓冲层106的过程中会产生聚合物杂质，所述聚合物杂质为有机物，有机物中通常含有碳链。本实施例中，由于所述缓冲材料层103中的C含量低于所述第二介电层104中的C含量，刻蚀所述缓冲材料层103产生的聚合物杂质相应要少于刻蚀所述第二介电层104产生的聚合物杂质，易使得在刻蚀所述缓冲材料层103的过程中去除形成开口105的过程中堆积的聚合物杂质，使得形成的缓冲层106的侧壁与所述第一导电层100表面法线的夹角较小。
需要说明的是，本实施例中，在刻蚀所述缓冲材料层103的过程中，会采用氧气与所述聚合物杂质发生氧化反应，形成一氧化碳或者二氧化碳等气体排除；其他实施例中，还可以采用氢气与所述聚合物杂质发生还原反应，去除所述聚合物杂质。
本实施例中，所述缓冲层106的材料与所述缓冲材料层103的材料相同。因此，所述缓冲层106的材料包括氧化硅。其他实施例中，所述缓冲层的材料还可以包括氧化钛、氮化钛和氮化硅中的一种或多种。
本实施例中，采用干法刻蚀工艺刻蚀所述缓冲材料层103，形成缓冲层106。具体的，采用等离子体干法刻蚀工艺。干法刻蚀具有各向异性的优点，因此在垂直于所述第一导电层100侧壁的方向上刻蚀轮廓不易被进一步放大，使得形成的缓冲层106的侧壁不易偏移预设刻蚀轨迹；且因为采用干法刻蚀工艺，可以精准的实现图形转移，使所述刻蚀停止材料层102表面与缓冲层106侧壁的夹角趋近于90°，为后续刻蚀所述刻蚀停止材料层102提供良好的刻蚀延伸渠道，进而使得最终形成的露出所述第一导电层100的沟槽侧壁与第一导电层100表面趋近于90°，使后续形成的第二导电层与所述第三导电层109的最短距离更大，降低了所述第二导电层与所述第三导电层109之间发生漏电或者击穿的概率，提高了半导体结构的可靠性和良品率，优化了半导体结构的电学性能。
本实施例中，所述干法刻蚀工艺的参数包括：功率100W至300W，工艺温度为40摄氏度至70摄氏度，刻蚀气体包括NH3、NF3和He中的一种或多种。
需要说明的是，干法刻蚀的功率不宜过大也不宜过小。若所述干法刻蚀功率过大，会对形成的所述开口105的底部进一步扩大；若所述干法刻蚀功率过小，易导致刻蚀所述缓冲材料层103的速度过慢，会花费过多的工艺时间形成来形成缓冲层106。本实施例中，所述干法刻蚀的功率为100W至300W。
需要说明的是，干法刻蚀的刻蚀温度不宜过高也不宜过低。若所述干法刻蚀温度过高，会使得形成的所述开口105的底部易大于设计值；若所述干法刻蚀温度过低的话，会使得形成的所述开口105的底部尺寸易小于设计值。本实施例中，干法工艺温度为40摄氏度至70摄氏度。
参考图10，刻蚀所述缓冲层106露出的刻蚀停止材料层102(如图9所示)，形成露出所述第一导电层100的沟槽108，剩余的刻蚀停止材料层102作为刻蚀停止层107，所述沟槽108的侧壁包括所述刻蚀停止层107的侧壁和缓冲层106的侧壁。
所述沟槽108为后续形成第二导电层提供空间。
需要说明的是，刻蚀所述刻蚀停止材料层102，形成刻蚀停止层107的过程中，通常产生的杂质较少，易被迅速去除。
形成沟槽108的步骤包括：刻蚀所述缓冲层106露出的顶部刻蚀停止材料层1022，形成顶部刻蚀停止层1072；刻蚀所述底部刻蚀停止材料层1021，形成底部刻蚀停止层1071。
具体的，本实施例中，采用干法刻蚀工艺刻蚀所述顶部刻蚀停止材料层1022，形成顶部刻蚀停止层1072。
所述顶部刻蚀停止材料层1022的被刻蚀速率大于所述底部刻蚀停止材料层1021的被刻蚀速率，使得在采用干法工艺刻蚀所述顶部刻蚀停止材料层1022的过程中对所述底部刻蚀停止材料层1021的损伤较小，因此去除所述顶部刻蚀停止材料层1022后，所述底部刻蚀停止材料层1021各处的厚度均一性和质量均一性较好，在去除所述底部刻蚀停止材料层1021时，有利于保证刻蚀过程的均匀性，进而对所述第一导电层100和第一介电层101的损伤较小。
具体的，本实施例中，采用干法刻蚀工艺刻蚀所述顶部刻蚀停止材料层1022，形成顶部刻蚀停止层1072。干法刻蚀具有各向异性的优点，因此在垂直于所述第一导电层100侧壁的方向上刻蚀轮廓不易被进一步放大，使得形成的顶部刻蚀停止层1072的侧壁不易偏移预设刻蚀轨迹；且因为采用干法刻蚀工艺，可以精准的实现图形转移，形成的所述顶部刻蚀停止层1072侧壁与第一导电层100顶面的夹角趋近于90°。
本实施例中，采用湿法刻蚀工艺刻蚀所述底部刻蚀停止材料层1021，形成底部刻蚀停止层1071。与干法刻蚀工艺相比，在采用湿法刻蚀工艺形成底部刻蚀停止层1071的过程中，不易对第一介电层101造成损伤，在所述第一介电层101中不易产生沟槽，相应的不易使得后续填充的导电材料形成在所述第一介电层101中的沟槽中。且在采用湿法刻蚀工艺刻蚀所述底部刻蚀停止材料层1021的过程中还可以去除刻蚀开口105以及沟槽108产生的聚合物杂质。
需要说明的是，在湿法刻蚀形成底部刻蚀停止层1071的过程中去除所述掩膜层。
在本实施例中，所述沟槽108由缓冲层106、刻蚀停止层107、第一介电层101以及所述第一导电层100围成。其他实施例中，所述沟槽由缓冲层、刻蚀停止层以及所述第一导电层围成。
需要说明的是，形成所述沟槽108后，所述沟槽108侧壁与所述第一导电层100表面的夹角不宜过大也不宜过小。若所述沟槽108侧壁与所述第一导电层100表面的夹角过大，易导致后续形成在所述沟槽108中的第二导电层与第三导电层109之间的最短距离过小，所述第二导电层与所述第三导电层109之间发生漏电或者击穿的概率较高，不易提高半导体结构的可靠性和良品率；若所述沟槽108侧壁与第一导电层100表面的夹角过小，会使得第一导电层100在垂直于第一导电层100延伸方向的横截面过小，使得电阻阻抗较大，不利于提高半导体结构的电学性能；本实施例中，所述沟槽108侧壁与所述第一导电层上表面的夹角为α(如图10所示)，90°≤α＜100°。
参考图11，填充所述开口105(如图8所示)和沟槽108(如图10所示)，形成第二导电层110。
所述第二导电层110用于与所述第一导电层100电连接，从而将所述第一导电层100连接到外接电路。
具体地，形成第二导电层110的步骤包括：形成保形覆盖所述开口105和沟槽108的种子层；向形成有所述种子层的所述开口105和所述沟槽108中填充导电材料；去除露出所述开口105的导电材料，形成第二导电层110。
种子层为后续的填充导电材料提供良好的导电层。本实施例中，种子层的材料为Cu。其他实施例，种子层的材料还可以为铝或镍。
本实施例中，采用电化学电镀工艺在所述开口105和沟槽108中填充导电材料，电化学电镀工艺操作简单，沉积速度快，价格低廉等优点。
本实施例中，采用化学机械平坦化工艺(Chemical-Mechanical Planarization，CMP)去除露出所述沟槽108的导电材料，形成第二导电层110。
本实施例中，所述导电材料为Cu。其他实施例中，所述导电材料还可为Al或Co。
相应的，本发明实施例还提供一种半导体结构。参考图11，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底，所述基底包括第一介电层101、位于所述第一介电层101内的第一导电层100以及位于第一介电层101和所述第一导电层100上的刻蚀停止层107；缓冲层106，位于所述刻蚀停止层107上；第二介电层，位于所述缓冲层106上；沟槽108(如图10所示)，贯穿所述缓冲层106以及刻蚀停止层107，且所述沟槽108露出所述第一导电层100；开口105(如图10所示)，位于所述第二介电层中；所述开口105底部与所述沟槽108顶部相连通；第二导电层110，位于所述沟槽108和开口105中；所述缓冲层106中的C含量少于所述第二介电层104内的C含量。
所述开口105由刻蚀第二介电层104形成的，所述缓冲层106由刻蚀缓冲材料层103(如图7所示)形成的，所述刻蚀停止层107由刻蚀刻蚀停止材料层102(如图7所示)形成的。在形成开口105的过程中，一般会产生大量的聚合物杂质；因为所述缓冲材料层103中的C含量少于所述第二介电层中的C含量，在刻蚀所述缓冲材料层103，形成缓冲层106的过程中，不易产生聚合物杂质，因此在刻蚀所述缓冲材料层103，形成缓冲层106的过程中，易较快的去除刻蚀第二介电层104产生的聚合物杂质，刻蚀第二介电层104和缓冲材料层103产生的聚合物杂质不易堆积，与刻蚀停止材料层102上没有形成缓冲材料层103的情况相比，形成的沟槽108侧壁与所述第一导电层100上表面的夹角α更小，因此所述第二导电层110与第一介电层101中和第一导电层100相邻的第三导电层109(如图7所示)的距离更大，降低了所述第二导电层110与所述第三导电层109之间发生漏电或者击穿的概率，提高了半导体结构的可靠性和良品率，优化了半导体结构的电学性能。
需要说明的是，所述沟槽108侧壁与所述第一导电层100表面的夹角不宜过大也不宜过小。若所述沟槽108侧壁与所述第一导电层100表面的夹角过大，易导致形成的第二导电层110与第三导电层109之间的最短距离过小，所述第二导电层110与所述第三导电层109之间发生漏电或者击穿的概率较高，不易提高半导体结构的可靠性和良品率；若所述沟槽108侧壁与第一导电层100表面的夹角过小，会使得第一导电层100在垂直于第一导电层100延伸方向的横截面过小，使得电阻阻抗较大，不利于提高半导体结构的电学性能；本实施例中，所述沟槽108侧壁与所述第一导电层100上表面的夹角为α，90°≤α＜100°。
本实施例中，所述沟槽108由缓冲层106、刻蚀停止层107、第一介电层101以及所述第一导电层100围成。其他实施例中，所述沟槽由缓冲层、刻蚀停止层以及所述第一导电层围成。
本实施例中，所述缓冲层106的材料包括氧化硅。其他实施例中，所述缓冲层的材料还可以包括氧化钛、氮化钛和氮化硅中的一种或多种。
所述聚合物杂质为有机物，有机物中含有碳链，通常所述缓冲层106中的C含量低于所述第二介电层104中的C含量，因此，在形成缓冲层106的过程中产生的聚合物杂质要少于形成所述开口105的过程中产生的聚合物杂质。
需要说明的是，所述缓冲层106不能过厚也不能过薄。若所述缓冲层106过厚，使得半导体结构的电容增大，不利于减小后端RC延迟；若所述缓冲层106过薄，即缓冲材料层103过薄，在形成缓冲层106后，仍有大量的刻蚀所述第二介电层104产生的聚合物杂质没有被去除，易导致形成的所述刻蚀停止层107的侧壁与第一导电层100的表面夹角过大。本实施例中，所述缓冲层106的厚度为5纳米至15纳米。
需要说明的是，所述缓冲层106中的C含量不宜过多。若所述缓冲层106的C含量过多，在刻蚀所述缓冲材料层103形成缓冲层106的过程中易产生较多的聚合物杂质，另外前续步骤中刻蚀所述第二介电层104产生大量的聚合物杂质，在形成缓冲层106后，刻蚀所述第二介电层和缓冲材料层产生的聚合物杂质易堆积，使得沟槽108的侧壁与所述第一介电层表面夹角过大，不能满足工艺需求。本实施例中，所述缓冲层106中C含量小于0.5％。
刻蚀停止材料层107还能够降低第一导电层100与所述第二导电层107之间的电容耦合效应，从而减小边缘寄生电容。且刻蚀所述刻蚀停止材料层102，形成刻蚀停止层107的过程中，通常产生的聚合物杂质也较少，易被迅速去除，使得刻蚀停止层107的轮廓能够满足工艺需求。
需要说明的是，所述刻蚀停止层107不能过厚也不能过薄。若所述刻蚀停止层107过厚易使得半导体结构的电容增大，不利于减小后端RC延迟；若所述刻蚀停止层107过薄，即所述刻蚀停止材料层102过薄，在形成缓冲层106的过程中，所述刻蚀停止材料层102不易能起到刻蚀停止的作用，易使得底部的第一导电层100受到损伤，对半导体结构的电学性能造成影响。本实施例中，所述刻蚀停止层107的厚度为5纳米至10纳米。
所述刻蚀停止层107包括底部刻蚀停止层1071和位于所述底部刻蚀停止层1071上的顶部刻蚀停止层1072。所述底部刻蚀停止材料层1021的被刻蚀速率小于所述顶部刻蚀停止材料层1022的被刻蚀速率。
本实施例中，所述底部刻蚀停止材料层1071的材料为金属氮化物或者金属氧化物。具体的，所述底部刻蚀停止材料层1071的材料包括CuSiN、TlN和CuGeN、中的一种或多种。
本实施例中，所述顶部刻蚀停止材料层1072的材料包括氧化硅。其他实施例中，所述顶部刻蚀停止材料层的材料还可以包括氧化铝和氧化钛中的一种或两种材料。
本实施例中，第一导电层100的材料为W。其他实施例中，第一导电层的材料还可以为Al、Co或Cu。
需要说明的是，所述第三导电层109与所述第一导电层100为所述第一介电层101中的相邻导电层。
所述第一介电层101用于实现所述第一介电层101中的第三导电层109与所述第一导电层100之间的绝缘。
第一介电层101的材料为超低K介质材料，此处超低k介质材料指相对介电常数小于2.6的介质材料，第一介电层101选用超低K介质材料可以有效地降低所述第一导电层100的寄生电容，进而减小后端RC延迟。
本实施例中，所述第一介电层101的材料为多孔的氧化硅。其他实施例中，所述第一介电层101的材料还可以为SiOCH。
需要说明的是，所述第一导电层100与第三导电层109之间的安全距离为D，所述安全距离的意思是当所述第一导电层100与第三导电层109之间的距离小于安全距离D时，从第一导电层100与第三导电层109中扩散到第一介电层101中的导电材料易使得第一导电层100与第三导电层109之间发生漏电，且第一导电层100与第三导电层109之间的第一介电层101易被击穿，降低半导体结构的可靠性和良品率。
所述第二介电层104用于实现所述第二介电层104中的其他金属层与所述第二导电层110之间的绝缘。
所述第二介电层104材料为超低K介质材料(ultra low K，ULK)，此处超低k介质材料指相对介电常数小于2.6的介质材料，第二介电层104选用超低K介质材料可以有效地降低第二导电层110的寄生电容，进而减小后端(Back End Of Line，BEOL)RC延迟。
本实施例中，所述第二介电层104为多孔的氧化硅。其他实施例中，第二介电层的材料可以为SiOCH。
所述第二导电层110用于与所述第一导电层100电连接，从而将所述第一导电层100连接到外接电路。
本实施例中，所述导电材料为Cu。其他实施例中，所述导电材料还可为Al或Co。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括第一介电层、位于所述第一介电层内的第一导电层以及位于所述第一介电层和第一导电层上的刻蚀停止材料层；
在所述刻蚀停止材料层上形成缓冲材料层；
在所述缓冲材料层上形成第二介电层，其中，所述缓冲材料层的C含量少于所述第二介电层中的C含量；
刻蚀所述第二介电层，形成露出所述缓冲材料层的开口；
刻蚀所述开口露出的所述缓冲材料层，形成缓冲层；
刻蚀所述缓冲层露出的刻蚀停止材料层，形成露出所述第一导电层的沟槽，剩余刻蚀停止材料层作为刻蚀停止层，所述沟槽的侧壁包括所述刻蚀停止层的侧壁和缓冲层的侧壁；
填充所述开口和沟槽，形成第二导电层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述缓冲材料层中的C含量小于0.5％。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述缓冲材料层的材料包括氧化硅、氧化钛、氮化钛和氮化硅中的一种或多种。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述缓冲材料层的厚度为5纳米至15纳米。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，采用化学气相沉积工艺形成所述缓冲材料层。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺刻蚀所述缓冲材料层，形成所述缓冲层。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述干法刻蚀工艺的参数包括：刻蚀气体包括NH3、NF3和He中的一种或多种。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述沟槽侧壁与所述第一导电层上表面的夹角为α，90°≤α＜100°。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述刻蚀停止层的厚度为5纳米至10纳米。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，形成刻蚀停止材料层的步骤包括：
在所述第一导电层上形成底部刻蚀停止材料层；
在所述底部刻蚀停止材料层上形成顶部刻蚀停止材料层；
所述底部刻蚀停止材料层的被刻蚀速率小于所述顶部刻蚀停止材料层的被刻蚀速率。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述底部刻蚀停止材料层的材料为金属氮化物或者金属氧化物。
12.如权利要求10所述的半导体结构的形成方法，其特征在于，所述顶部刻蚀停止材料层的材料包括氧化硅、氧化铝和氧化钛中的一种或多种。
13.如权利要求10所述的半导体结构的形成方法，其特征在于，刻蚀所述缓冲层露出所述刻蚀停止材料层步骤包括：
刻蚀所述缓冲层露出的顶部刻蚀停止材料层，形成顶部刻蚀停止层；
刻蚀所述底部刻蚀停止材料层，形成底部刻蚀停止层，所述底部刻蚀停止层和顶部刻蚀停止层构成所述刻蚀停止层。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺刻蚀所述顶部刻蚀停止材料层，形成顶部刻蚀停止层。
15.如权利要求13所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺刻蚀所述底部刻蚀停止材料层，形成底部刻蚀停止层。
16.一种半导体结构，其特征在于，包括：
基底，所述基底包括第一介电层、位于所述第一介电层内的第一导电层以及位于所述第一介电层和第一导电层上的刻蚀停止层；
缓冲层，位于所述刻蚀停止层上；
第二介电层，位于所述缓冲层上；
沟槽，贯穿所述缓冲层以及刻蚀停止层，且所述沟槽露出所述第一导电层；
开口，位于所述第二介电层中，所述开口底部与所述沟槽顶部相连通；
第二导电层，位于所述沟槽和开口中；
所述缓冲层中的C含量少于所述第二介电层内的C含量。
17.如权利要求16所述的半导体结构，其特征在于，所述缓冲层中的C含量小于0.5％。
18.如权利要求16所述的半导体结构，其特征在于，所述缓冲层的材料为氧化硅、氧化钛、氮化钛或者氮化硅。
19.如权利要求16所述的半导体结构，其特征在于，所述缓冲层的厚度为5纳米至15纳米。
20.如权利要求16所述的半导体结构，其特征在于，所述沟槽侧壁与第一导电层上表面的夹角为α，90°≤α＜100°。
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