CN106558531B - 半导体结构及其制造方法 - Google Patents

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Abstract

一种半导体结构及其制造方法，所述制造方法包括：提供半导体基底，所述半导体基底中形成有至少一个底层金属互连结构；在所述半导体基底上形成介电层；在所述介电层内形成至少一个露出所述底层金属互连结构的开口；采用原子层沉积工艺和原子层刻蚀工艺，在所述开口侧壁和底部形成阻挡层，在所述阻挡层表面形成粘附层；最后向所述开口内填充导电材料，形成金属互连结构。在向开口内填充导电材料之前，本发明通过原子层沉积工艺和原子层刻蚀工艺形成阻挡层和粘附层，阻挡层和粘附层的厚度均可以得到精确控制，且阻挡层和粘附层的厚度之和低于2nm，从而使开口中填入的导电材料的体积增加，进而降低了后段互连电阻，提高了半导体器件的电性能。

Description

半导体结构及其制造方法
技术领域
本发明涉及半导体领域，尤其涉及一种半导体结构及其制造方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，芯片面积持续增大，后段互连电阻电容(Resistance Capacitor，简称RC)延迟出现显著增加的趋势，影响了半导体器件的性能。
后段互连结构之间的寄生电容和互连电阻是RC延迟的两个主要因素。而由于寄生电容C正比于层间介质层的相对介电常数k，因此低k多孔材料现已广泛用作互连结构的层间介质层；此外，由于铜具有较低的电阻率，优越的抗电迁移特性和高的可靠性，能够降低金属的互连电阻，进而减小后段互连RC延迟，因此现有技术已由常规的铝互连改变为低电阻的铜互连。
但是，现有技术形成的半导体器件的电性能和可靠性较差。
发明内容
本发明解决的问题是提供一种半导体结构及其制造方法，提高半导体器件的电性能。
为解决上述问题，本发明提供一种半导体结构的制造方法。包括如下步骤：提供半导体基底，所述半导体基底中形成有至少一个底层金属互连结构；在所述半导体基底上形成介电层；在所述介电层内形成至少一个开口，所述开口露出所述底层金属互连结构；通过第一原子层沉积工艺在所述开口侧壁和底部形成阻挡膜；通过第一原子层刻蚀工艺去除部分厚度的阻挡膜形成阻挡层；通过第二原子层沉积工艺在所述阻挡层表面形成粘附膜；通过第二原子层刻蚀工艺去除部分厚度的粘附膜形成粘附层；形成所述阻挡层和粘附层后，向所述开口内填充导电材料，形成金属互连结构。
可选的，所述阻挡层的厚度为0.8nm至1nm。
可选的，所述阻挡层的材料为TaN。
可选的，形成所述阻挡膜的第一原子层沉积工艺的步骤包括：在所述介电层内形成至少一个开口之后，将半导体基底放置于原子层沉积室内；
向所述原子层沉积室内通入含钽的第一前驱体，所述第一前驱体吸附在所述开口侧壁及底部形成第一自限制层；
向所述原子层沉积室内通入第一惰性气体，通过所述第一惰性气体去除多余的第一前驱体；
向所述原子层沉积室内通入第一反应气体，与吸附的第一前驱体反应，在所述开口侧壁、底部以及所述介电层上形成第一厚度的阻挡膜；
向所述原子层沉积室内通入第一惰性气体，通过所述第一惰性气体去除未与所述第一前驱体反应的第一反应气体以及所述第一前驱体与所述第一反应气体反应的副产物。
可选的，所述第一前驱体为C10H30N5Ta，第一惰性气体为氦气，第一反应气体为氨气。
可选的，形成所述阻挡膜所采用的第一原子层沉积工艺的工艺参数包括：腔室温度为250℃至350℃，腔室压强为0.2Torr至0.3Torr，工艺时间为10分钟至15分钟。
可选的，去除部分厚度的所述阻挡膜的第一原子层刻蚀工艺的步骤包括：将形成有所述阻挡膜的半导体基底放置于原子层刻蚀室内；
向所述原子层刻蚀室内通入第一刻蚀气体；
所述阻挡膜表面吸附所述第一刻蚀气体分子，所述第一刻蚀气体分子与所述阻挡膜材料发生反应，生成化合物；
抽除多余的第一刻蚀气体；
向所述原子层刻蚀室内照射入Ar原子束，分解吸附在所述阻挡膜表面反应生成的化合物；
抽除所述化合物，形成满足厚度目标值的阻挡层。
可选的，所述第一刻蚀气体为CF4或CHF3。
可选的，去除部分厚度的所述阻挡膜所采用的第一原子层刻蚀工艺的工艺参数包括：腔室温度为50℃至150℃，刻蚀气体所产生的反应气压为0.3mtorr至0.5mtorr，工艺时间为5分钟至10分钟，Ar原子束的照射剂量为7E15atom/cm2至8E15atom/cm2。
可选的，所述粘附层的厚度为0.6nm至0.8nm。
可选的，所述粘附层的材料为Ta。
可选的，形成所述粘附膜的第二原子层沉积工艺的步骤包括：将形成有所述阻挡层的半导体基底放置于原子层沉积室内；
向所述原子层沉积室内通入含钽的第二前驱体，所述第二前驱体吸附在所述阻挡层表面形成第二自限制层；
向所述原子层沉积室内通入第二惰性气体，通过所述第二惰性气体去除多余的第二前驱体；
向所述原子层沉积室内通入第二反应气体，与吸附的第二前驱体反应，在所述阻挡层表面形成第二厚度的粘附膜；
向所述原子层沉积室内通入惰性气体，通过所述第二惰性气体去除未与所述第二前驱体反应的第二反应气体以及所述第二前驱体与所述第二反应气体反应的副产物。
可选的，所述第二前驱体为C10H30N5Ta，第二惰性气体为氦气，第二反应气体为氢气。
可选的，形成所述粘附膜所采用的第一原子层沉积工艺的工艺参数包括：腔室温度为250℃至350℃，腔室压强为0.2Torr至0.3Torr，工艺时间为10分钟至15分钟。
可选的，去除部分厚度的所述粘附膜的第二原子层刻蚀工艺步骤包括：将形成有所述粘附膜的半导体基底放置于原子层刻蚀室内；
向所述原子层刻蚀室内通入第二刻蚀气体；
所述粘附膜表面吸附所述第二刻蚀气体分子，所述第二刻蚀气体分子与所述粘附膜材料发生反应，生成化合物；
抽除多余的第二刻蚀气体；
向所述原子层刻蚀室内照射入Ar原子束，分解吸附在所述粘附膜表面反应生成的化合物；
抽除所述化合物，形成满足厚度目标值的粘附层。
可选的，所述第二刻蚀气体为Cl2。
可选的，去除部分厚度的所述粘附膜所采用的第二原子层刻蚀工艺的工艺参数包括：腔室温度为50℃至150℃，刻蚀气体所产生的反应气压为0.3mtorr至0.5mtorr，工艺时间为5分钟至10分钟，Ar原子束的照射剂量为7E15atom/cm2至8E15atom/cm2。
本发明还提供一种半导体结构，包括：半导体基底，所述半导体基底中形成有至少一个底层金属互连结构；介电层，位于所述半导体基底表面；开口，贯穿所述介电层且位于所述底层金属互连结构上方；阻挡层，位于所述开口侧壁及底部，通过依次进行的第一原子层沉积和第一原子层刻蚀工艺形成；粘附层，位于所述阻挡层表面，通过依次进行的第二原子层沉积和第二原子层刻蚀工艺形成；导电层，位于所述开口内，且所述导电层的表面与所述开口齐平。
可选的，所述阻挡层的厚度为0.8nm至1nm，所述粘附层的厚度为0.6nm至0.8nm。
可选的，所述阻挡层和所述粘附层的厚度之和小于2nm。
与现有技术相比，本发明的技术方案具有以下优点：在向介电层内的开口中填充导电材料之前，依次采用原子层沉积工艺和原子层刻蚀工艺，在所述开口侧壁、底部以及介电层上形成阻挡层，然后依次采用原子层沉积工艺和原子层刻蚀工艺，在所述阻挡层表面形成粘附层，由于所述原子层沉积工艺按原子层形式逐层形成膜层，所述原子层刻蚀工艺按原子层形式逐层去除膜层，因此采用所述工艺形成的阻挡层和粘附层的厚度均可以得到精确控制，使所述阻挡层和粘附层的厚度之和较小(可低于2nm)，从而使所述开口中被填入更多导电材料，进而降低了后段互连电阻，提高了半导体器件的电性能。
进一步，采用所述原子层沉积工艺和所述原子层刻蚀工艺形成的阻挡层和粘附层具有较好的覆盖力，且厚度均一性、表面光滑性较好，从而提高了导电材料的填充效果，进而提高了半导体器件的可靠性。
附图说明
图1至图4是现有技术半导体结构的制造方法各步骤对应的结构示意图；
图5至图15是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图。
具体实施方式
现有技术的半导体器件的电性能和可靠性较差，结合现有技术半导体结构制造方法分析其原因。参考图1至图4，示出了现有技术半导体结构的制造方法各步骤对应的结构示意图。所述半导体结构的制造方法包括以下步骤：
如图1所示，提供半导体基底100，所述半导体基底100内形成有至少一个底层金属互连结构110，所述底层金属互连结构110包括底层刻蚀阻挡层111，位于所述底层刻蚀阻挡层111表面的底层介电层112，以及位于所述底层介电层112内的底层金属层113；如图2所示，在所述底层金属互连结构110表面以及所述半导体基底100表面形成介质层，所述介质层包括依次位于所述半导体基底100上的刻蚀阻挡层120、介电层130、氧化层140及金属硬掩膜层150；如图2和图3所示，通过刻蚀工艺在所述介质层内形成贯穿所述介质层的开口160，且所述开口160暴露出所述底层金属层113顶部表面；如图3所示，通过物理气相沉积工艺在所述开口160侧壁、底部以及所述介质层上形成阻挡层170，在所述阻挡层170表面形成粘附层180；如图4所示，向所述开口160(如图2所示)内填充满导电材料190，并通过研磨工艺使所述开口内的导电材料190厚度达到目标值，形成金属互连结构200。
现有技术为了降低互连电阻，增加介电层内的开口中所填充的导电材料体积。然而，现有技术形成的阻挡层和粘附层的厚度较厚，且采用现有技术难以形成更薄的阻挡层和粘附层，从而限制了所述开口内导电材料体积的增加，进而限制了半导体器件互连电阻的减小；另一方面，现有技术形成的阻挡层和粘附层的覆盖能力较差，从而使所述导电材料的填充效果变差，进而降低了半导体器件的可靠性。因此，随着集成电路特征尺寸持续减小，阻挡层和粘附层成为了影响半导体器件电性能及可靠性的重要因素之一。
为了解决所述技术问题，本发明提供一种半导体器件的制造方法，包括：提供半导体基底，所述半导体基底中形成有至少一个底层金属互连结构；在所述半导体基底上形成介电层；在所述介电层内形成至少一个开口，所述开口露出所述底层金属互连结构；通过第一原子层沉积工艺在所述开口侧壁和底部形成阻挡膜；通过第一原子层刻蚀工艺去除部分厚度的阻挡膜形成阻挡层；通过第二原子层沉积工艺在所述阻挡层表面形成粘附膜；通过第二原子层刻蚀工艺去除部分厚度的粘附膜形成粘附层；形成所述阻挡层和粘附层后，向所述开口内填充导电材料，形成金属互连结构。
本发明在向介电层内的开口中填充导电材料之前，依次采用原子层沉积工艺和原子层刻蚀工艺，在所述开口侧壁、底部以及介电层上形成阻挡层，然后依次采用原子层沉积工艺和原子层刻蚀工艺，在所述阻挡层表面形成粘附层，由于所述原子层沉积工艺按原子层形式逐层形成膜层，所述原子层刻蚀工艺按原子层形式逐层去除膜层，因此采用所述工艺形成的阻挡层和粘附层的厚度均可以得到精确控制，使所述阻挡层和粘附层的厚度之和较小(可低于2nm)，从而使所述开口中填入的导电材料体积增加，进而降低了后段互连电阻，提高了半导体器件的电性能。
进一步，采用所述原子层沉积工艺和所述原子层刻蚀工艺形成的阻挡层和粘附层具有较好的覆盖力，且厚度均一性、表面光滑性较好，从而提高了导电材料的填充效果，进而提高了半导体器件的可靠性。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图15是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图。
参考图5，提供半导体基底300，所述半导体基底300中形成有至少一个底层金属互连结构310。
本实施例中，所述底层金属互连结构310包括：位于半导体基底300中的底层刻蚀阻挡层320，位于所述底层刻蚀阻挡层320表面的底层介电层330，以及位于所述底层介电层330内的底层金属层340，所述底层金属层340顶部与所述半导体基底300顶部齐平；所述底层金属互连结构310用于与待形成的金属互连结构相连接，也可用于与外部或其他金属层的电连接。
所述底层金属层340的材料可以为Cu、Al或W等导电材料；所述半导体基底300内可以形成有一个底层金属层340或多个底层金属层340；当所述半导体基底300内形成有多个底层金属层340时，所述多个底层金属层340在平行于所述半导体基底300表面方向上的尺寸相同或不同。
参考图6，在所述半导体基底300上形成介电层410，用于使待形成的金属互连结构之间相互绝缘。
本实施例中，所述介电层410的材料具有多孔结构，所述具有多孔结构的材料为低k介质材料(低k介质材料指相对介电常数大于或等于2.6、小于等于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)，从而可以有效地降低金属互连结构之间的寄生电容，进而减小后段RC延迟。
所述介电层410的材料可以是SiOH、SiOCH、FSG(掺氟的二氧化硅)、BSG(掺硼的二氧化硅)、PSG(掺磷的二氧化硅)、BPSG(掺硼磷的二氧化硅)、氢化硅倍半氧烷(HSQ，(HSiO1.5)n)或甲基硅倍半氧烷(MSQ，(CH3SiO1.5)n)。本实施例中，所述介电层410的材料为超低k介质材料，所述超低k介质材料为SiOCH，形成所述介电层410的工艺为化学气相沉积法。
需要说明的是，所述制造方法还包括：在形成所述介电层410之前，在所述半导体基底300与所述介电层410之间形成刻蚀阻挡层400，用于在形成贯穿所述介电层410的开口(未标注)时，起到刻蚀停止的作用。
相应地，所述刻蚀阻挡层400的材料设置为：后续刻蚀所述介电层410的刻蚀工艺对所述刻蚀阻挡层400的刻蚀速率较小，从而起到刻蚀停止作用，防止刻蚀所述介电层410的过程对所述半导体基底300或所述底层金属层340造成过刻蚀。还需要说明的是，在介电层410中形成开口(未标注)之后，还需要进一步刻蚀所述开口以露出所述底层金属层340，所述刻蚀阻挡层400的材料还需要设置为：所述进一步的刻蚀过程对所述刻蚀阻挡层400的刻蚀速率较大而对所述底层金属层340的刻蚀速率较小，从而减小对所述底层金属层340造成刻蚀损伤。
具体地，所述刻蚀阻挡层400的材料为SiCN(碳氮化硅)，形成所述刻蚀阻挡层400的工艺为化学气相沉积法。
继续参考图6，本实施例中，在形成所述介电层410之后，还在所述介电层410表面依次形成氧化层420、金属硬掩膜层430和硬掩膜覆盖层440。
所述氧化层420作为开口刻蚀工艺的中间刻蚀停止层。在实际工艺中，通过多步刻蚀工艺形成所述开口，在开口刻蚀的多步刻蚀工艺中，先刻蚀部分厚度的所述氧化层420后停止刻蚀，形成部分开口(未标注)。由于所述介电层410为超低k介质材料，特性松软，容易发生过刻蚀现象，而所述氧化层420致密度和硬度更好，因此在所述介电层410表面形成所述氧化层420，使后续形成部分开口的刻蚀工艺中更好地控制刻蚀部分所述氧化层420的厚度，进而保证后续形成的开口的形貌与尺寸满足工艺规格。本实施例中，所述氧化层420的材料为氧化硅，形成所述氧化层420的工艺为化学气相沉积法。
所述金属硬掩膜层430用于在后续刻蚀工艺过程中起到掩膜的作用。以所述图形化的金属硬掩膜层430为掩膜进行刻蚀，可以更好地控制开口的图形形貌，使形成的开口形貌更光滑。
所述金属硬掩膜层430的材料可以为氮化钛、钛或氮化铜。本实施例中，所述金属硬掩膜层430为氮化钛层，形成所述金属硬掩膜层430的工艺为物理气相沉积法。
所述硬掩膜覆盖层440用于避免所述金属硬掩膜层430与后续工艺采用的光刻胶层直接接触。在后续刻蚀工艺中需采用光刻胶层作为掩膜层，光刻胶层在金属硬掩膜层430表面的黏附性较差，容易引起光刻胶层形变或倒塌等缺陷，而通过在所述金属硬掩膜层430表面形成与光刻胶层具有良好的黏附性的硬掩膜覆盖层440，可以使后续光刻工艺形成的图形满足预设尺寸且图形形貌光滑。本实施例中，所述硬掩膜覆盖层440为氧化硅层，形成所述硬掩膜覆盖层440的工艺为化学气相沉积法。
需要说明的是，刻蚀所述硬掩膜覆盖层440、金属硬掩膜层430、氧化层420、介电层410以及刻蚀阻挡层400形成至少一个开口(未标注)，所述开口露出所述底层金属互连结构110，所述开口可以为单大马士革开口或双大马士革开口。本实施例中，后续形成的开口为双大马士革开口，包括相互贯穿的通孔(未标注)以及沟槽(未标注)，所述通孔位于沟槽与半导体基底100之间，且所述通孔的开口尺寸小于所述沟槽的开口尺寸；其中，形成所述双大马士革开口的工艺可以为先形成通孔后形成沟槽(via first trench last)、先形成沟槽后形成通孔(trench first via last)或同时形成通孔和沟槽(via and trench all-inone etch)的方法。
本实施例以后续形成的开口为双大马士革开口，且采用同时形成通孔和沟槽的方法作为示例进行详细的说明。
参考图7，在硬掩膜覆盖层440、金属硬掩膜层430、氧化层420内形成第一凹槽600。
具体地，在所述硬掩膜覆盖层440表面形成图形化的第一光刻胶层500，所述图形化的第一光刻胶层500用于定义第一凹槽图形的位置和尺寸；以所述图形化的第一光刻胶层500为掩膜，沿所述第一凹槽图形依次刻蚀所述硬掩膜覆盖层440、金属硬掩膜层430、氧化层420，在相应位置处形成第一凹槽600。形成所述第一凹槽600后，采用湿法刻蚀或等离子体干法刻蚀工艺去除所述图形化的第一光刻胶层500，然后以去离子水进行清洗。
本实施例中，形成所述第一凹槽600的工艺为等离子体干法刻蚀工艺，通过依次刻蚀所述硬掩膜覆盖层440、金属硬掩膜层430、氧化层420形成第一凹槽600；完成所述等离子体干法刻蚀工艺后，所述第一凹槽600位置处的硬掩膜覆盖层440和金属硬掩膜层430被刻蚀去除，部分氧化层420被保留，其中，剩余的氧化层420的厚度根据实际工艺而定。
结合参考图7和8，继续刻蚀所述氧化层420和所述介电层410，在所述氧化层420和介电层410中形成第二凹槽610，所述第二凹槽610以及第一凹槽600构成预开口。
具体地，在所述硬掩模覆盖层440表面形成底部抗反射层510和图形化的第二光刻胶层520，所述底部抗反射层510填充所述第一凹槽600(参考图7)并覆盖所述硬掩模覆盖层440表面，所述图形化的第二光刻胶层520用于定义第二凹槽图形的位置和尺寸；以所述图形化的第二光刻胶层520为掩膜，沿所述第二凹槽图形依次刻蚀所述底部抗反射层510、剩余的氧化层420和介电层410，在相应位置处形成第二凹槽610，所述第二凹槽610与所述第一凹槽600相连通以形成预开口。其中，在平行所述半导体基底300的方向上，所述第二凹槽610顶部的尺寸小于所述第一凹槽600底部的尺寸。形成所述预开口后，采用湿法刻蚀或等离子体干法刻蚀工艺去除所述图形化的第二光刻胶层520和剩余的底部抗反射层510，然后以去离子水进行清洗。
本实施例中，形成所述第二凹槽610的工艺为等离子体干法刻蚀工艺，通过依次刻蚀所述底部抗反射层510、氧化层420和介电层410，形成所述第二凹槽610。
需要说明的是，完成所述等离子体干法刻蚀工艺后，所述第二凹槽610位置处的剩余氧化层420被刻蚀去除，所述第二凹槽610底部的部分介电层410被保留，其中，剩余的介电层410厚度根据实际工艺而定。
所述第二凹槽610底部剩余的介电层410厚度不宜过厚，也不宜过薄，也就是说，所述第二凹槽610的深度尺寸H不宜过小，也不宜过大。如果所述第二凹槽610的深度尺寸H过小(剩余的介质层410过厚)，则后续形成的开口难以贯穿所述刻蚀阻挡层400并暴露出所述底层金属互连结构310；如果所述第二凹槽610的深度尺寸H过大(剩余的介质层410过薄)，则后续刻蚀工艺过程中开口的通孔会比开口的沟槽先形成，从而使所述底层金属互连结构310的底层金属层340过早地暴露在刻蚀环境中，进而对所述底层金属层340造成刻蚀损伤。
为此，本实施例中，所述第二凹槽610的深度H大于或等于所述介电层410厚度的75％、且小于或等于所述介电层410厚度的90％。
参考图9，在金属硬掩膜层430、氧化层420和介电层410内形成开口620，所述开口620包括沟槽630和初始通孔640。
具体地，采用等离子体干法刻蚀工艺，沿第一凹槽600(参考图7)和第二凹槽610(参考图8)同时刻蚀所述氧化层420和所述介电层410，直至暴露出所述刻蚀阻挡层400，形成开口620，其中，所述开口620包括沟槽630和初始通孔640，所述沟槽630底部和所述初始通孔640顶部相贯通，且在平行所述半导体基底300的方向上，所述沟槽630的开口尺寸大于所述初始通孔640的开口尺寸。
所述沟槽630的剖面形貌可以为倒梯形，或所述沟槽630的侧壁表面垂直于所述半导体基底300表面；所述初始通孔640的剖面形貌可以为倒梯形，或所述初始通孔640的侧壁表面垂直于所述半导体基底300表面。本实施例中，所述沟槽630的剖面形貌为倒梯形，所述初始通孔640的侧壁表面垂直于所述半导体基底300表面。
需要说明的是，在形成所述开口620的刻蚀工艺过程中，所述硬掩模覆盖层440(参考图8)被刻蚀去除。
参考图10，刻蚀所述开口620底部的刻蚀阻挡层400，形成露出所述底层金属互连结构310的开口620，所述开口620贯穿所述金属硬掩膜层430、氧化层420、介电层410和刻蚀阻挡层400。
具体地，采用等离子体干刻刻蚀工艺，以所述金属硬掩膜层430为掩膜，刻蚀所述开口620底部的刻蚀阻挡层400，直至露出所述底层金属互连结构310，形成贯穿所述金属硬掩膜层430、氧化层420、介电层410和刻蚀阻挡层400的开口620。所述开口620包括相互贯穿的沟槽630和通孔650，且在平行所述半导体基底300的方向上，所述沟槽630的开口尺寸大于所述通孔650的开口尺寸。
参考图11，通过第一原子层沉积工艺在所述开口620(如图10所示)侧壁和底部形成阻挡膜，通过第一原子层刻蚀工艺去除部分厚度的所述阻挡膜形成阻挡层450。
需要说明的是，通过第一原子层沉积工艺形成阻挡膜的过程中，还包括：在所述金属硬掩膜层430表面形成所述阻挡膜。
本实施例中，在所述介电层410内形成至少一个开口620(如图10所示)后，先采用第一原子层沉积工艺在所述开口620的侧壁、底部以及所述金属硬掩膜层430表面形成第一厚度的连续阻挡膜(未标注)；然后采用第一原子层刻蚀工艺去除部分厚度的所述阻挡膜，形成满足厚度目标值的阻挡层450。
需要说明的是，所述第一厚度的阻挡膜通过多次循环沉积工艺形成，且所述阻挡膜的第一厚度值大于后续形成的阻挡层450的目标厚度值。所述阻挡膜的材料可以为Ru或TaN，本实施例中，所述阻挡膜的材料为TaN。
具体地，形成所述阻挡膜(未标注)的原子层沉积工艺步骤具体包括：在所述介电层410内形成至少一个开口620后，将所述半导体基底300放置于原子层沉积室内；向所述原子层沉积室内通入含钽的第一前驱体，所述第一前驱体吸附在所述开口620的侧壁、底部以及所述金属硬掩膜层430表面形成第一自限制层(未标注)；向所述原子层沉积室内通入第一惰性气体，所述第一惰性气体去除多余的第一前驱体；向所述原子层沉积室内通入第一反应气体，与吸附的第一前驱体反应，在所述开口620侧壁、底部以及所述金属硬掩膜层430表面形成连续阻挡膜；向所述原子层沉积室内通入第一惰性气体，所述第一惰性气体去除未与所述第一前驱体反应的第一反应气体以及所述第一前驱体与所述第一反应气体反应的副产物。
本实施例中，所述第一前驱体为五(二甲氨基)钽(V)(C10H30N5Ta)；所述第一惰性气体为氦气；所述第一反应气体为氨气。形成所述阻挡膜所采用的第一原子层沉积工艺的工艺参数包括：腔室温度为250℃至350℃，腔室压强为0.2Torr至0.3Torr，工艺时间为10分钟至15分钟。
其中，当所述腔室温度低于250℃时，容易导致每次循环沉积工艺的沉积速度过慢，从而导致所述阻挡膜在设定工艺时间内无法达到所述第一厚度，或者需要增加工艺时间以达到所述第一厚度，从而降低半导体器件的制造效率；当所述腔室温度高于350℃时，容易导致所述第一前驱体的热分解，从而引入类似化学气相沉积的发生，进而影响所述阻挡膜的纯度和台阶性，最终降低形成的半导体器件的性能及良率。
基于所述设定的腔室温度，将所述腔室压强设定为0.2Torr至0.3Torr，从而将吸附过程和反应过程充分隔离开，避免类似化学气相沉积的发生，进而保证所述阻挡膜的高纯度和良好台阶性。
当所述工艺时间少于10分钟时，容易导致在设定腔室温度和压强条件下，来不及形成连续的阻挡膜；当所述工艺时间多于15分钟时，容易导致形成的阻挡膜的厚度超过所述第一厚度，从而增加后续去除部分所述阻挡膜的工艺时间，进而降低半导体器件的制造效率。
采用第一原子层沉积工艺形成所述阻挡膜后，所述阻挡膜的厚度大于阻挡层450的目标厚度值，因此，还需采用第一原子层刻蚀工艺去除部分厚度的所述阻挡膜，形成满足厚度目标值的阻挡层450。
具体地，结合参考图12，去除部分厚度的所述阻挡膜的第一原子层刻蚀工艺步骤包括：将形成有所述阻挡膜的半导体基底300放置于原子层刻蚀室内；向所述原子层刻蚀室内通入第一刻蚀气体；所述阻挡膜表面吸附所述第一刻蚀气体分子452，所述第一刻蚀气体分子452与所述阻挡膜材料451发生反应，生成化合物；利用真空泵抽除多余的第一刻蚀气体；向所述原子层刻蚀室内照射入Ar原子束，通过所述Ar原子束分解吸附在所述阻挡膜表面反应生成的化合物；利用真空泵抽除所述化合物，形成满足厚度目标值的阻挡层450。
本实施例中，所述第一刻蚀气体为CF4或CHF3；其中，去除部分厚度的所述阻挡膜所采用的第一原子层刻蚀工艺的工艺参数包括：腔室温度为50℃至150℃，第一刻蚀气体所产生的反应气压为0.3mtorr至0.5mtorr，工艺时间为5分钟至10分钟，Ar原子束的照射剂量为7E15atom/cm2至8E15atom/cm2。
其中，当所述腔室温度低于50℃或第一刻蚀气体所产生的反应气压低于0.3mtorr时，容易导致去除所述阻挡膜的速率过慢，从而导致所述阻挡层450的厚度值超出厚度目标值，从而降低形成的半导体器件的性能及良率；当所述腔室温度高于150℃或第一刻蚀气体所产生的反应气压高于0.5mtorr时，容易导致去除所述阻挡膜的速率过快，从而导致所述阻挡层450的厚度值低于厚度目标值，同样会降低形成的半导体器件的性能及良率。
当所述工艺时间少于5分钟时，在设定腔室温度和第一刻蚀气体所产生的反应气压条件下，去除部分所述阻挡膜的厚度不足，从而导致形成的阻挡层450的厚度值大于厚度目标值，从而降低形成的半导体器件的性能及良率；当所述工艺时间多于10分钟时，在设定腔室温度和第一刻蚀气体所产生的反应气压条件下，去除部分所述阻挡膜的厚度过量，从而导致形成的阻挡层450的厚度值小于厚度目标值，同样会降低形成的半导体器件的性能及良率。
需要说明的是，所述阻挡层450的厚度不宜过厚，也不宜过薄。当所述阻挡层450的厚度过厚时，将引起后续向所述开口620(如图10所示)内填充导电材料的体积减小，从而引起后段互连电阻升高；当所述阻挡层450的厚度过薄时，后续向所述开口620(如图10所示)内填充的导电材料容易渗入所述阻挡层450进而扩散进所述介电层410内，从而使半导体器件的电性能和可靠性下降。为此，本实施例中，所述阻挡层450的厚度为0.8nm至1nm。
参考图13，通过第二原子层沉积工艺在所述阻挡层450表面形成粘附膜，通过第二原子层刻蚀工艺去除部分厚度的所述粘附膜形成粘附层460。
本实施例中，形成所述阻挡层450后，先采用第二原子层沉积工艺在所述阻挡层450表面形成第二厚度的连续粘附膜(未标注)；然后采用第二原子层刻蚀工艺去除部分厚度的所述粘附膜，形成满足厚度目标值的粘附层460，其中，所述粘附膜的材料为Ta。
需要说明的是，所述第二厚度的粘附膜通过多次循环沉积工艺形成，且所述粘附膜的第二厚度值大于后续形成的粘附层460的目标厚度值。
具体地，形成所述粘附膜的第二原子层沉积工艺步骤具体包括：将形成有所述阻挡层450的半导体基底300放置于原子层沉积室内；向所述原子层沉积室内通入含钽的第二前驱体，所述第二前驱体吸附在所述阻挡层450表面形成第二自限制层；向所述原子层沉积室内通入第二惰性气体，所述第二惰性气体去除多余的第二前驱体；向所述原子层沉积室内通入第二反应气体，与吸附的第二前驱体反应，在所述阻挡层450表面形成第二厚度的粘附膜；向所述原子层沉积室内通入第二惰性气体，所述第二惰性气体去除未与所述第二前驱体反应的第二反应气体以及所述第二前驱体与所述第二反应气体反应的副产物。
本实施例中，所述第二前驱体为五(二甲氨基)钽(V)(C10H30N5Ta)；所述第二惰性气体为氦气；所述第二反应气体为氢气。形成所述粘附膜所采用的第二原子层沉积工艺的工艺参数包括：腔室温度为250℃至350℃，腔室压强为0.2Torr至0.3Torr，工艺时间为10分钟至15分钟。
其中，当所述腔室温度低于250℃时，容易导致每次循环沉积工艺的沉积速度过慢，从而导致所述粘附膜在设定工艺时间内无法达到所述第二厚度，或者需要增加工艺时间以达到所述第二厚度，从而降低半导体器件的制造效率；当所述腔室温度高于350℃时，容易导致所述第二前驱体的热分解，从而引入类似化学气相沉积的发生，进而影响所述粘附膜的纯度和台阶性，最终降低形成的半导体器件的性能及良率。
基于所述设定的腔室温度，将所述腔室压强设定为0.2Torr至0.3Torr，从而将吸附过程和反应过程充分隔离开，避免类似化学气相沉积的发生，从而保证所述粘附膜的高纯度和良好台阶性。
当所述工艺时间少于10分钟时，容易导致在设定腔室温度和压强条件下，来不及形成连续的阻挡膜；当所述工艺时间多于15分钟时，容易导致形成的粘附膜的厚度超过所述第二厚度，从而增加后续去除部分所述粘附膜的工艺时间，进而降低半导体器件的制造效率。
采用第二原子层沉积工艺形成所述粘附膜后，所述粘附膜的厚度大于粘附层460的目标厚度值，因此，还需采用第二原子层刻蚀工艺去除部分厚度的所述粘附膜，形成满足厚度目标值的粘附层460。
具体地，结合参考图14，去除部分厚度的所述粘附膜的第二原子层刻蚀工艺步骤包括：将形成有所述粘附膜的半导体基底300放置于原子层刻蚀室内；向所述原子层刻蚀室内通入第二刻蚀气体；所述粘附膜表面吸附所述第二刻蚀气体分子462，所述第二刻蚀气体分子462与所述粘附膜材料461发生反应，生成化合物；利用真空泵抽除多余的第二刻蚀气体；向所述原子层刻蚀室内照射入Ar原子束，分解吸附在所述粘附膜表面反应生成的化合物；利用真空泵抽除所述化合物，形成满足厚度目标值的粘附层460。
本实施例中，所述第二刻蚀气体为Cl2；其中，去除部分厚度的所述粘附膜所采用的第二原子层刻蚀工艺的工艺参数包括：腔室温度为50℃至150℃，第二刻蚀气体所产生的反应气压为0.3mtorr至0.5mtorr，工艺时间为5分钟至10分钟，Ar原子束的照射剂量为7E15atom/cm2至8E15atom/cm2。
其中，当所述腔室温度低于50℃或第二刻蚀气体所产生的反应气压低于0.3mtorr时，容易导致去除所述阻挡膜的速率过慢，从而导致所述粘附层460的厚度值超出厚度目标值，从而降低形成的半导体器件的性能及良率；当所述腔室温度高于150℃或第二刻蚀气体所产生的反应气压高于0.5mtorr时，容易导致去除所述阻挡膜的速率过快，从而导致所述粘附层460的厚度值低于厚度目标值，同样会降低形成的半导体器件的性能及良率。
当所述工艺时间少于5分钟时，在设定腔室温度和第二刻蚀气体所产生的反应气压条件下，去除部分所述粘附膜的厚度不足，从而导致形成的粘附层460的厚度值大于厚度目标值，从而降低形成的半导体器件的性能及良率；当所述工艺时间多于10分钟时，在设定腔室温度和第二刻蚀气体所产生的反应气压条件下，去除部分所述粘附膜的厚度过量，从而导致形成的粘附层460的厚度值小于厚度目标值，同样会降低形成的半导体器件的性能及良率。
需要说明的是，所述粘附层460的厚度不宜过厚，也不宜过薄。当所述粘附层460的厚度过厚时，将引起后续向所述开口620(如图10所示)内填充导电材料的体积减小，从而引起后段互连电阻升高；当所述粘附层460的厚度过薄时，将影响后续向所述开口620(如图10所示)内填充导电材料在所述粘附层460表面的粘附能力，从而削弱所述导电材料的填充效果，进而使半导体器件的电性能和可靠性下降。为此，本实施例中，所述粘附层460的厚度为0.6nm至0.8nm。
参考图15，形成所述阻挡层450和粘附层460后，向所述开口620(如图10所示)内填充导电材料470，以形成金属互连结构480。
具体地，先在所述开口620(如图10所示)内填充满导电材料470，且所述导电材料470覆盖所述粘附层460表面；然后采用化学机械研磨工艺平坦化所述导电材料470并去除所述金属硬掩膜层430(如图13所示)、氧化层420(如图13所示)和部分厚度的介电层410，使所述开口620内的导电材料470厚度达到预定值，形成互连结构480。
所述导电材料470可以为Cu、Al或W等导电材料。本实施例中，所述导电材料470为Cu材料，形成所述导电材料470的工艺为电镀工艺。
需要说明的是，在所述开口620内填充所述导电材料470之前，先在所述开口620的侧壁及底部溅射沉积金属势垒层和铜的籽晶层(未标注)，以提高电镀过程中导电材料470的覆盖能力。
还需要说明的是，本发明的半导体器件的制造方法以介电层内的开口为双大马士革开口为例进行说明，但所述开口不仅限于双大马士革开口，所述开口还可以是单大马士革开口，包括贯穿所述介电层和刻蚀阻挡层的通孔。形成所述开口后，依次进行第一原子层沉积工艺和第一原子层刻蚀工艺，在所述开口侧壁和底部形成阻挡层；然后依次进行第二原子层沉积工艺和第二原子层刻蚀工艺，在所述阻挡层表面形成粘附层；形成所述阻挡层和粘附层后，向所述开口内填充导电材料，形成金属互连结构，具体工艺参考上述实施例，在此不再赘述。
为了解决现有技术存在的问题，本发明还提供一种半导体结构。请继续参考图15，示出了本发明半导体结构一实施例的示意图，所述半导体结构包括：
半导体基底300，所述半导体基底300中形成有至少一个底层金属互连结构310；
介电层410，位于所述半导体基底300表面；
开口(未标注)，贯穿所述介电层410且位于所述底层金属互连结构310上方；
阻挡层450，位于所述开口侧壁及底部，通过依次进行的第一原子层沉积和第一原子层刻蚀工艺形成；
粘附层460，位于所述阻挡层450表面，通过依次进行的第二原子层沉积和第二原子层刻蚀工艺形成；
导电层470，位于所述开口内，且所述导电层470的表面与所述开口齐平。
本实施例中，所述半导体结构还包括位于所述半导体基底300与所述介电层410之间的刻蚀阻挡层400，所述开口还贯穿所述刻蚀阻挡层400。
本实施例中，所述阻挡层450的厚度为0.8nm至1nm，所述粘附层460的厚度为0.6nm至0.8nm。
本实施例中，所述阻挡层450和粘附层460的厚度之和较小(可低于2nm)，从而使所述导电层470的体积较现有技术更大，进而降低了后段互连电阻，提高了半导体器件的电性能。
此外，所述阻挡层450和粘附层460具有较好的覆盖力，且厚度均一性、表面光滑性较好，从而使导电层470的质量较好，进而提高了半导体器件的可靠性
具体地，通过依次进行的第一原子层沉积和第一原子层刻蚀工艺形成所述阻挡层450的工艺步骤，以及通过依次进行的第二原子层沉积和第二原子层刻蚀工艺形成所述粘附层460的工艺步骤，请参考前述半导体结构的制造方法中的工艺步骤，在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种半导体结构的制造方法，其特征在于，包括：
提供半导体基底，所述半导体基底中形成有至少一个底层金属互连结构；
在所述半导体基底上形成介电层；
在所述介电层内形成至少一个开口，所述开口露出所述底层金属互连结构；
通过第一原子层沉积工艺在所述开口侧壁和底部形成阻挡膜；
通过第一原子层刻蚀工艺去除部分厚度的阻挡膜形成阻挡层；
通过第二原子层沉积工艺在所述阻挡层表面形成粘附膜；
通过第二原子层刻蚀工艺去除部分厚度的粘附膜形成粘附层；
形成所述阻挡层和粘附层后，向所述开口内填充导电材料，形成金属互连结构；
所述阻挡层的材料为TaN；
形成所述阻挡膜的第一原子层沉积工艺的步骤包括：在所述介电层内形成至少一个开口之后，将半导体基底放置于原子层沉积室内；
向所述原子层沉积室内通入含钽的第一前驱体，所述第一前驱体吸附在所述开口侧壁及底部形成第一自限制层；
向所述原子层沉积室内通入第一惰性气体，通过所述第一惰性气体去除多余的第一前驱体；
向所述原子层沉积室内通入第一反应气体，与吸附的第一前驱体反应，在所述开口侧壁、底部以及所述介电层上形成第一厚度的阻挡膜；
向所述原子层沉积室内通入第一惰性气体，通过所述第一惰性气体去除未与所述第一前驱体反应的第一反应气体以及所述第一前驱体与所述第一反应气体反应的副产物。
2.如权利要求1所述的半导体结构的制造方法，其特征在于，所述阻挡层的厚度为0.8nm至1nm。
3.如权利要求1所述的半导体结构的制造方法，其特征在于，所述第一前驱体为C10H30N5Ta，第一惰性气体为氦气，第一反应气体为氨气。
4.如权利要求3所述的半导体结构的制造方法，其特征在于，形成所述阻挡膜所采用的第一原子层沉积工艺的工艺参数包括：腔室温度为250℃至350℃，腔室压强为0.2Torr至0.3Torr，工艺时间为10分钟至15分钟。
5.如权利要求1所述的半导体结构的制造方法，其特征在于，去除部分厚度的所述阻挡膜的第一原子层刻蚀工艺的步骤包括：将形成有所述阻挡膜的半导体基底放置于原子层刻蚀室内；
向所述原子层刻蚀室内通入第一刻蚀气体；
所述阻挡膜表面吸附所述第一刻蚀气体分子，所述第一刻蚀气体分子与所述阻挡膜材料发生反应，生成化合物；
抽除多余的第一刻蚀气体；
向所述原子层刻蚀室内照射入Ar原子束，分解吸附在所述阻挡膜表面反应生成的化合物；
抽除已分解的所述化合物，形成满足厚度目标值的阻挡层。
6.如权利要求5所述的半导体结构的制造方法，其特征在于，所述第一刻蚀气体为CF4或CHF3。
7.如权利要求5所述的半导体结构的制造方法，其特征在于，去除部分厚度的所述阻挡膜所采用的第一原子层刻蚀工艺的工艺参数包括：腔室温度为50℃至150℃，刻蚀气体所产生的反应气压为0.3mtorr至0.5mtorr，工艺时间为5分钟至10分钟，Ar原子束的照射剂量为7E15atom/cm2至8E15atom/cm2。
8.如权利要求1所述的半导体结构的制造方法，其特征在于，所述粘附层的厚度为0.6nm至0.8nm。
9.如权利要求1所述的半导体结构的制造方法，其特征在于，所述粘附层的材料为Ta。
10.如权利要求9所述的半导体结构的制造方法，其特征在于，形成所述粘附膜的第二原子层沉积工艺的步骤包括：将形成有所述阻挡层的半导体基底放置于原子层沉积室内；
向所述原子层沉积室内通入含钽的第二前驱体，所述第二前驱体吸附在所述阻挡层表面形成第二自限制层；
向所述原子层沉积室内通入第二惰性气体，通过所述第二惰性气体去除多余的第二前驱体；
向所述原子层沉积室内通入第二反应气体，与吸附的第二前驱体反应，在所述阻挡层表面形成第二厚度的粘附膜；
向所述原子层沉积室内通入惰性气体，通过所述第二惰性气体去除未与所述第二前驱体反应的第二反应气体以及所述第二前驱体与所述第二反应气体反应的副产物。
11.如权利要求10所述的半导体结构的制造方法，其特征在于，所述第二前驱体为C10H30N5Ta，第二惰性气体为氦气，第二反应气体为氢气。
12.如权利要求10所述的半导体结构的制造方法，其特征在于，形成所述粘附膜所采用的第一原子层沉积工艺的工艺参数包括：腔室温度为250℃至350℃，腔室压强为0.2Torr至0.3Torr，工艺时间为10分钟至15分钟。
13.如权利要求9所述的半导体结构的制造方法，其特征在于，去除部分厚度的所述粘附膜的第二原子层刻蚀工艺步骤包括：将形成有所述粘附膜的半导体基底放置于原子层刻蚀室内；
向所述原子层刻蚀室内通入第二刻蚀气体；
所述粘附膜表面吸附所述第二刻蚀气体分子，所述第二刻蚀气体分子与所述粘附膜材料发生反应，生成化合物；
抽除多余的第二刻蚀气体；
向所述原子层刻蚀室内照射入Ar原子束，分解吸附在所述粘附膜表面反应生成的化合物；
抽除已分解的所述化合物，形成满足厚度目标值的粘附层。
14.如权利要求13所述的半导体结构的制造方法，其特征在于，所述第二刻蚀气体为Cl2。
15.如权利要求13所述的半导体结构的制造方法，其特征在于，去除部分厚度的所述粘附膜所采用的第二原子层刻蚀工艺的工艺参数包括：腔室温度为50℃至150℃，刻蚀气体所产生的反应气压为0.3mtorr至0.5mtorr，工艺时间为5分钟至10分钟，Ar原子束的照射剂量为7E15atom/cm2至8E15atom/cm2。
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