CN112713152A - 一种三维存储器的制作方法及三维存储器 - Google Patents

一种三维存储器的制作方法及三维存储器 Download PDF

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Abstract

本申请实施例公开了一种三维存储器的制作方法及三维存储器，该制作方法包括：提供一衬底；在所述衬底上形成堆叠结构；在所述堆叠结构中形成多个通道孔；在所述通道孔侧壁形成半导体层；将等离子体注入到所述通道孔的第一区域，使得所述半导体层位于所述通道孔第一区域的部分的被氧化能力弱于所述半导体层位于所述通道孔第二区域的部分的被氧化能力，其中所述半导体层第一区域位于所述半导体层第二区域背离所述衬底一侧，从而能够在氧化所述半导体层，形成位于所述通道孔侧壁的氧化层时，使得更多的氧原子能够到达所述半导体层位于所述通道孔第二区域的部分，有助于在所述通道孔侧壁形成厚度较均匀的氧化层。

Description

一种三维存储器的制作方法及三维存储器
技术领域
本申请涉及半导体制造领域，尤其涉及一种三维存储器的制作方法及应用该方法制作的三维存储器。
背景技术
随着半导体行业的持续进步，三维存储器也得到了迅速的发展，其中，三维存储器的存储性能一直是人们关注的重点。但是在现有的技术中，通常会由于在三维存储器的制作过程中，通道孔侧壁形成的氧化层厚度不均匀，而影响三维存储器的存储性能。因此，提供一种能够改善通道孔侧壁的氧化层厚度均匀性的三维存储器的制作方法，成为本领域技术人员的研究重点。
发明内容
为解决上述技术问题，本申请实施例提供了一种三维存储器的制作方法，该制作方法有助于在所述三维存储器的通道孔侧壁形成厚度较均匀的氧化层。
为解决上述问题，本申请实施例提供了如下技术方案：
一种三维存储器的制作方法，该方法包括：
提供一衬底；
在所述衬底上形成堆叠结构；
在所述堆叠结构中形成贯穿所述堆叠结构并延伸至所述衬底表面的多个通道孔，其中，所述通道孔的延伸方向垂直于所述衬底；
在所述通道孔侧壁形成半导体层；
将等离子体注入到所述通道孔的第一区域，使得所述半导体层位于所述通道孔第一区域的部分的被氧化能力弱于所述半导体层位于所述通道孔第二区域的部分的被氧化能力，其中所述通道孔第一区域位于所述通道孔第二区域背离所述衬底的一侧；
氧化所述半导体层，形成位于所述通道孔侧壁的氧化层。
可选的，所述通道孔第一区域为从所述通道孔顶端向下延伸的区域，该区域的长度占所述通道孔整体长度的30％～40％。
可选的，将等离子体注入到所述通道孔的第一区域，使得所述半导体层位于所述通道孔第一区域的部分的被氧化能力弱于所述半导体层位于所述通道孔第二区域的部分的被氧化能力包括：
将所述等离子体注入到所述通道孔的第一区域，使得所述半导体层位于所述通道孔第一区域部分中的氢原子个数的比例由第一数值降低为第二数值和/或使得所述半导体层位于所述通道孔第一区域部分中的氮原子个数的比例量由第三数值增大为第四数值；
其中，将所述等离子体注入到所述通道孔第一区域之前，所述半导体层位于所述通道孔第一区域部分中的氢原子个数的比例和所述半导体层位于所述通道孔第二区域部分中的氢原子个数的比例均为所述第一数值，所述半导体层位于所述通道孔第一区域部分中的氮原子个数的比例和所述半导体层位于所述通道孔第二区域部分中的氮原子个数的比例均为所述第三数值。
可选的，所述等离子体包括氮等离子体或氦等离子体中的至少一种。
可选的，所述半导体层为氮化硅层，所述氧化层为氧化硅层。
可选的，氧化所述半导体层，形成位于所述通道孔侧壁的氧化层包括：
氧化所述半导体层，在所述通道孔第一区域形成第一氧化层，在所述通道孔第二区域形成第二氧化层，所述第一氧化层和所述第二氧化层构成所述氧化层，所述第一氧化层位于所述第二氧化层背离所述衬底一侧。
可选的，所述氧化层的厚度最小处与所述氧化层的厚度最大处的比值不小于0.9。
可选的，氧化所述半导体层，形成位于所述通道孔侧壁的氧化层包括：
利用激发态的氧原子氧化所述半导体层形成所述氧化层。
本申请实施例还提供了一种三维存储器，该三维存储器包括：
衬底；
位于所述衬底上的堆叠结构，以及贯穿所述堆叠结构并延伸至所述衬底表面的多个通道孔，其中，所述通道孔的延伸方向垂直于所述衬底；
位于所述通道孔侧壁的氧化层；
其中，相同氧化浓度下，所述氧化层位于所述通道孔第一区域的部分的生成速率小于所述氧化层位于所述通道孔第二区域的部分的生成速率。
可选的，所述通道孔第一区域为从所述通道孔顶端向下延伸的区域，该区域的长度占所述通道孔整体长度的30％～40％。
可选的，所述氧化层的厚度最小处与所述氧化层的厚度最大处的比值不小于0.9。
与现有技术相比，上述技术方案具有以下优点：
本申请实施例所提供的技术方案，包括：提供一衬底；在所述衬底上形成堆叠结构；在所述堆叠结构中形成贯穿所述堆叠结构并延伸至所述衬底表面的多个通道孔；在所述通道孔侧壁形成半导体层；将等离子体注入到所述通道孔的第一区域，使得所述半导体层位于所述通道孔第一区域的部分的被氧化能力弱于所述半导体层位于所述通道孔第二区域的部分的被氧化能力，其中所述通道孔第一区域位于所述通道孔第二区域背离所述衬底一侧，从而在氧化所述半导体层形成位于所述通道孔侧壁的氧化层时，使得更多的氧原子到达所述半导体层第二区域，能够在一定程度上改善氧化所述半导体层形成位于所述通道孔侧壁的氧化层时，所述氧化层位于所述通道孔第一区域部分的厚度大于所述氧化层位于所述通道孔第二区域部分厚度的问题，进而有助于在所述通道孔侧壁形成厚度较均匀的氧化层，能够在一定程度上避免由于氧化层厚度的均匀性不好，影响三维存储器的存储性能。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1～图2为现有三维存储器制作方法中不同工艺步骤后形成的结构剖视图；
图3为现有三维存储器制作方法中，氧化半导体层形成氧化层时通道孔中氧原子的分布示意图；
图4为现有三维存储器制作方法形成的三维存储器的结构示意图；
图5为本申请实施例提供的一种三维存储器制作方法的流程图；
图6～图10以及图12为本申请实施例提供的一种三维存储器制作方法中不同工艺步骤后形成的结构剖视图；
图11为本申请实施例提供的一种三维存储器制作方法中，氧化半导体层形成氧化层时通道孔中氧原子的分布示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。
其次，本申请结合示意图进行详细描述，在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
正如背景技术部分所述，在现有的技术中，通常会由于在三维存储器的制作过程中，通道孔侧壁形成的氧化层的厚度不均匀，而影响三维存储器的存储性能。因此，提供一种能够改善通道孔氧化层厚度均匀性的三维存储器的制作方法，成为本领域技术人员的研究重点
现有三维存储器的制作方法包括：如图1所示，提供一衬底30，在所述衬底30上形成堆叠结构40，在所述堆叠结构40中形成贯穿所述堆叠结构40的通道孔41，在所述通道孔41侧壁形成半导体层42；如图2所示，氧化所述半导体层，形成位于所述通道孔侧壁的氧化层43。
通常情况下，最常用的氧化所述半导体层形成位于所述通道孔侧壁的氧化层的方法为直接热氧化位于所述通道孔侧壁的半导体层，形成位于所述通道孔侧壁的氧化层。但是，随着三维存储器的发展，三维存储器中堆叠结构的堆叠层数在逐渐增多(堆叠层数>128)，使得三维存储器堆叠结构中的通道孔的深宽比也在逐渐变大。如图3所示，当三维存储器的堆叠结构40中的通道孔41的深宽比变大后，会使得氧化所述半导体层42，形成位于所述通道孔41侧壁的氧化层43时，氧原子(Oxygen，简称O)越来越难以扩散到通道孔41的底部，使得位于所述通道孔41上端的氧原子数目较多，所述通道孔41下端的氧原子数目较少，进而导致氧化所述半导体层42形成位于所述通道孔41侧壁的氧化层43时，如图4所示，所述氧化层43位于所述通道孔41上端部分厚度大于所述氧化层43位于所述通道孔41下端部分厚度，即位于所述通道孔41侧壁的所述氧化层43的厚度均匀性较差。
当位于三维存储器通道孔侧壁的氧化层厚度较薄时，会使得三维存储器中存储元件捕获的电子容易发生隧穿，导致被捕获的电子穿过氧化层流出，影响三维存储器的性能，当位于三维存储器通道孔侧壁的氧化层厚度较厚时，会使得三维存储器的工作电压较大，使得三维存储器的写入速度和擦除速度较慢，影响三维存储器的性能。由此可见，当氧化层位于通道孔侧壁上端部分的厚度大于所述氧化层位于通道孔下端部分的厚度，即通道孔侧壁的氧化层厚度均匀性较差时，会对三维存储器的存储性能产生影响。
除此之外，当位于所述通道孔侧壁的所述氧化层厚度均匀性较差时，还会导致三维存储器存储单元之间的电性误差较大。
基于此，本申请实施例提供了一种三维存储器的制作方法，如图5所示，该方法包括：
S1：提供一衬底10，如图6所示。
S2：在所述衬底10上形成堆叠结构20，如图7所示。
S3：在所述堆叠结构20中形成贯穿所述堆叠结构20并延伸至所述衬底10表面的多个通道孔21，如图8所示，其中，所述通道孔21的延伸方向垂直于所述衬底10。
S4：在所述通道孔21侧壁形成半导体层22，如图9所示。
S5：如图10所示，将等离子体注入到所述通道孔的第一区域211，使得所述半导体层22位于所述通道孔21第一区域211的部分的被氧化能力弱于所述半导体层22位于所述通道孔21第二区域212的部分的被氧化能力，其中所述通道孔21第一区域211位于所述通道孔21第二区域212背离所述衬底10的一侧。
需要说明的是，在本申请的一个实施例中，所述半导体层位于所述通道孔第一区域的部分的被氧化能力弱于所述半导体层位于所述通道孔第二区域的部分的被氧化能力是指在相同氧化氛围的情况下，所述半导体层位于所述通道孔第一区域的部分的被氧化速率小于所述半导体层位于所述通道孔第二区域的部分的被氧化速率。
S6：氧化所述半导体层，形成位于所述通道孔侧壁的氧化层。
需要说明的是，在当前三维存储器的制作方法中，通常通过直接热氧化所述半导体层，形成位于所述通道孔侧壁的氧化层，但这种方式会导致位于所述通道孔侧壁的氧化层的厚度均匀性较差，影响三维存储器的储存性能。
而在本申请实施例中，如图11所示，将等离子体注入到所述通道孔的第一区域211，使得所述半导体层22位于所述通道孔21第一区域211的部分的被氧化能力弱于所述半导体层22位于所述通道孔21第二区域212的部分的被氧化能力，可以在氧化所述半导体层22形成位于所述通道孔21侧壁的所述氧化层23时，使得更多的氧原子(Oxygen，简称O)到达所述半导体层22位于所述通道孔21第二区域212，从而在一定程度上改善氧化所述半导体层22形成位于所述通道孔21侧壁的氧化层23时，所述氧化层23位于所述通道孔21第一区域211的部分的厚度大于所述氧化层23位于所述通道孔21第二区域212的部分的厚度的问题，有助于在所述通道孔21侧壁形成厚度较均匀的氧化层23，避免由于氧化层23厚度的均匀性不好，影响三维存储器的存储性能。
需要说明的是，在本申请实施例中，为了防止所述等离子体对所述半导体层位于所述通道孔第二区域的部分产生影响，所述等离子体仅注入到所述通道孔的第一区域，不会注入到所述通道孔的第二区域。
可选的，在上述实施例的基础上，在本申请的一个实施例中，继续如图10所示，所述通道孔21第一区域211为从所述通道孔21顶端向下延伸的区域，即所述通道孔21第一区域211为从所述通道孔21顶端向所述通道孔21底端延伸的区域，并且该区域的长度L占所述通道孔21整体长度D的30％～40％，包括端点值，但本申请对此并不做限定，具体视情况而定。需要说明的是，所述通道孔的整体长度为所述通道孔顶端到所述通道孔底端的长度，即为所述通道孔的深度。
需要说明的是，等离子体为原子内电子脱离原子核吸引而形成的带正电的离子和带负电的自由电子处于共存状态，且带正电的离子和带负电的自由电子相等呈现电中性的物质。由于等离子体为带正电的离子和带负电的自由电子处于共存状态且呈现电中性的物质，因此等离子体在实际应用中可以通过外部条件控制其定向运动。
因此，在上述实施例的基础上，在本申请的一个实施例中，将所述等离子体注入到所述通道孔第一区域，使得所述半导体层第一区域的被氧化能力弱于所述半导体层第二区域的被氧化能力包括：在所述通道孔侧壁形成半导体层之后，控制所述等离子体定向运动，将所述等离子体注入到所述通道孔第一区域，使得所述半导体层位于所述通道孔第一区域部分的氢原子个数的比例由第一数值降低为第二数值和/或使得所述半导体层位于所述通道孔第一区域部分的氮原子个数的比例由第三数值增大为第四数值。其中，将所述等离子体注入到所述通道孔第一区域之前，所述半导体层位于所述通道孔第一区域部分的氢原子个数的比例和所述半导体层位于所述通道孔第二区域部分的氢原子个数的比例均为所述第一数值，所述半导体层位于所述通道孔第一区域部分的氮原子个数的比例和所述半导体层位于所述通道孔第二区域部分的氮原子个数的比例均为所述第三数值，说明将所述等离子体注入到所述通道孔的第一区域，会使得所述半导体层位于所述通道孔第一区域部分的氢原子个数的比例变小和/或使得所述半导体层位于所述通道孔第一区域部分的氮原子个数的比例变大，进而使得所述半导体层位于所述通道孔第一区域的部分的被氧化能力变弱。
由于所述等离子体仅注入到所述通道孔的第一区域，不会对所述半导体层位于所述通道孔第二区域的部分产生影响。因此将所述等离子体注入到所述通道孔的第一区域，不会使得所述半导体层位于所述通道孔第二区域部分的氢原子个数的比例和氮原子个数的比例发生改变，即所述半导体层位于所述通道孔第二区域部分的氢原子个数的比例仍为第一数值，所述半导体层位于所述通道孔第二区域部分的氮原子个数的比例仍为第三数值，说明将所述等离子体注入到所述通道孔的第一区域，会使得所述半导体层位于所述通道孔第一区域部分的氢原子个数的比例小于所述半导体层位于所述通道孔第二区域部分的氢原子个数的比例和/或会使得所述半导体层位于所述通道孔第一区域部分的氮原子个数的比例大于所述半导体层位于所述通道孔第二区域部分的氮原子个数的比例，因此能够使得所述半导体层第一区域的被氧化能力弱于所述半导体层第二区域的被氧化能力。
需要说明的是，在本申请实施例中，所述半导体层中的氢原子个数的比例为所述半导体层中氢原子的个数与所述半导体层中氢原子、氮原子和硅原子三种原子个数总和的比值，所述半导体层中的氮原子个数的比例为所述半导体层中氮原子的个数与所述半导体层中氢原子、氮原子和硅原子三种原子个数总和的比值。
可选的，在本申请的一个实施例中，所述等离子体包括氮等离子体和氦等离子体中的至少一种，但本申请对此并不做限定，在本申请的其他实施例中，所述等离子体还可以为能够使得所述半导体层位于所述通道孔第一区域的部分的被氧化能力弱于所述半导体层位于所述通道孔第二区域的部分的被氧化能力的其他等离子体，具体视情况而定。
可选的，在本申请的一个实施例中，所述半导体层为氮化硅层；所述氧化层为氧化硅层，但本申请对此并不做限定，具体视情况而定。
具体的，在本申请的一个实施例中，所述等离子体包括氮等离子体，所述半导体层为氮化硅层，利用电场激励或电磁场激励控制所述氮等离子体定向运动，使得所述氮等离子体仅覆盖所述通道孔第一区域，使得所述半导体层位于所述通道孔第一区域的部分的氮含量变高，进而使得所述半导体层位于所述通道孔第一区域的部分的被氧化能力降低，从而达到使得所述半导体层位于所述通道孔第一区域的部分的被氧化能力弱于所述半导体层位于通道孔第二区域的部分的被氧化能力的目的。
在本申请的另一个实施例中，所述等离子体包括氦等离子体，所述半导体层为氮化硅层，利用电场激励或电磁场激励控制所述氦等离子体定向运动，使得所述氦等离子体仅覆盖所述通道孔第一区域，进而使得所述半导体层位于所述通道孔第一区域的部分的氢含量降低，从而使得所述半导体层位于所述通道孔第一区域的部分的氮相对变高，进而使得所述半导体层位于所述通道孔第一区域的部分的被氧化能力降低，达到使得所述半导体层位于所述通道孔第一区域的部分的被氧化能力弱于所述半导体层位于通道孔第二区域的部分的被氧化能力的目的。
在本申请的再一个实施例中，所述等离子体包括氮等离子体和所述氦等离子体，所述半导体层为氮化硅层，利用电场激励或电磁场激励控制氮等离子体和所述氦等离子体定向运动，使得所述氮等离子体和所述氦等离子体仅覆盖所述通道孔第一区域，对所述半导体层位于所述通道孔第一区域的部分进行处理，通过所述氮等离子体和所述氦等离子体共同作用，使得所述半导体层位于所述通道孔第一区域的部分的氮含量变高，所述半导体层位于所述通道孔第一区域的部分的氢含量降低，从而使得所述半导体层位于所述通道孔第一区域的部分的被氧化能力降低，进而到达使得所述半导体层位于所述通道孔第一区域的部分的被氧化能力弱于所述半导体层位于通道孔第二区域的部分的被氧化能力的目的。
在上述任一实施例的基础上，在本申请的一个实施例中，氧化所述半导体层，形成位于所述通道孔侧壁的氧化层包括：如图12所示，氧化所述半导体层22，在所述通道孔21第一区域211形成第一氧化层231，在所述通道孔21第二区域212形成第二氧化层232，所述第一氧化层231和所述第二氧化层232构成所述氧化层23，所述第一氧化层231位于所述第二氧化层232背离所述衬底10的一侧。
具体的，在本申请的实施例中，氧化所述半导体层，在所述通道孔第一区域形成第一氧化层，即氧化所述半导体层位于所述通道孔第一区域的部分形成所述第一氧化层；在所述通道孔第二区域形成第二氧化层，即氧化所述半导体层位于所述通道孔第二区域的部分的形成所述第二氧化层；即所述第一氧化层与所述半导体层位于所述通道孔的第一区域的部分对应，所述第二氧化层与所述半导体层位于所述通道孔第二区域的部分对应。
需要说明的是，在本申请实施例中，由于所述半导体层位于所述通道孔的第一区域的部分的被氧化能力弱于所述半导体层位于所述通道孔第二区域的部分的被氧化能力，即在相同氧化氛围中，所述第一氧化层的生成速率小于所述第二氧化层的生成速率，因此，在氧化所述半导体层形成位于所述通道孔侧壁的氧化层时，可以使得更多的氧原子到达所述通道孔第二区域，从而在一定程度上改善现有三维存储器中所述第一氧化层的厚度大于所述第二氧化层的厚度的问题，有助于在所述通道孔侧壁形成厚度较均匀的氧化层，避免由于氧化层厚度均匀性不好，影响三维存储器的存储性能。
可选的，在本申请的一个实施例中，位于所述通道孔侧壁的所述氧化层的厚度最小处与位于所述通道孔侧壁的所述氧化层的厚度最大处的比值不小于0.9，即位于所述通道孔侧壁的所述氧化层厚度最小处与位于所述通道孔侧壁的所述氧化层厚度最大处的比值大于或等于0.9，以使得所述通道孔氧化层的厚度均匀性较好，能够在一定程度上减小由于所述氧化层厚度的均匀性不好对所述三维存储器的存储性能产生的影响，但本申请对此并不做限定，具体视情况而定。
在上述实施例的基础上，在本申请的一个实施例中，氧化所述半导体层，形成位于所述通道孔侧壁的氧化层包括：利用激发态的氧原子氧化所述半导体层形成所述氧化层。但本申请对此并不做限定，具体视情况而定。
此外，本申请实施例还提供了一种三维存储器，该三维存储器为利用上述任一实施例所述的方法制作的三维存储器，如图12所示，该三维存储器包括：
衬底10；
位于所述衬底10上的堆叠结构20，以及贯穿所述堆叠结构20并延伸至所述衬底10表面的多个通道孔21，其中，所述通道孔21的延伸方向垂直于所述衬底10；
位于所述通道孔21侧壁的氧化层23；
其中，所述氧化层23包括位于所述通道孔21第一区域211的部分231和位于所述通道孔21第二区域212的部分232，并且在相同氧化浓度下，所述氧化层23位于所述通道孔21第一区域211的部分231的生成速率小于所述氧化层23位于所述通道孔21第二区域212的部分232的生成速率。
需要说明的是，现有三维存储器中，通常会由于位于所述通道孔侧壁的所述氧化层的厚度的均匀性较差，而影响三维存储器的储存性能。在本申请实施例中，在相同氧化浓度下，所述氧化层位于所述通道孔第一区域的部分的生成速率小于所述氧化层位于所述通道孔第二区域的部分的生成速率，可以在形成位于所述通道孔侧壁的氧化层时，使得更多的氧原子到达所述通道孔第二区域，能够在一定程度上改善所述氧化层位于所述通道孔第一区域部分的厚度大于所述氧化层位于所述通道孔第二区域部分厚度的问题，有助于在所述通道孔侧壁形成厚度均匀性较好的氧化层，避免由于氧化层厚度的均匀性不好，影响三维存储器的存储性能。
可选的，在上述实施例的基础上，在本申请的一个实施例中，如图10所示，所述通道孔21第一区域211为从所述通道孔21顶端向下延伸的区域，即所述通道孔21第一区域211为从所述通道孔21顶端向所述通道孔21底端延伸的区域，并且该区域的长度L占所述通道孔21整体长度D的30％～40％，包括端点值，但本申请对此并不做限定，具体视情况而定。需要说明的是，所述通道孔的整体长度为所述通道孔顶端到所述通道孔底端的长度，即为所述通道孔的深度。
可选的，在上述实施例的基础上，在本申请的一个实施例中，位于所述通道孔侧壁的所述氧化层的厚度最小处与位于所述通道孔侧壁的所述氧化层的厚度最大处的比值不小于0.9，即位于所述通道孔侧壁的所述氧化层厚度最小处与位于所述通道孔侧壁的所述氧化层厚度最大处的比值大于或等于0.9，以使得所述通道孔氧化层的厚度均匀性较好，能够在一定程度上减小由于所述氧化层厚度的均匀性不好对所述三维存储器的存储性能产生的影响，但本申请对此并不做限定，具体视情况而定。
需要说明的是，本申请实施例所述的三维存储器为上述任一实施例所述的三维存储器的制作方法制作的三维存储器，该三维存储器的具体制作流程在上述实施例中已经详细介绍，在此不再赘述。
由此可见，本申请实施例所提供的三维存储器的制作方法以及应用该方法制作的三维存储器在制作时，将等离子体注入到所述通道孔的第一区域，使得所述半导体层位于所述通道孔第一区域的部分的被氧化能力弱于所述半导体层位于所述通道孔第二区域的部分的被氧化能力，其中所述通道孔第一区域位于所述通道孔第二区域背离所述衬底的一侧，从而能够在氧化所述半导体层形成位于所述通道孔侧壁的氧化层时，使得更多的氧原子到达所述半导体层第二区域，能够在一定程度上改善氧化所述半导体层形成位于所述通道孔侧壁的氧化层时，所述氧化层位于所述通道孔第一区域部分的厚度大于所述氧化层位于所述通道孔第二区域部分的厚度的问题，进而有助于在所述通道孔侧壁形成厚度较均匀的氧化层，避免由于氧化层厚度的均匀性不好，影响三维存储器的存储性能。
综上，本申请实施例所提供的三维存储器的制作方法以及应用该方法制作的三维存储器，能够在所述通道孔侧壁形成厚度较均匀的氧化层，进而在一定程度上缓解由于氧化层厚度的均匀性不好，影响三维存储器的存储性能的问题。
本说明书中各个部分采用并列和递进相结合的方式描述，每个部分重点说明的都是与其他部分的不同之处，各个部分之间相同相似部分互相参见即可。
对所公开的实施例的上述说明，本说明书中各实施例中记载的特征可以相互替换或组合，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (11)

1.一种三维存储器的制作方法，其特征在于，包括：
提供一衬底；
在所述衬底上形成堆叠结构；
在所述堆叠结构中形成贯穿所述堆叠结构并延伸至所述衬底表面的多个通道孔，其中，所述通道孔的延伸方向垂直于所述衬底；
在所述通道孔侧壁形成半导体层；
将等离子体注入到所述通道孔的第一区域，使得所述半导体层位于所述通道孔第一区域的部分的被氧化能力弱于所述半导体层位于所述通道孔第二区域的部分的被氧化能力，其中所述通道孔第一区域位于所述通道孔第二区域背离所述衬底的一侧；
氧化所述半导体层，形成位于所述通道孔侧壁的氧化层。
2.根据权利要求1所述的制作方法，其特征在于，所述通道孔的第一区域为从所述通道孔顶端向下延伸的区域，该区域的长度占所述通道孔整体长度的30％～40％。
3.根据权利要求1所述的制作方法，其特征在于，将等离子体注入到所述通道孔的第一区域，使得所述半导体层位于所述通道孔第一区域的部分的被氧化能力弱于所述半导体层位于所述通道孔第二区域的部分的被氧化能力包括：
将所述等离子体注入到所述通道孔的第一区域，使得所述半导体层位于所述通道孔第一区域部分中的氢原子个数的比例由第一数值降低为第二数值和/或使得所述半导体层位于所述通道孔第一区域部分中的氮原子个数的比例由第三数值增大为第四数值；
其中，将所述等离子体注入到所述通道孔第一区域之前，所述半导体层位于所述通道孔第一区域部分中的氢原子个数的比例和所述半导体层位于所述通道孔第二区域部分中的氢原子个数的比例均为所述第一数值，所述半导体层位于所述通道孔第一区域部分中的氮原子个数的比例和所述半导体层位于所述通道孔第二区域部分中的氮原子个数的比例均为所述第三数值。
4.根据权利要求1所述的制作方法，其特征在于，所述等离子体包括氮等离子体和氦等离子体中的至少一种。
5.根据权利要求1所述的制作方法，其特征在于，所述半导体层为氮化硅层；所述氧化层为氧化硅层。
6.根据权利要求1所述的制作方法，其特征在于，氧化所述半导体层，形成位于所述通道孔侧壁的氧化层包括：
氧化所述半导体层，在所述通道孔第一区域形成第一氧化层，在所述通道孔第二区域形成第二氧化层，所述第一氧化层和所述第二氧化层构成所述氧化层，所述第一氧化层位于所述第二氧化层背离所述衬底一侧。
7.根据权利要求1所述的制作方法，其特征在于，所述氧化层的厚度最小处与所述氧化层的厚度最大处的比值不小于0.9。
8.根据权利要求1至7任一项所述的制作方法，其特征在于，氧化所述半导体层，形成位于所述通道孔侧壁的氧化层包括：
利用激发态的氧原子氧化所述半导体层形成所述氧化层。
9.一种三维存储器，其特征在于，包括：
衬底；
位于所述衬底上的堆叠结构，以及贯穿所述堆叠结构并延伸至所述衬底表面的多个通道孔，其中，所述通道孔的延伸方向垂直于所述衬底；
位于所述通道孔侧壁的氧化层；
其中，相同氧化浓度下，所述氧化层位于所述通道孔第一区域的部分的生成速率小于所述氧化层位于所述通道孔第二区域的部分的生成速率。
10.根据权利要求9所述的三维存储器，其特征在于，所述通道孔第一区域为从所述通道孔顶端向下延伸的区域，该区域的长度占所述通道孔整体长度的30％～40％。
11.根据权利要求9或10所述的三维存储器，其特征在于，所述氧化层的厚度最小处与所述氧化层的厚度最大处的比值不小于0.9。
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