KR100673182B1 - 플래쉬 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 플로팅 게이트와 컨트롤 게이트 사이에 형성되는 게이트간 절연막을 NONON 구조로 형성하여 폴리실리콘과 산화막 계면을 제거함으로써, 후속 산화 공정에 의한 게이트간 절연막의 두께 증가 현상을 방지할 수 있다.
따라서, 셀 모양에 관계없이 게이트간 절연막의 두께를 균일하게 유지할 수 있으므로 셀간 동작속도를 균일게 할 수 있고, 슬로우 프로그램 폐일률(slow program fail rate)을 감소시킬 수 있다.
ONO 침투, 게이트간 절연막
Description
도 1a 내지 도 1b는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 11 : 터널링 산화막
12 : 플로팅 게이트용 폴리실리콘막
13 : 게이트간 절연막
13a, 13c, 13e : 제 1, 제 2, 제 3 질화막
13b, 13d : 제 1, 제 2 산화막
14 : 컨트롤 게이트용 폴리실리콘막
15 : WSix막 16 : 컨트롤 게이트
17 : 하드 마스크막
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 플로팅 게이트와 컨트롤 게이트 사이에 형성되는 게이트간 절연막의 두께를 균일하게 형성하기 위한 플래쉬 메모리 소자의 제조방법에 관한 것이다.
플래쉬 메모리 소자에서 플로팅 게이트와 컨트롤 게이트 사이에 형성하는 게이트간 절연막으로 ONO(SiO2-Si3H4-SiO2)막을 사용하는 경우, 이후에 게이트 측벽에 스페이서 산화막을 형성할 때, SiO2막내 산소 디퓨젼(diffusion)으로 플로팅 게이트와 컨트롤 게이트의 폴리실리콘막이 산화됨에 따라서, ONO막의 두께가 증착두께 대비 15~30% 이상 증가하게 되는 "ONO 침투(penetration)" 현상이 발생된다.
이러한 ONO막 두께 증가는 게이트 CD에 따라서 편차를 나타내므로, 메모리 셀의 게이트들이 정확하게 동일한 CD를 가지지 않을 경우 각각의 셀들은 상이한 두께의 ONO막을 가지게 되다.
그리고, SiO2막은 수직 방향의 산화가 수평 방향의 산화보다 더 잘 이루어지기 때문에 동일한 셀 내부에서도 ONO막의 두께가 균일하지 않게 된다. 따라서, 셀 높이 또는 셀 폭 등과 같이 셀 모양이 조금씩 다르게 정의될 경우 프로그램/소거 사이클(program/erase cycle) 진행시 서로 다른 동작속도를 가지게 되어 슬로우 프로그램 폐일(slow program fail)을 야기하고 있다.
따라서, 본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, ONO 침투 현상을 방지할 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명에 따른 플래쉬 메모리 소자의 제조방법은 반도체 기판상에 터널링 산화막과 플로팅 게이트를 형성하는 단계와, 상기 플로팅 게이트상에 제 1 질화막, 제 1산화막, 제 2 질화막, 제 2 산화막, 제 3 질화막을 적층하여 게이트간 절연막을 형성하는 단계와, 상기 게이트간 절연막상에 컨트롤 게이트를 형성하는 단계를 포함하여 형성한다.
바람직하게, 상기 게이트간 절연막을 형성하기 전에 상기 플로팅 게이트상에 발생된 자연 산화막을 제거하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게, 상기 제 1, 제 3 질화막은 10 내지 15Å의 두께로 형성하는 것을 특징으로 한다.
바람직하게, 상기 제 1 산화막은 상기 제 1 질화막의 표면을 산화시켜 형성하는 것을 특징으로 한다.
바람직하게, 상기 제 1 산화막은 상기 제 1 질화막상에 LPCVD법으로 산화막을 증착하여 형성하는 것을 특징으로 한다.
바람직하게, 상기 게이트간 절연막의 물리적인 두께는 180Å보다 작게 되도록 하고, 전기적인 두께는 150Å보다 작게 되도록 하는 것을 특징으로 한다.
바람직하게, 상기 제 2 질화막 상부의 제 2 산화막의 두께를 제 2 질화막 하부의 제 1 산화막의 두께보다 두껍게 형성하는 것을 특징으로 한다.
바람직하게, 상기 제 1 산화막 : 제 2 질화막 : 제 2 산화막은 1 : 1 : 1.25 내지 1 : 2: 2.3의 비율의 두께로 형성하는 것을 특징으로 한다.
바람직하게, 상기 제 1 산화막을 30 내지 45Å의 두께로 형성하고, 제 2 질화막을 40 내지 60Å의 두께로 형성하고, 상기 제 2 산화막을 50 내지 70Å의 두께로 형성하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1b는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도로, 스택형 게이트 구조를 갖는 플래쉬 메모리 소자를 예로써 나타내었다.
도 1a에 도시하는 바와 같이 반도체 기판(10)상에 터널링(tunneling) 산화막(11)을 형성하고 플로팅 게이트용 폴리실리콘막(12)을 형성한다.
그리고, 희석된 HF 및 SC-1 용액을 이용한 전처리 세정공정으로 상기 플로팅 게이트용 폴리실리콘막(12)에 발생된 자연 산화막을 제거한 다음에, 상기 플로팅 게이트용 폴리실리콘막(12)상에 제 1 질화막(13a)과 제 1 산화막(13b), 제 2 질화막(13c), 제 2 산화막(13d), 제 3 질화막(13e)을 적층하여 NONON(Nitride-Oxide-Nitride-Oxide-Nitride) 구조의 게이트간 절연막(13)을 형성한다.
여기서, 상기 제 1, 제 2, 제 3 질화막(13a)(13c)(13e)은 Si3N4막으로 형성하고, 상기 제 1, 제 2 산화막(13b)(13d)은 SiO2막으로 형성한다.
상기 제 1, 제 3 질화막(13a)(13e)은 폴리실리콘과 산화막의 계면을 제거하여 후속 산화 공정에서 산소가 침투되더라도 게이트간 절연막(13)의 두께가 증가되지 않게 하는 역할을 하는 것으로, 제 1, 제 3 질화막(13a)(13e)의 최종 두께는 10~15Å이 되도록 형성한다.
그리고, 상기 제 1 산화막(13b)은 LPCVD(Low Power chemical Vapor Deposition)법으로 증착하여 형성하거나 상기 제 1 질화막(13a)의 표면 일부를 산화하여 형성한다.
상기 제 1 산화막(13b)을 LPCVD법으로 형성하는 경우에는 상기 제 1 질화막(13a)을 10~15Å의 두께로 형성하면 되나, 상기 제 1 산화막(13b)을 제 1 질화막(13a)의 표면을 산화하여 형성하는 경우에는 상기 제 1 질화막(13a)을 30~60Å의 두께로 두껍게 형성한 다음에 그 표면 일부를 산화시키어 제 1 산화막(13b)을 형성하며, 제 1 산화막(13b) 형성 후 잔류하는 제 1 질화막(13a)의 두께가 10~15Å으로 유지될 수 있도록 한다.
그리고, 제 2 산화막(13d)은 상기 제 1 산화막(13b)보다 두꺼운 두께로 형성하되, 상기 제 1 산화막(13b), 제 2 질화막(13c), 제 2 산화막(13d)의 두께는 1:1:1.25 ~ 1:2: 2.3의 비율을 갖도록 한다.
상기 제 1 산화막(13b)은 30~45Å의 두께로 형성하고, 제 2 질화막(13c)은 40~60Å의 두께로 형성하고, 제 2 산화막(13d)은 50~70Å의 두께로 형성하는 것이 바람직하다.
한편, 상기 게이트간 절연막(13)의 물리적인 두께는 180Å보다 작아야 하고, 전기적인 두께는 150Å보다 작아야 한다.
그리고, 상기 게이트간 절연막(13)을 형성하는 시간은 2시간 이내가 되도록 제 1 질화막(13a)과 제 1 산화막(13b), 제 2 질화막(13c), 제 2 산화막(13d), 제 3 질화막(13e)을 형성 공정을 컨트롤한다.
이어, 상기 게이트간 절연막(13)상에 컨트롤 게이트용 폴리실리콘막(14)과 WSix막(15)을 차례로 형성한다.
상기 컨트롤 게이트용 폴리실리콘막(14)과 WSix막(15)의 적층막은 컨트롤 게이트(16)로 사용된다.
그리고, 상기 WSix막(15)상에 하드 마스크막(17)을 형성하고, 도 1b에 도시하는 바와 같이 상기 하드 마스크막(17)을 마스크로 상기 WSix막(15)과 컨트롤 게이트용 폴리실리콘막(14)과 게이트간 절연막(13)과 플로팅 게이트용 폴리실리콘막 (12)과 터널링 산화막(11)을 식각하여 스택 구조의 게이트를 형성한다.
이후 도면에는 도시하지 않았지만, 상기 터널링 산화막(11)에서 WSix(15)까지의 구조물 양측에 게이트 측벽 산화막을 형성한다.
상기 플로팅 게이트용 폴리실리콘막(12), 컨트롤 게이트용 폴리실리콘막(14)과 계면을 공유하는 게이트간 절연막(13)은 질화막 성분이므로 상기 게이트 측벽 산화막 형성시 상기 플로팅 게이트용 폴리실리콘막(12)과 컨트롤 게이트용 폴리실리콘막(14)의 산화가 방지되어, 게이트간 절연막(13)의 두께는 증가되지 않는다.
이상으로 본 발명의 실시예에 따른 플래쉬 메모리 소자 제조를 완료한다.
전술한 실시예에서는 스택형 게이트 구조에 대하여 언급하였으나, 자기 정렬(self aligned) STI 구조의 게이트와 같이 다른 형태의 게이트에도 적용이 가능하다.
상술한 바와 같이, 본 발명은 게이트간 절연막을 NONON 구조로 형성하여 폴리실리콘과 산화막 계면을 제거함으로써, 후속 산화 공정에 의한 게이트간 절연막의 두께 증가 현상을 원천적으로 봉쇄할 수 있다.
따라서, 셀 모양에 관계없이 게이트간 절연막의 두께를 균일하게 유지할 수 있으므로 셀간 동작속도를 균일게 할 수 있고, 슬로우 프로그램 폐일률(slow program fail rate)을 최소화시킬 수 있는 효과가 있다.
Claims (9)
- 반도체 기판상에 터널링 산화막과 플로팅 게이트를 형성하는 단계;상기 플로팅 게이트상에 제1 질화막, 제1 산화막, 제2 질화막, 제2 산화막 및 제3 질화막을 순차적으로 적층하여 게이트간 절연막을 형성하는 단계; 및상기 게이트간 절연막상에 컨트롤 게이트를 형성하는 단계를 포함하여 형성하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 게이트간 절연막을 형성하기 전에 상기 플로팅 게이트상에 발생된 자연 산화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 제 1, 제 3 질화막은 10 내지 15Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 제 1 산화막은 상기 제 1 질화막의 표면을 산화시켜 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 제 1 산화막은 상기 제 1 질화막상에 LPCVD법으로 산화막을 증착하여 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 게이트간 절연막의 물리적인 두께는 180Å보다 작게 되도록 하고, 전기적인 두께는 150Å보다 작게 되도록 하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 제 2 질화막 상부의 제 2 산화막의 두께를 제 2 질화막 하부의 제 1 산화막의 두께보다 두껍게 형성하는 것을 특징으로 플래쉬 메모리 소자의 제조방법.
- 제 7항에 있어서,상기 제 1 산화막 : 제 2 질화막 : 제 2 산화막은 1 : 1 : 1.25 내지 1 : 2: 2.3의 비율의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 제 1 산화막을 30 내지 45Å의 두께로 형성하고, 제 2 질화막을 40 내지 60Å의 두께로 형성하고, 상기 제 2 산화막을 50 내지 70Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
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| KR20040064965A (ko) * | 2003-01-13 | 2004-07-21 | 삼성전자주식회사 | 비휘발성 반도체 메모리 장치 |
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| Publication number | Publication date |
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