JP4392399B2

JP4392399B2 - 半導体不揮発性メモリの製造方法

Info

Publication number: JP4392399B2
Application number: JP2005322478A
Authority: JP
Inventors: 章滋中西
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2005-11-07
Filing date: 2005-11-07
Publication date: 2009-12-24
Anticipated expiration: 2020-05-29
Also published as: JP2006100846A

Description

本発明は、Fowler-Nordheim(F-N)トンネル電流を利用して情報の書き換えを行う、単層あるいは２層以上の積層構造ポリシリコンゲート電極構造のFLOTOXタイプあるいはFLASHタイプの半導体不揮発性メモリに関する。

図４は、従来の技術を説明するための２層ポリシリコンゲート電極構造FLOTOXタイプ半導体不揮発性メモリの断面図である。このFLOTOXタイプ半導体不揮発性メモリでは、第１導電型であるPタイプの半導体基板４０１上の一部に第２導電型であるＮタイプのトンネルドレイン領域４０２が形成されており、前記領域の直上部に8〜１２ｎｍのトンネル絶縁膜４０３が設けられており、前記トンネル絶縁膜を含むゲート絶縁膜４０４上に第１層目のポリシリコン電極がフローティングゲート４０５として存在している。前記フローティングゲート４０５上にポリシリコン間絶縁膜４０６を介して第２層目のポリシリコン電極がコントロールゲート４０７として形成されている。電気的に情報の書き換えを行うためには、トンネルドレイン領域４０２と、コントロールゲート４０７とポリシリコン間絶縁膜４０６で容量結合しているフローティングゲート４０５間に高電界を印加する。

この際、従来の半導体不揮発性メモリでは、トンネル絶縁膜にF-Nトンネル電流を流してフローティングゲートに電子の注入あるいは放出を行ってメモリセルトランジスタのしきい値を変化させて情報を記憶している。このF-Nトンネル電流をトンネル絶縁膜に流すときにフローティングゲートとトンネル絶縁膜界面に正孔と電子が捕獲され、書き換え回数が増加するに従い電子捕獲量も増加していく。捕獲電子量の増加はフローティングゲートへの移動電荷量の減少を引き起こし、書き換え回数の制限をもたらす。またはトンネル絶縁膜自体の絶縁破壊が発生しメモリ動作を失わせることになる。この現象について、現在、まだ明確な説明ができていないが、ひとつの考察として、単結晶シリコンとシリコン酸化膜であるトンネル絶縁膜の界面で結晶構造が不連続になるため、シリコンと酸素の共有結合に関係しない未結合手に電子が捕獲されるという考え方がある。この捕獲電子が局所的にF-N電界を強め、さらにシリコンと酸素の結合手を切断し新たに未結合手を生み出し、さらにこの未結合手に電子が捕獲されるという正のフィードバック現象が起こり、最終的には絶縁破壊に至ると説明している。

上記の課題を解決するために、本発明では、シリコン酸化膜をトンネル絶縁膜として用いることをやめ、トンネルドレイン領域とフローティングゲートの間の絶縁部分に物質を用いずに中空構造とした。このF-Nトンネル電流を流す部分を中空構造とすることにより、シリコン基板と空間界面の未結合手数を減らすことは出来ないが、シリコン表面に存在する未結合手に全て電子が捕獲されるとそれ以降は新たに未結合手が発生することがなくなり、前記の正のフィードバック現象は発生しないため、トンネル領域で絶縁破壊が発生することがない。また、局所的に電界が強まっても中空構造であるならば電界を効果的に分散することが可能である。以上のことから、飛躍的に電気的書き換え可能な回数の多い（ほぼ理論的には無限大）半導体不揮発性メモリを提供することができる。

以上述べてきたように本発明ではトンネル電流を流す部分を中空構造とすることにより、シリコン基板と空間界面の未結合手数を減らすことは出来ないが、シリコン表面に存在する未結合手に全て電子が捕獲されるとそれ以降は新たに未結合手が発生することがなくなり、前記の正のフィードバック現象は発生しないため、トンネル領域で絶縁破壊が発生することがない。また、局所的に電界が強まっても中空構造であるならば電界を効果的に分散することが可能である。以上のことから、本発明の構造では飛躍的に電気的書き換え可能な回数の多い（ほぼ理論的には無限大）半導体不揮発性メモリを提供することができる。

本発明にかかわる半導体不揮発性メモリの製造方法を図面に基づいて以下に説明する。

図１は、本発明にかかわる半導体不揮発性メモリの製造方法の一実施例を説明するための、メモリセルチャネル方向に対して垂直方向の工程断面図である。

まず、第１導電型の半導体不純物としてボロンが８〜３０Ω・cm程度添加されたＰ型半導体シリコン基板１にLOCOS法で素子分離領域２を形成した後に、前記素子分離領域２に隣接した活性領域の一部分に第２導電型である砒素の不純物領域３をフォト及びイオン打ち込みエネルギー５０〜１１０ＫｅＶ、５Ｅ１３〜４Ｅ１４ｃｍ^-2の濃度のイオンインプラ工程で形成する（図１−Ａ）。

次にインプラマスクとして用いられたフォトレジストを剥離した後、前記P型半導体シリコン基板１上に膜厚３５〜６５ｎｍの第１ゲート絶縁膜４を熱酸化法により形成する。その後、前記第２導電型の不純物領域３上で且つ第１ゲート絶縁膜４の一部領域をフォト及びエッチング工程で除去して窓部５を開け、前記第２導電型の不純物領域３上に熱酸化法を用いて３〜１２ｎｍのトンネル絶縁膜６を作製する。さらに上記第１ゲート絶縁膜４及びトンネル絶縁膜６上に第１層ポリシリコン膜７をCVD法により１５０〜４００ｎｍの膜厚で形成し、リンのプリデポジション法で２５〜７５Ω／sq.の不純物ドーピングを行う（図１−Ｂ）。

上記第１層ポリシリコン膜７上にフォトレジストパターン８を露光形成し、エッチング工程によりまず上記第１層ポリシリコン膜７を加工してフローティングゲート９を形成する。この時、トンネル電流を流す領域のフローティングゲートの一部分の幅が０．１０〜０．３０ｕｍであることが重要となる。引き続き上記フォトレジストパターン８を用いて上記トンネル絶縁膜６もエッチング除去し、さらに上記P型半導体シリコン基板１の表面近傍も１５０〜４００ｎｍの深さまでエッチング除去する。そして密閉された容器内で加圧された弗化水素系水溶液中で、上記第２導電型不純物領域３と上記フローティングゲート９間に挟まれた上記トンネル絶縁膜６を横方向からエッチング除去し、中空構造１０を形成する。なお、エッチング時に、フローティングゲート９の大部分はフォトレジストに覆われ、中空構造１０を形成する領域のみがエッチング液に晒されることになる。（図１−Ｃ）。

その後、ポリシリコン間絶縁膜１１を形成し、第２層ポリシリコン膜を積層後にパターニングを行い、コントロールゲート１２を作製する。ここでポリシリコン間絶縁膜１１は、エッチング時に空洞となった中空構造１０の左右の端部を塞ぐことになる（図１−Ｄ）。以降は図示しないが通常のソース・ドレイン領域形を行い、金属配線を形成する。

図２は、本発明にかかわる半導体不揮発性メモリの別の製造方法の実施例を説明するための、メモリセルチャネル方向に対して垂直方向の工程断面図である。

まず、第１導電型の半導体不純物としてボロンが８〜３０Ω・cm程度添加されたＰ型半導体シリコン基板２０１にLOCOS法で素子分離領域２を形成した後に、前記素子分離領域２０２に隣接した活性領域の一部分に第２導電型である砒素の不純物領域２０３をフォト及びイオン打ち込みエネルギー５０〜１１０ＫｅＶ、５Ｅ１３〜４Ｅ１４ｃｍ^-2の濃度のイオンインプラ工程で形成する（図２−Ａ）。

次にインプラマスクとして用いられたフォトレジストを剥離した後、前記Ｐ型半導体シリコン基板２０１上に膜厚３５〜６５ｎｍの第１ゲート絶縁膜２０４を熱酸化法により形成する。その後、前記第２導電型の不純物領域２０３上で且つ第１ゲート絶縁膜２０４の一部領域をフォト及びエッチング工程で除去して窓部２０５を開け、前記第２導電型の不純物領域２０３上に第２導電型の不純物（砒素あるいはリン）化合物膜２０６を３〜１２ｎｍの膜厚で作製する。この前記不純物化合物は後のポリシリコンデポジションする温度である６００〜７００℃では反応しない物質である必要がある。さらに上記第１ゲート絶縁膜２０４及び不純物化合物膜２０６上に第１層ポリシリコン膜２０７をＣＶＤ法により１５０〜４００ｎｍの膜厚で形成し、リンのプリデポジション法で２５〜７５Ω／sq.の不純物ドーピングを行う（図２−Ｂ）。

上記第１層ポリシリコン膜２０７上にフォトレジストパターン２０８を露光形成し、エッチング工程によりまず上記第１層ポリシリコン膜２０７を加工してフローティングゲート２０９を形成する。その後、前記リンのプリデポジション温度８００〜９５０℃の熱工程、あるいは更に付け加えた９５０〜１１００℃のシリコン基板が流動・溶融する温度まで加熱する熱工程を行うことにより前記不純物化合物膜２０６を前記不純物領域２０３または前記第１層ポリシリコン膜２０７中に熱拡散させて中空構造２１０を形成する（図２−Ｃ）。

その後、ポリシリコン間絶縁膜２１１を形成し、第２層ポリシリコン膜を積層後にパターニングを行い、コントロールゲート２１２を作製する（図２−Ｄ）。以降は図示しないが通常のソース・ドレイン領域形を行い、金属配線を形成する。

図３は、本発明にかかわる半導体不揮発性メモリの別製造方法の実施例を説明するための、メモリセルチャネル方向に対して垂直方向の工程断面図である。

まず、第１導電型の半導体不純物としてボロンが８〜３０Ω・cm程度添加されたＰ型半導体シリコン基板３０１にLOCOS法で素子分離領域３０２を形成した後に、前記素子分離領域３０２に隣接した活性領域の一部分に第２導電型である砒素の後にトンネルドレイン領域となる不純物領域３０３と、前記不純物領域３０３と前記素子分離領域３０２で分割されるが隣接する、後にコントロールゲートとなる不純物領域３０４をフォト及びイオン打ち込みエネルギー５０〜１１０ＫｅＶ、５Ｅ１３〜４Ｅ１４ｃｍ^-2の濃度のイオンインプラ工程で形成する（図３−Ａ）。

次にインプラマスクとして用いられたフォトレジストを剥離した後、前記P型半導体シリコン基板３０１上に膜厚３５〜６５ｎｍの第１ゲート絶縁膜３０５を熱酸化法により形成する。その後、前記第２導電型の不純物領域３０３上で且つ第１ゲート絶縁膜３０５の一部領域をフォト及びエッチング工程で除去して窓部３０６を開け、前記第２導電型の不純物領域３０３上に熱酸化法を用いて３〜１２ｎｍのトンネル絶縁膜３０７を作製する。さらに上記第１ゲート絶縁膜３０５及びトンネル絶縁膜３０７上及び前記不純物領域３０４上の増速酸化されたトンネル絶縁膜３０８上に第１層ポリシリコン膜３０９をCVD法により１５０〜４００ｎｍの膜厚で形成し、リンのプリデポジション法で２５〜７５Ω／sq.の不純物ドーピングを行う（図３−Ｂ）。

上記第１層ポリシリコン膜３０９上にフォトレジストパターン３１０を露光形成し、エッチング工程によりまず上記第１層ポリシリコン膜３０９を加工してフローティングゲート３１１を形成する。この時、トンネル電流を流す領域のフローティングゲートの一部分の幅が０．１０〜０．３０ｕｍであることが重要となる。引き続き上記フォトレジストパターン３１０を用いて上記トンネル絶縁膜３０７もエッチング除去し、さらに上記P型半導体シリコン基板３０１の表面近傍も１５０〜４００ｎｍの深さまでエッチング除去する。そして密閉された容器内で加圧された弗化水素系水溶液中で、上記第２導電型不純物領域３０３と上記フローティングゲート３１１間に挟まれた上記トンネル絶縁膜３０７を横方向からエッチング除去し、中空構造３１２を形成する（図３−Ｃ）。以降は図示しないが通常のソース・ドレイン領域形を行い、金属配線を形成する。

本発明にかかわる半導体不揮発性メモリの製造方法の一実施例を説明する、メモリセルチャネル方向に対して垂直方向の工程断面図である。本発明にかかわる半導体不揮発性メモリの別の製造方法の一実施例を説明する、メモリセルチャネル方向に対して垂直方向の工程断面図である。本発明にかかわる半導体不揮発性メモリのさらに別の製造方法の一実施例を説明する、メモリセルチャネル方向に対して垂直方向の工程断面図である。従来の技術による半導体不揮発性メモリの構造を説明する断面図である。

符号の説明

１Ｐ型半導体シリコン基板
２素子分離領域
３不純物領域
４第１のゲート絶縁膜
５窓部
６トンネル絶縁膜
７第１層ポリシリコン膜
８フォトレジストパターン
９フローティングゲート
１０中空構造
１１ポリシリコン間絶縁膜
１２コントロールゲート

Claims

第１導電型の半導体基板上に素子分離領域を形成する工程と、
前記素子分離領域に隣接した活性領域の一部分に第２導電型不純物領域を設ける工程と、
前記第２導電型不純物領域の表面に熱酸化法で第１のゲート絶縁膜を設ける工程と、
前記第１のゲート絶縁膜の一部に窓部を形成する工程と、
前記窓部に前記第１のゲート絶縁膜よりも膜厚が薄い第２のゲート絶縁膜を形成する工程と、
前記第１および前記第２のゲート絶縁膜を覆うように第１のポリシリコン膜を設ける工程と、
前記第１のポリシリコン膜と前記第２のゲート絶縁膜および前記第２導電型不純物領域の一部をフォトレジストのパターンに従ってエッチングする工程と、
前記フォトレジストのパターンを残したまま、前記第２導電型不純物領域と前記第１のポリシリコン膜とに挟まれた前記第２のゲート絶縁膜を、溶液を用いてエッチング除去する工程と、
前記第２のゲート絶縁膜をエッチング除去した後に前記第１のポリシリコン膜の表面を含む領域にポリシリコン間絶縁膜を形成し、前記第２の絶縁膜が除去された部分の左右の端部を塞ぐ工程と、
前記第１のポリシリコン膜の上に前記ポリシリコン間絶縁膜を介して第２のポリシリコン膜からなるコントロールゲート電極を形成する工程と、
前記コントロールゲート電極を形成した後に、ソース・ドレイン領域を形成する工程と、
金属配線を形成する工程と、
からなる半導体不揮発性メモリの製造方法。
前記第１および前記第２のゲート絶縁膜を覆うように第１のポリシリコン膜を設ける前記の工程のあとに、さらに、前記第１のポリシリコン膜に第２導電型の不純物を拡散する工程を有する請求項１に記載の半導体不揮発性メモリの製造方法。
前記第１のポリシリコン膜と前記第２のゲート絶縁膜および前記第２導電型不純物領域の一部をレジストパターンに従ってエッチングする前記の工程において、エッチングされた前記第１のポリシリコン膜は、幅が０．１０〜０．３０μｍである部分を有する請求項１に記載の半導体不揮発性メモリの製造方法。
前記第２導電型不純物領域と前記第１のポリシリコンとに挟まれた前記第２のゲート絶縁膜を、溶液を用いてエッチング除去する前記の工程において、前記溶液は密閉された容器内で加圧された弗化水素系水溶液である請求項１に記載の半導体不揮発性メモリの製造方法。