JP2006100846A - 半導体不揮発性メモリの製造方法 - Google Patents
半導体不揮発性メモリの製造方法 Download PDFInfo
- Publication number
- JP2006100846A JP2006100846A JP2005322478A JP2005322478A JP2006100846A JP 2006100846 A JP2006100846 A JP 2006100846A JP 2005322478 A JP2005322478 A JP 2005322478A JP 2005322478 A JP2005322478 A JP 2005322478A JP 2006100846 A JP2006100846 A JP 2006100846A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- polysilicon
- conductivity type
- film
- gate insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 238000000034 method Methods 0.000 title claims description 39
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 42
- 229920005591 polysilicon Polymers 0.000 claims abstract description 42
- 239000012535 impurity Substances 0.000 claims abstract description 41
- 238000005530 etching Methods 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 16
- 238000002955 isolation Methods 0.000 claims description 12
- 229920002120 photoresistant polymer Polymers 0.000 claims description 11
- 150000001875 compounds Chemical class 0.000 claims description 8
- 230000003647 oxidation Effects 0.000 claims description 8
- 238000007254 oxidation reaction Methods 0.000 claims description 8
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 239000000243 solution Substances 0.000 claims description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 3
- 239000007864 aqueous solution Substances 0.000 claims description 3
- 229910000040 hydrogen fluoride Inorganic materials 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims 2
- 239000010410 layer Substances 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 230000005684 electric field Effects 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005264 electron capture Effects 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Images
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】 電気的書き換え回数の多い半導体不揮発メモリの提供。
【解決手段】 フローティングゲート９下部とＰ型基板１上の不純物領域の間に
中空構造１０を形成し、フローティングゲート９の表面にポリシリコン間絶縁膜
１１を介してコントロールゲート１２を形成する。
【選択図】 図１
【解決手段】 フローティングゲート９下部とＰ型基板１上の不純物領域の間に
中空構造１０を形成し、フローティングゲート９の表面にポリシリコン間絶縁膜
１１を介してコントロールゲート１２を形成する。
【選択図】 図１
Description
本発明は、Fowler-Nordheim(F-N)トンネル電流を利用して情報の書き換えを行う、単層あるいは２層以上の積層構造ポリシリコンゲート電極構造のFLOTOXタイプあるいはFLASHタイプの半導体不揮発性メモリに関する。
図４は、従来の技術を説明するための２層ポリシリコンゲート電極構造FLOTOXタイプ半導体不揮発性メモリの断面図である。このFLOTOXタイプ半導体不揮発性メモリでは、第１導電型であるPタイプの半導体基板４０１上の一部に第２導電型であるＮタイプのトンネルドレイン領域４０２が形成されており、前記領域の直上部に8〜１２ｎｍのトンネル絶縁膜４０３が設けられており、前記トンネル絶縁膜を含むゲート絶縁膜４０４上に第１層目のポリシリコン電極がフローティングゲート４０５として存在している。前記フローティングゲート４０５上にポリシリコン間絶縁膜４０６を介して第２層目のポリシリコン電極がコントロールゲート４０７として形成されている。電気的に情報の書き換えを行うためには、トンネルドレイン領域４０２と、コントロールゲート４０７とポリシリコン間絶縁膜４０６で容量結合しているフローティングゲート４０５間に高電界を印加する。
この際、従来の半導体不揮発性メモリでは、トンネル絶縁膜にF-Nトンネル電流を流してフローティングゲートに電子の注入あるいは放出を行ってメモリセルトランジスタのしきい値を変化させて情報を記憶している。このF-Nトンネル電流をトンネル絶縁膜に流すときにフローティングゲートとトンネル絶縁膜界面に正孔と電子が捕獲され、書き換え回数が増加するに従い電子捕獲量も増加していく。捕獲電子量の増加はフローティングゲートへの移動電荷量の減少を引き起こし、書き換え回数の制限をもたらす。またはトンネル絶縁膜自体の絶縁破壊が発生しメモリ動作を失わせることになる。この現象について、現在、まだ明確な説明ができていないが、ひとつの考察として、単結晶シリコンとシリコン酸化膜であるトンネル絶縁膜の界面で結晶構造が不連続になるため、シリコンと酸素の共有結合に関係しない未結合手に電子が捕獲されるという考え方がある。この捕獲電子が局所的にF-N電界を強め、さらにシリコンと酸素の結合手を切断し新たに未結合手を生み出し、さらにこの未結合手に電子が捕獲されるという正のフィードバック現象が起こり、最終的には絶縁破壊に至ると説明している。
上記の課題を解決するために、本発明では、シリコン酸化膜をトンネル絶縁膜として用いることをやめ、トンネルドレイン領域とフローティングゲートの間の絶縁部分に物質を用いずに中空構造とした。このF-Nトンネル電流を流す部分を中空構造とすることにより、シリコン基板と空間界面の未結合手数を減らすことは出来ないが、シリコン表面に存在する未結合手に全て電子が捕獲されるとそれ以降は新たに未結合手が発生することがなくなり、前記の正のフィードバック現象は発生しないため、トンネル領域で絶縁破壊が発生することがない。また、局所的に電界が強まっても中空構造であるならば電界を効果的に分散することが可能である。以上のことから、飛躍的に電気的書き換え可能な回数の多い（ほぼ理論的には無限大）半導体不揮発性メモリを提供することができる。
以上述べてきたように本発明ではトンネル電流を流す部分を中空構造とすることにより、シリコン基板と空間界面の未結合手数を減らすことは出来ないが、シリコン表面に存在する未結合手に全て電子が捕獲されるとそれ以降は新たに未結合手が発生することがなくなり、前記の正のフィードバック現象は発生しないため、トンネル領域で絶縁破壊が発生することがない。また、局所的に電界が強まっても中空構造であるならば電界を効果的に分散することが可能である。以上のことから、本発明の構造では飛躍的に電気的書き換え可能な回数の多い（ほぼ理論的には無限大）半導体不揮発性メモリを提供することができる。
本発明にかかわる半導体不揮発性メモリの製造方法を図面に基づいて以下に説明する。
図１は、本発明にかかわる半導体不揮発性メモリの製造方法の一実施例を説明するための、メモリセルチャネル方向に対して垂直方向の工程断面図である。
まず、第１導電型の半導体不純物としてボロンが８〜３０Ω・cm程度添加されたＰ型半導体シリコン基板１にLOCOS法で素子分離領域２を形成した後に、前記素子分離領域２に隣接した活性領域の一部分に第２導電型である砒素の不純物領域３をフォト及びイオン打ち込みエネルギー５０〜１１０ＫｅＶ、５Ｅ１３〜４Ｅ１４ｃｍ-2の濃度のイオンインプラ工程で形成する（図１−Ａ）。
次にインプラマスクとして用いられたフォトレジストを剥離した後、前記P型半導体シリコン基板１上に膜厚３５〜６５ｎｍの第１ゲート絶縁膜４を熱酸化法により形成する。その後、前記第２導電型の不純物領域３上で且つ第１ゲート絶縁膜４の一部領域をフォト及びエッチング工程で除去して窓部５を開け、前記第２導電型の不純物領域３上に熱酸化法を用いて３〜１２ｎｍのトンネル絶縁膜６を作製する。さらに上記第１ゲート絶縁膜４及びトンネル絶縁膜６上に第１層ポリシリコン膜７をCVD法により１５０〜４００ｎｍの膜厚で形成し、リンのプリデポジション法で２５〜７５Ω／sq.の不純物ドーピングを行う（図１−Ｂ）。
上記第１層ポリシリコン膜７上にフォトレジストパターン８を露光形成し、エッチング工程によりまず上記第１層ポリシリコン膜７を加工してフローティングゲート９を形成する。この時、トンネル電流を流す領域のフローティングゲートの一部分の幅が０．１０〜０．３０ｕｍであることが重要となる。引き続き上記フォトレジストパターン８を用いて上記トンネル絶縁膜６もエッチング除去し、さらに上記P型半導体シリコン基板１の表面近傍も１５０〜４００ｎｍの深さまでエッチング除去する。そして密閉された容器内で加圧された弗化水素系水溶液中で、上記第２導電型不純物領域３と上記フローティングゲート９間に挟まれた上記トンネル絶縁膜６を横方向からエッチング除去し、中空構造１０を形成する。なお、エッチング時に、フローティングゲート９の大部分はフォトレジストに覆われ、中空構造１０を形成する領域のみがエッチング液に晒されることになる。（図１−Ｃ）。
その後、ポリシリコン間絶縁膜１１を形成し、第２層ポリシリコン膜を積層後にパターニングを行い、コントロールゲート１２を作製する。ここでポリシリコン間絶縁膜１１は、エッチング時に空洞となった中空構造１０の左右の端部を塞ぐことになる（図１−Ｄ）。以降は図示しないが通常のソース・ドレイン領域形を行い、金属配線を形成する。
図２は、本発明にかかわる半導体不揮発性メモリの別の製造方法の実施例を説明するための、メモリセルチャネル方向に対して垂直方向の工程断面図である。
まず、第１導電型の半導体不純物としてボロンが８〜３０Ω・cm程度添加されたＰ型半導体シリコン基板２０１にLOCOS法で素子分離領域２を形成した後に、前記素子分離領域２０２に隣接した活性領域の一部分に第２導電型である砒素の不純物領域２０３をフォト及びイオン打ち込みエネルギー５０〜１１０ＫｅＶ、５Ｅ１３〜４Ｅ１４ｃｍ-2の濃度のイオンインプラ工程で形成する（図２−Ａ）。
次にインプラマスクとして用いられたフォトレジストを剥離した後、前記Ｐ型半導体シリコン基板２０１上に膜厚３５〜６５ｎｍの第１ゲート絶縁膜２０４を熱酸化法により形成する。その後、前記第２導電型の不純物領域２０３上で且つ第１ゲート絶縁膜２０４の一部領域をフォト及びエッチング工程で除去して窓部２０５を開け、前記第２導電型の不純物領域２０３上に第２導電型の不純物（砒素あるいはリン）化合物膜２０６を３〜１２ｎｍの膜厚で作製する。この前記不純物化合物は後のポリシリコンデポジションする温度である６００〜７００℃では反応しない物質である必要がある。さらに上記第１ゲート絶縁膜２０４及び不純物化合物膜２０６上に第１層ポリシリコン膜２０７をＣＶＤ法により１５０〜４００ｎｍの膜厚で形成し、リンのプリデポジション法で２５〜７５Ω／sq.の不純物ドーピングを行う（図２−Ｂ）。
上記第１層ポリシリコン膜２０７上にフォトレジストパターン２０８を露光形成し、エッチング工程によりまず上記第１層ポリシリコン膜２０７を加工してフローティングゲート２０９を形成する。その後、前記リンのプリデポジション温度８００〜９５０℃の熱工程、あるいは更に付け加えた９５０〜１１００℃のシリコン基板が流動・溶融する温度まで加熱する熱工程を行うことにより前記不純物化合物膜２０６を前記不純物領域２０３または前記第１層ポリシリコン膜２０７中に熱拡散させて中空構造２１０を形成する（図２−Ｃ）。
その後、ポリシリコン間絶縁膜２１１を形成し、第２層ポリシリコン膜を積層後にパターニングを行い、コントロールゲート２１２を作製する（図２−Ｄ）。以降は図示しないが通常のソース・ドレイン領域形を行い、金属配線を形成する。
図３は、本発明にかかわる半導体不揮発性メモリの別製造方法の実施例を説明するための、メモリセルチャネル方向に対して垂直方向の工程断面図である。
まず、第１導電型の半導体不純物としてボロンが８〜３０Ω・cm程度添加されたＰ型半導体シリコン基板３０１にLOCOS法で素子分離領域３０２を形成した後に、前記素子分離領域３０２に隣接した活性領域の一部分に第２導電型である砒素の後にトンネルドレイン領域となる不純物領域３０３と、前記不純物領域３０３と前記素子分離領域３０２で分割されるが隣接する、後にコントロールゲートとなる不純物領域３０４をフォト及びイオン打ち込みエネルギー５０〜１１０ＫｅＶ、５Ｅ１３〜４Ｅ１４ｃｍ-2の濃度のイオンインプラ工程で形成する（図３−Ａ）。
次にインプラマスクとして用いられたフォトレジストを剥離した後、前記P型半導体シリコン基板３０１上に膜厚３５〜６５ｎｍの第１ゲート絶縁膜３０５を熱酸化法により形成する。その後、前記第２導電型の不純物領域３０３上で且つ第１ゲート絶縁膜３０５の一部領域をフォト及びエッチング工程で除去して窓部３０６を開け、前記第２導電型の不純物領域３０３上に熱酸化法を用いて３〜１２ｎｍのトンネル絶縁膜３０７を作製する。さらに上記第１ゲート絶縁膜３０５及びトンネル絶縁膜３０７上及び前記不純物領域３０４上の増速酸化されたトンネル絶縁膜３０８上に第１層ポリシリコン膜３０９をCVD法により１５０〜４００ｎｍの膜厚で形成し、リンのプリデポジション法で２５〜７５Ω／sq.の不純物ドーピングを行う（図３−Ｂ）。
上記第１層ポリシリコン膜３０９上にフォトレジストパターン３１０を露光形成し、エッチング工程によりまず上記第１層ポリシリコン膜３０９を加工してフローティングゲート３１１を形成する。この時、トンネル電流を流す領域のフローティングゲートの一部分の幅が０．１０〜０．３０ｕｍであることが重要となる。引き続き上記フォトレジストパターン３１０を用いて上記トンネル絶縁膜３０７もエッチング除去し、さらに上記P型半導体シリコン基板３０１の表面近傍も１５０〜４００ｎｍの深さまでエッチング除去する。そして密閉された容器内で加圧された弗化水素系水溶液中で、上記第２導電型不純物領域３０３と上記フローティングゲート３１１間に挟まれた上記トンネル絶縁膜３０７を横方向からエッチング除去し、中空構造３１２を形成する（図３−Ｃ）。以降は図示しないが通常のソース・ドレイン領域形を行い、金属配線を形成する。
１ Ｐ型半導体シリコン基板
２ 素子分離領域
３ 不純物領域
４ 第１のゲート絶縁膜
５ 窓部
６ トンネル絶縁膜
７ 第１層ポリシリコン膜
８ フォトレジストパターン
９ フローティングゲート
１０ 中空構造
１１ ポリシリコン間絶縁膜
１２ コントロールゲート
２ 素子分離領域
３ 不純物領域
４ 第１のゲート絶縁膜
５ 窓部
６ トンネル絶縁膜
７ 第１層ポリシリコン膜
８ フォトレジストパターン
９ フローティングゲート
１０ 中空構造
１１ ポリシリコン間絶縁膜
１２ コントロールゲート
Claims (6)
- 第１導電型の半導体基板上に素子分離領域を形成する工程と、
前記素子分離領域に隣接した活性領域の一部分に第２導電型不純物領域を設ける工程と、
前記第２導電型不純物領域の表面に熱酸化法でゲート絶縁膜を設ける工程と、
前記ゲート絶縁膜の一部に窓部を形成する工程と、
前記窓部に第２導電型の化合物膜を形成する工程と、
前記ゲート絶縁膜および前記化合物膜を覆うようにポリシリコン膜を設ける工程と、
前記ポリシリコン膜をエッチングしてフローティングゲート電極を形成する工程と、
熱処理により前記化合物膜を前記第２導電型不純物領域内あるいは前記フローティングゲート電極内に吸収させて前記窓部に中空構造を形成する工程と、
前記フローティングゲート電極表面にポリシリコン間絶縁膜を形成する工程と、
前記フローティングゲート電極の上に前記ポリシリコン間絶縁膜を介してポリシリコンのコントロールゲート電極を形成する工程と、
ソース・ドレイン領域の形成と、
金属配線の形成と、
からなる半導体不揮発性メモリの製造方法。 - 前記ゲート絶縁膜および前記化合物膜を覆うようにポリシリコン膜を設ける前記の工程のあとに、さらに、前記フローティングゲート電極に第２導電型の不純物を拡散する工程を有する請求項１に記載の半導体不揮発性メモリの製造方法。
- 第１導電型の半導体基板上に素子分離領域を形成する工程と、
前記素子分離領域に隣接した活性領域の一部分に第２導電型不純物領域を設ける工程と、
前記第２導電型不純物領域の表面に熱酸化法で第１のゲート絶縁膜を設ける工程と、
前記第１のゲート絶縁膜の一部に窓部を形成する工程と、
前記窓部に前記第１のゲート絶縁膜よりも膜厚が薄い第２のゲート絶縁膜を形成する工程と、
前記第1および前記第２のゲート絶縁膜を覆うように第１のポリシリコン膜を設ける工程と、
前記第1のポリシリコン膜と前記第2のゲート絶縁膜および前記第2導電型不純物領域の一部をフォトレジストのパターンに従ってエッチングする工程と、
前記第２導電型不純物領域と前記第1のポリシリコンとに挟まれた前記第２のゲート絶縁膜を溶液を用いてエッチング除去する工程と、
前記第1のポリシリコン表面にポリシリコン間絶縁膜を形成する工程と、
前記第1のポリシリコンの上に前記ポリシリコン間絶縁膜を介して第２のポリシリコンからなるコントロールゲート電極を形成する工程と、
ソース・ドレイン領域の形成と、
金属配線の形成と、
からなる半導体不揮発性メモリの製造方法。 - 前記第1および前記第２のゲート絶縁膜を覆うように第１のポリシリコン膜を設ける前記の工程のあとに、さらに、前記第１のポリシリコン膜に第２導電型の不純物を拡散する工程を有する請求項３に記載の半導体不揮発性メモリの製造方法。
- 前記第1のポリシリコン膜と前記第2のゲート絶縁膜および前記第2導電型不純物領域の一部をレジストパターンに従ってエッチングする前記の工程において、エッチングされた前記第1のポリシリコン膜は、幅が０．１０〜０．３０μｍである部分を有する請求項３に記載の半導体不揮発性メモリの製造方法。
- 前記第２導電型不純物領域と前記第1のポリシリコンとに挟まれた前記第２のゲート絶縁膜を溶液を用いてエッチング除去する前記の工程において、前記溶液は密閉された容器内で加圧された弗化水素系水溶液である請求項３に記載の半導体不揮発性メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005322478A JP4392399B2 (ja) | 2005-11-07 | 2005-11-07 | 半導体不揮発性メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005322478A JP4392399B2 (ja) | 2005-11-07 | 2005-11-07 | 半導体不揮発性メモリの製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000158576A Division JP2001338995A (ja) | 2000-05-29 | 2000-05-29 | 半導体不揮発性メモリとその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006100846A true JP2006100846A (ja) | 2006-04-13 |
| JP4392399B2 JP4392399B2 (ja) | 2009-12-24 |
Family
ID=36240293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005322478A Expired - Lifetime JP4392399B2 (ja) | 2005-11-07 | 2005-11-07 | 半導体不揮発性メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4392399B2 (ja) |
-
2005
- 2005-11-07 JP JP2005322478A patent/JP4392399B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP4392399B2 (ja) | 2009-12-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7763928B2 (en) | Multi-time programmable memory | |
| US8198667B2 (en) | Semiconductor memory device and method for manufacturing same | |
| KR100239459B1 (ko) | 반도체 메모리 소자 및 그 제조방법 | |
| JP4225728B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| KR100871545B1 (ko) | 플래쉬 메모리 소자 및 그 제조 방법 | |
| JPH05102490A (ja) | 半導体記憶装置およびその製造方法 | |
| US20060027859A1 (en) | Methods of forming memory cells with nonuniform floating gate structures | |
| JP2003197779A (ja) | 半導体装置及びその製造方法 | |
| US6903405B2 (en) | Semiconductor memory device with a pair of floating gates | |
| JP2003031708A (ja) | フラッシュメモリ素子の製造方法 | |
| JP2004228571A (ja) | Ｓｏｎｏｓ型不揮発性メモリ及びその製造方法 | |
| JP2007266499A (ja) | 不揮発性半導体メモリ及びその製造方法 | |
| JP4392399B2 (ja) | 半導体不揮発性メモリの製造方法 | |
| KR100672723B1 (ko) | 플래시 메모리 소자의 제조방법 | |
| KR100685893B1 (ko) | 플래시 메모리 소자 및 그 제조방법 | |
| KR20060136077A (ko) | 플래시 메모리 소자의 제조방법 | |
| JP2013149647A (ja) | 半導体不揮発性記憶装置の製造方法および半導体不揮発性記憶装置 | |
| JP3613312B2 (ja) | 半導体装置の製造方法 | |
| KR100456579B1 (ko) | 마스크 롬 장치 및 그 제조 방법 | |
| KR100628245B1 (ko) | 플래시 메모리 소자의 제조방법 | |
| KR100734075B1 (ko) | 플래쉬 메모리 셀의 구조 및 그의 제조 방법 | |
| JP2005322927A (ja) | フラッシュメモリ素子及びその製造方法 | |
| JP2001338995A (ja) | 半導体不揮発性メモリとその製造方法 | |
| JP4311044B2 (ja) | 半導体装置の製造方法 | |
| US7144774B1 (en) | Method of fabricating non-volatile memory |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090714 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090911 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091006 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091009 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121016 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4392399 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20091105 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20091113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121016 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131016 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |