KR970063750A - 반도체 장치 및 그 제조 방법 - Google Patents

Abstract

반도체 장치에는 반도체 영역 및 고 저항 소자를 접속하는데 사용되는 접촉홀이 있고 그에 따라 반도체 기판 및 게이트 전극 사이의 저항이 감소된다. 반도체 장치는 게이트 전극 및 내부 절연층을 반도체 기판 상에 연속적으로 형성하고, 게이트 전극 및 반도체 기판을 노출하도록 층간 절연 막에 접촉 홀을 형성하고, 접촉홀 및 결과 구조의 전체 표면상에 낮은 저항 재료 막을 형성하고, 표면 광택으로 층간 절연 막의 표면상의 낮은 저항 재료 막을 제거함으로써 접촉 홀에만 낮은 저항 재료 막을 두어 제조될 수 있다. 또한 낮은 저항의 재료는 접촉 홀에만 형성될 수 있거나 또는 낮은 저항은 접촉 홀 및 결과 구조의 표면상에 형성될 수 있고 다음에 이어서 그 일부를 제거하도록 에칭될 수 있다.

Description

반도체 장치 및 그 제조 방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제3(a)도 내지 제3(g)도는 본 발명의 제1실시에의 반도체 장치 제조 방법의 단계를 도시하는 도면.

Claims (20)

1. 반도체 장치에 있어서, 불순물 영역을 갖는 반도체 기판과, 상기 반도체 기판 상에 형성된 제1전도 층 및 층간 절연 막과, 적어도 일부가 상기 내부 절연층의 접촉 홀의 바닥에 형성되어 상기 불순물 영역과 상기 제1전도 층을 전기적으로 접속하는 저 저항 재료 막과, 상기 층간 절연 막 상의 고 저항 재료 막으로부터 형성되어 상기 저 저항 재료 막에 전기적으로 접속된 고 저항 소자를 제공하는 제2전도 층을 포함하는 것을 특징으로 하는 반도체 장치.
2. 제1항에 있어서, 상기 저 저항 재료 막은 접촉 홀 및 상기 고 저항 소자가 형성된 면적 이외의 상기 제2전도 층의 영역에 형성되고, 상기 제2전도층은 상기 저 저항 재료 막 상에 형성되는 것을 특징으로 하는 반도체 장치.
3. 제1항에 있어서, 상기 제1전도 층은 MOSFET의 게이트 전극을 형성하는 것을 특징으로 하는 반도체 장치.
4. 제1항에 있어서, 상기 고 저항 소자를 통해 상기 제1전도 층에 전기적으로 접속된 Vcc 부분을 더 포함하며 상기 Vcc 부분은 상기 고 저항 소자 보다 더 낮은 저항력을 갖는 것을 특징으로 하는 반도체 장치.
5. 반도체 장치를 제조하는 방법에 있어서, 불순물 영역을 갖는 반도체 기판 상에 제1전도 층 및 층간 절연층을 연속적으로 형성하는 제1단계와, 상기 제1전도 층의 일부와 상기 불순물 영역의 일부를 노출시키도록 상기 층간 절연 막 내에 접촉 홀을 형성하는 제2단계와, 상기 제1전도 층의 일부에 불순물 영역의 일부를 전기적으로 접속하도록 상기 접촉 홀의 바닥에서의 저 저항 재료 막의 최소한의 일부를 형성하는 제3단계와, 상기 저 저항 재료 막에 전기적으로 접속된 고 저항 재료의 제2전도 층을 형성하는 제4단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
6. 제5항에 있어서, 상기 제3단계는 상기 층간 절연층의 표면 및 상기 접촉 홀 내에 동시에 상기 저 저항 재료 막을 형성하는 단계와, 상기 접촉 홀에만 상기 저 저항 재료 막이 남도록 상기 저 저항 재료 막의 표면을 연마함으로써 상기 층간 절연층의 표면으로부터 상기 저 저항 재료 막의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
7. 제6항에 있어서, 불순물을 제2전도 층의 제1섹션에 주입함으로써 저항력을 감소시키기 위해 Vcc 부분을 형성하는 단계를 더 포함하며 Vcc 부분은 불순물이 주입되지 않은 제2전도 층의 제2섹션을 통해 상기 저 저항 재료 막에 전기적으로 접속되는 것을 특징으로 하는 반도체 장치 제조 방법.
8. 제7항에 있어서, 상기 Vcc 부분을 형성하는 단계는 비소 및 인으로 구성된 그룹에서 선택된 불순물을 주입하는 단계와, 상기 제2전도 층을 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
9. 제5항에 있어서, 상기 제3단계는 선택적 에피택시얼 성장 기법을 이용하여 실리콘 막을 형성하고 그로써 저 저항 재료 막이 상기 접촉 홀의 바닥 부분에만 형성되는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
10. 제9항에 있어서, 저항력을 감소시키기 위해 상기 제2전도 층의 제1부분에 불순물을 주입시킴으로써 Vcc 부분을 형성하는 단계를 더 포함하며 상기 Vcc 부분은 상기 불순물로 주입되지 않은 상기 제2전도 층의 제2섹션을 통해 상기 저 저항 재료 막에 전기적으로 접속되는 것을 특징으로 하는 반도체 장치 제조 방법.
11. 제10항에 있어서, 상기 Vcc 부분을 형성하는 단계는, 비소 및 인으로 구성된 상기 그룹에서 선택된 불순물을 주입하는 단계와, 상기 제2전도 층을 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
12. 제5항에 있어서, 층간 절연층의 표면 및 상기 접촉 홀 내에 저 저항 재료 막을 동시에 형성하는 단계와, 상기 접촉 홀을 덮는 마스크 부재를 형성하는 단계와, 상기 접촉 홀 내에 상기 저 저항 재료 막을 남기도록 마스크로서 상기 마스크 부재를 사용하여 상기 저 저항 재료 막을 에칭 하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
13. 제12항에 있어서, 저항력을 감소시키기 위해 제2전도 층의 제1섹션에 불순물을 주입함으로써 Vcc 부분을 형성하는 단계를 더 포함하며, 상기 Vcc 부분은 불순물이 주입되지 않은 상기 제2전도 층의 제2섹션을 통해 상기 저 저항 재료 막에 전기적으로 접속되는 것을 특징으로 하는 반도체 장치 제조 방법.
14. 제13항에 있어서, 상기 Vcc 부분을 형성하는 단계는 비소 및 인으로 구성된 상기 그룹에서 선택된 불순물을 주입하는 단계와, 상기 제2전도 층을 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 제조 방법.
15. 제12항에 있어서, 상기 접촉 홀을 덮는 상기 마스크 부재가 형성될 때 상기 결과 구조상의 상기 저 저항 재료 막의 저 저항력 영역에 다른 마스크 부재를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
16. 반도체 장치에 있어서, 반도체 기판, 상기 반도체 기판에 선택적으로 형성된 확산 영역, 상기 반도체 기판으로부터 격리되어 상기 반도체 기판 위에 형성된 제1전도 층, 상기 반도체 기판과 상기 확산 영역과 상기 제1전도 층을 덮도록 형성된 절연층, 상기 확산 영역 및 상기 제1전도층의 각각의 부분을 노출하도록 상기 절연층에 선택적으로 형성된 접촉 홀, 전기적 경로를 형성하도록 상기 확산 영역 및 상기 제1전도 층의 상기 각각의 부분과 접촉하여 상기 접촉 홀에 형성된 제2전도 층을 포함하며, 상기 제2전도 층은 제1저항값 및 상기 제2전도 층과 접촉하는 상기 절연 막 상에 형성된 저항 층을 나타내고, 상기 저항 층은 상기 제2전도 층과 다른 레벨에서 형성되고 상기 제1저항값 보다 더 높은 제2저항 값을 나타내는 것을 특징으로 하는 반도체 장치.
17. 제16항에 있어서, 상기 제2전도 층은 불순물로 도핑된 폴리크리스탈린 실리콘층, 불순물로 도핑된 모노크리스탈린 실리콘 층, 금속층, 용해하기 어려운 규화 금속 층 중에서 선택된 하나로 이루어지고, 상기 저항 층은 반 절연 폴리크리스탈린 실리콘으로 이루어지는 것을 특징으로 하는 반도체 장치.
18. 제1트랜지스터의 게이트, 제2트랜지스터의 드레인, 저항기로부터의 와이어링이 서로 접속되는 반도체 장치에 있어서, 상기 반도체 장치는 반도체 기판, 상기 반도체 기판에 선택적으로 형성되고 상기 제2트랜지스터의 상기 드레인으로서 사용되는 확산 영역, 절연 막에 의해 격리되어 상기 반도체 기판 위에 형성되고, 상기 제1트랜지스터의 상기 게이트로부터의 와이어링으로서 사용되는 제1전도 층, 상기 반도체 기판, 상기 확산 영역, 상기 제1전도 층을 덮는 층간 절연층, 상기 확산 영역의 일부 및 상기 제1전도 층의 일부를 노출시키도록 상기 층간 절연층에 선택적으로 형성된 접촉 홀, 상기 확산 영역의 상기 일부 및 상기 제1전도 층의 상기 일부와 접촉하여 상기 접촉 홀 내에 형성된 일부를 갖는 제2전도 층, 상기 제2전도 층과 접촉하여 형성되고 상기 저항기로서 사용되는 상기 층간 절연층 위에 연장된 저항 층을 포함하는 것을 특징으로 하는 반도체 장치.
19. 제18항에 있어서, 상기 저항 층은 상기 제1전도층의 상기 일부가 상기 저항 층의 상기 일부와 상기 확산 영역 및 상기 제1전도 층의 각각의 층 사이에 개재하도록 상기 접촉 홀 내에 형성된 일부를 갖는 것을 특징으로 하는 반도체 장치.
20. 제19항에 있어서, 상기 저항 층은 반 절연 폴리크리스탈린 실리콘으로 이루어지고 상기 제2전도 층은 불순물로 도핑된 실리콘 층, 금속층, 고융점 규화 금속 층으로 이루어지는 것을 특징으로 하는 반도체 장치.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.