JPH01260859A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01260859A JPH01260859A JP63089920A JP8992088A JPH01260859A JP H01260859 A JPH01260859 A JP H01260859A JP 63089920 A JP63089920 A JP 63089920A JP 8992088 A JP8992088 A JP 8992088A JP H01260859 A JPH01260859 A JP H01260859A
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- Japan
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- polycrystalline silicon
- insulating film
- channel stopper
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- silicon layer
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- Pending
Links
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 17
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Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１１産業上の利用分野〕
本発明は半導体装置に関し、特にＭ ＯＳ ＋−ランジ
スタにおける寄生容量の低減化構造に関する。
スタにおける寄生容量の低減化構造に関する。
第２図（ａ）およびＣｂ ）はそれぞれ従来ＭＯ８半導
体記憶装置の平面図およびそのＸ′−Ｙ’断面図である
。かかる半導体記憶装置の製造工程では、最初の工程で
ウェハー上に素子領域であるフィールドと分離領域であ
るフィールド絶縁膜２１１とをそれぞれ規定する素子分
離工程がある。その中で窒化膜を用いてシリコン表面を
選択的に酸化し素子分離を行うロコス（ＬＯＣＯ３）法
は広く用いられている。その素子分離工程中でフィール
ド・イオン注入によってフィールド絶縁膜２１１下のボ
ロン（アクセプタ）濃度を大きくしてチャネル・ストッ
パー１１２が形成される。
体記憶装置の平面図およびそのＸ′−Ｙ’断面図である
。かかる半導体記憶装置の製造工程では、最初の工程で
ウェハー上に素子領域であるフィールドと分離領域であ
るフィールド絶縁膜２１１とをそれぞれ規定する素子分
離工程がある。その中で窒化膜を用いてシリコン表面を
選択的に酸化し素子分離を行うロコス（ＬＯＣＯ３）法
は広く用いられている。その素子分離工程中でフィール
ド・イオン注入によってフィールド絶縁膜２１１下のボ
ロン（アクセプタ）濃度を大きくしてチャネル・ストッ
パー１１２が形成される。
このチャネル・ストッパー１１２を形成するのは寄生チ
ャネルが形成されるのを防ぐためである。
ャネルが形成されるのを防ぐためである。
ＬＯＧＯ３の特徴の一つは、このフィールド・イオン注
入層とフィールド絶縁膜とを同一のマスクで自己整合に
より形成できるため、相互にマスク合わせをする必要が
ないということがある。その後多結晶シリコンゲート電
極２０６を形成し、フィールド酸化ｊ摸２１１とこの多
結晶シリコンゲート２０６をマスクとして自己整合的に
ソース・ドレイン２０７，２０８が形成される。従って
、従来のＭＯＳトランジスタは、フィールド側面におい
てソースおよびドレイン２０７および２０８がそれぞれ
チャネル・ストッパー２１１と接する形で形成される。
入層とフィールド絶縁膜とを同一のマスクで自己整合に
より形成できるため、相互にマスク合わせをする必要が
ないということがある。その後多結晶シリコンゲート電
極２０６を形成し、フィールド酸化ｊ摸２１１とこの多
結晶シリコンゲート２０６をマスクとして自己整合的に
ソース・ドレイン２０７，２０８が形成される。従って
、従来のＭＯＳトランジスタは、フィールド側面におい
てソースおよびドレイン２０７および２０８がそれぞれ
チャネル・ストッパー２１１と接する形で形成される。
このように、上述した従来のロコス（ＬＯＧＯ８）法に
よる素子分離工程では、チャネル・ストッパー２１２と
ソース、ドレイン２０７，２０８がそれぞれ接する形で
形成され、しかもチャネル・ストッパー２１２は寄生チ
ャネル形成防止効果をあげるため基板２１３よりアクセ
プタ濃度を大きく形成されるので、チャネル・ストッパ
ー２１１中の空乏層は基板２１３中の空乏層に比べて狭
くなっており、寄生容量が大きくなるという欠点を生ず
る。
よる素子分離工程では、チャネル・ストッパー２１２と
ソース、ドレイン２０７，２０８がそれぞれ接する形で
形成され、しかもチャネル・ストッパー２１２は寄生チ
ャネル形成防止効果をあげるため基板２１３よりアクセ
プタ濃度を大きく形成されるので、チャネル・ストッパ
ー２１１中の空乏層は基板２１３中の空乏層に比べて狭
くなっており、寄生容量が大きくなるという欠点を生ず
る。
本発明の目的は、上記の情況に鑑み、チャネル・ストッ
パーの形成により寄生容量の増大を招くことなき半導体
装置を提供することである。
パーの形成により寄生容量の増大を招くことなき半導体
装置を提供することである。
本発明によれば、半導体装置は、−導電型半導体基板と
、前記半導体基板上に多結晶シリコン・ゲート電極およ
びゲート絶縁膜とフィールド絶縁膜の境界上に設けられ
る多結晶シリコン層とを介して自己整合的にそれぞれ選
択的に設けられる逆導電型不純物領域からなるソースお
よびトレイン領域とを含んで構成される。
、前記半導体基板上に多結晶シリコン・ゲート電極およ
びゲート絶縁膜とフィールド絶縁膜の境界上に設けられ
る多結晶シリコン層とを介して自己整合的にそれぞれ選
択的に設けられる逆導電型不純物領域からなるソースお
よびトレイン領域とを含んで構成される。
以下図面を参照して本発明の詳細な説明する。
第１図（ａ）および（ｂ）はそれぞれ本発明をＭＯ３記
憶装置に実施した場合の一実施例を示す平面図およびそ
のｘ−ｙ＠面図である。本実施例に↓れば、本発明半導
体記憶装置のＭｏＳトランジスタ・セルはシリコンから
なるＰ型半導体基板１１３と、その表面に選択的に設け
られるｎ型不純物領域からなるソース領域１０８および
ドレイン領域１０７と、多結晶シリコン・ゲート電極１
０６と、ドレイン電極１０７とフィールド絶縁膜１１１
の境界上にゲート絶縁膜１１４を介して設けられ、かつ
ＧＮＤ配線１０１に接続された多結晶シリコン層１０５
と、チャネル・ストッパー１１２とを含む。かかる構造
のＭＯＳトランジスタ・セルではドレイン領域１０７は
多結晶シリコン層１０５と多結晶シリコン・ゲート電極
１０６をマスクとして自己整合により形成されるので、
ドレイン領域１０７とチャネル・ストッパー１１２とは
互いに接する形で形成されない。従って、チャネル・ス
トッパーの寄生チャネル防止効果を防げることなく、寄
生容量のみを低減することができる。
憶装置に実施した場合の一実施例を示す平面図およびそ
のｘ−ｙ＠面図である。本実施例に↓れば、本発明半導
体記憶装置のＭｏＳトランジスタ・セルはシリコンから
なるＰ型半導体基板１１３と、その表面に選択的に設け
られるｎ型不純物領域からなるソース領域１０８および
ドレイン領域１０７と、多結晶シリコン・ゲート電極１
０６と、ドレイン電極１０７とフィールド絶縁膜１１１
の境界上にゲート絶縁膜１１４を介して設けられ、かつ
ＧＮＤ配線１０１に接続された多結晶シリコン層１０５
と、チャネル・ストッパー１１２とを含む。かかる構造
のＭＯＳトランジスタ・セルではドレイン領域１０７は
多結晶シリコン層１０５と多結晶シリコン・ゲート電極
１０６をマスクとして自己整合により形成されるので、
ドレイン領域１０７とチャネル・ストッパー１１２とは
互いに接する形で形成されない。従って、チャネル・ス
トッパーの寄生チャネル防止効果を防げることなく、寄
生容量のみを低減することができる。
以上詳細に説明したように、本発明によれば、フィール
ド側面上に多結晶シリコン層を形成することによりチャ
ネル・ストッパーと不純物領域とを互いに分離すること
ができ、フィールドの側面容量を減らすことができるの
で、例えば記憶装置に実施すれば動作速度の迅速化に大
きな効果をあげることが可能である。
ド側面上に多結晶シリコン層を形成することによりチャ
ネル・ストッパーと不純物領域とを互いに分離すること
ができ、フィールドの側面容量を減らすことができるの
で、例えば記憶装置に実施すれば動作速度の迅速化に大
きな効果をあげることが可能である。
第１図（ａ＞および（ｂ）はそれぞれ本発明をＭＯ３半
導体記憶装置に実施した場合の一実施例を示す平面図お
よびそのＸ−Ｙ断面図、第２図（ａ）および（ｂ）はそ
れぞれ従来のＭＯ８半導体記憶装置の平面図およびその
Ｘ’−Ｙ’断面図である。 １０１・・・ＧＮＤ配線、１０２，２０２・・・出力信
号線、１０３，２０３・・・ゲート入力信号線、１１５
．２１５・・・入力信号線、１０４．２０４・・・他の
信号線、１０５・・・多結晶シリコン層、１０６゜２０
６・・・ゲート電極、１０７，１０８，２０７゜２０８
・・・ソース、ドレイン領域、１０９，２０９・・・コ
ンタクト、１１０，２１０・・・層間絶縁膜、１１．１
，２１１・・・フィールド絶縁膜、１１２゜２１２・・
・チャネル・ストッパー、１１３，２１３・・・半導体
基板、１１４．２１４・・・ゲート酸化膜。
導体記憶装置に実施した場合の一実施例を示す平面図お
よびそのＸ−Ｙ断面図、第２図（ａ）および（ｂ）はそ
れぞれ従来のＭＯ８半導体記憶装置の平面図およびその
Ｘ’−Ｙ’断面図である。 １０１・・・ＧＮＤ配線、１０２，２０２・・・出力信
号線、１０３，２０３・・・ゲート入力信号線、１１５
．２１５・・・入力信号線、１０４．２０４・・・他の
信号線、１０５・・・多結晶シリコン層、１０６゜２０
６・・・ゲート電極、１０７，１０８，２０７゜２０８
・・・ソース、ドレイン領域、１０９，２０９・・・コ
ンタクト、１１０，２１０・・・層間絶縁膜、１１．１
，２１１・・・フィールド絶縁膜、１１２゜２１２・・
・チャネル・ストッパー、１１３，２１３・・・半導体
基板、１１４．２１４・・・ゲート酸化膜。
Claims (1)
- 一導電型半導体基板と、前記半導体基板上に多結晶シ
リコン・ゲート電極およびゲート絶縁膜とフィールド絶
縁膜の境界上に設けられる多結晶シリコン層とを介して
自己整合的にそれぞれ選択的に設けられる逆導電型不純
物領域からなるソースおよびドレイン領域とを含むこと
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63089920A JPH01260859A (ja) | 1988-04-11 | 1988-04-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63089920A JPH01260859A (ja) | 1988-04-11 | 1988-04-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01260859A true JPH01260859A (ja) | 1989-10-18 |
Family
ID=13984139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63089920A Pending JPH01260859A (ja) | 1988-04-11 | 1988-04-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01260859A (ja) |
-
1988
- 1988-04-11 JP JP63089920A patent/JPH01260859A/ja active Pending
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