JPH10321840A - Ｍｏｓ素子のポリシリコンゲート電極及びその製造方法 - Google Patents
Ｍｏｓ素子のポリシリコンゲート電極及びその製造方法Info
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- JPH10321840A JPH10321840A JP10060975A JP6097598A JPH10321840A JP H10321840 A JPH10321840 A JP H10321840A JP 10060975 A JP10060975 A JP 10060975A JP 6097598 A JP6097598 A JP 6097598A JP H10321840 A JPH10321840 A JP H10321840A
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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-
- H—ELECTRICITY
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Abstract
(57)【要約】 （修正有）
【課題】 ＭＯＳＦＥＴ素子でゲート酸化物層及び半導
体基板がドーパントにより浸透されず、均一にドープさ
れたポリＳｉゲート電極とその製造方法を提供する。 【解決手段】 半導体基板２上の酸化物層１０ａ上に非
晶質または多結晶Ｓｉの極薄い層２０ａを形成し、この
Ｓｉ薄層を窒素プラズマに露出する。窒素プラズマの出
力はＳｉ薄層のＳｉ―Ｓｉ結合を破壊するには十分であ
るが、Ｓｉをスパッタさせるには不十分であるために、
ＳｉＮからなる障壁層３０ａをＳｉ薄層の表面に形成す
る。次に所望の厚さのＳｉからなるポリＳｉゲート電極
４０ａを障壁層３０ａ上に設ける。ゲート電極に不純物
を注入後炉内アニーリングして、ドーパントをポリＳｉ
ゲート電極中に拡散させて活性化させる。その際、ドー
パントが障壁層３０ａを通過して下方のゲート酸化物層
１０ａや半導体基板２中に浸透することは起らない。
体基板がドーパントにより浸透されず、均一にドープさ
れたポリＳｉゲート電極とその製造方法を提供する。 【解決手段】 半導体基板２上の酸化物層１０ａ上に非
晶質または多結晶Ｓｉの極薄い層２０ａを形成し、この
Ｓｉ薄層を窒素プラズマに露出する。窒素プラズマの出
力はＳｉ薄層のＳｉ―Ｓｉ結合を破壊するには十分であ
るが、Ｓｉをスパッタさせるには不十分であるために、
ＳｉＮからなる障壁層３０ａをＳｉ薄層の表面に形成す
る。次に所望の厚さのＳｉからなるポリＳｉゲート電極
４０ａを障壁層３０ａ上に設ける。ゲート電極に不純物
を注入後炉内アニーリングして、ドーパントをポリＳｉ
ゲート電極中に拡散させて活性化させる。その際、ドー
パントが障壁層３０ａを通過して下方のゲート酸化物層
１０ａや半導体基板２中に浸透することは起らない。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板上の集
積回路構造におけるＭＯＳ素子の構造に関する。より詳
細に言えば、本発明は、シリコン及び窒素から成る障壁
層が、ポリシリコンゲート電極とその下のゲート酸化物
との間に形成されていて、ドーパントがポリシリコンを
通って上記ゲート酸化物及びその下の半導体基板に拡散
するのを抑制するように構成された、ＭＯＳ素子のポリ
シリコンゲート電極の構造に関する。
積回路構造におけるＭＯＳ素子の構造に関する。より詳
細に言えば、本発明は、シリコン及び窒素から成る障壁
層が、ポリシリコンゲート電極とその下のゲート酸化物
との間に形成されていて、ドーパントがポリシリコンを
通って上記ゲート酸化物及びその下の半導体基板に拡散
するのを抑制するように構成された、ＭＯＳ素子のポリ
シリコンゲート電極の構造に関する。
【０００２】
【従来の技術】半導体基板上のＭＯＳ素子を備える集積
回路構造の構成においては、素子の形状寸法が減少する
と、ＭＯＳ素子のゲート酸化物部分の上のポリシリコン
ゲート電極の厚さが減少していた。ポリシリコンゲート
電極の厚さの減少、すなわち、約２５０ナノメートル
（ｎｍ）又はそれ以下までの厚さの減少、並びに、サブ
ミクロンオーダーの深い素子（熱にあまり暴露されな
い）に関連する熱蓄積（ｔｈｅｒｍａｌ ｂｕｄｇｅ
ｔ）の減少により、ポリシリコンゲート電極を通してド
ーパントを均一に拡散させる際に問題が生じていた。
回路構造の構成においては、素子の形状寸法が減少する
と、ＭＯＳ素子のゲート酸化物部分の上のポリシリコン
ゲート電極の厚さが減少していた。ポリシリコンゲート
電極の厚さの減少、すなわち、約２５０ナノメートル
（ｎｍ）又はそれ以下までの厚さの減少、並びに、サブ
ミクロンオーダーの深い素子（熱にあまり暴露されな
い）に関連する熱蓄積（ｔｈｅｒｍａｌ ｂｕｄｇｅ
ｔ）の減少により、ポリシリコンゲート電極を通してド
ーパントを均一に拡散させる際に問題が生じていた。
【０００３】ドーパントをポリシリコンゲート電極を通
して均一に拡散させることができなければ、ポリシリコ
ンゲート電極の低ドーズ量領域に関連する空乏効果が生
じて、ゲート誘電体の有効長さが増大し、これにより、
ターンオン電圧のしきい値（Ｖｔ）が変動する。換言す
れば、ドーパントをポリシリコンゲート電極全体にわた
って均一に拡散させることができなければ、ポリシリコ
ンゲート電極の未ドープの又はドープ不足の領域が、絶
縁体として作用してゲート酸化物の誘電体の厚さを効果
的に増大させ、従って、Ｖｔの望ましくない変動が生ず
る。
して均一に拡散させることができなければ、ポリシリコ
ンゲート電極の低ドーズ量領域に関連する空乏効果が生
じて、ゲート誘電体の有効長さが増大し、これにより、
ターンオン電圧のしきい値（Ｖｔ）が変動する。換言す
れば、ドーパントをポリシリコンゲート電極全体にわた
って均一に拡散させることができなければ、ポリシリコ
ンゲート電極の未ドープの又はドープ不足の領域が、絶
縁体として作用してゲート酸化物の誘電体の厚さを効果
的に増大させ、従って、Ｖｔの望ましくない変動が生ず
る。
【０００４】熱蓄積を増大させると、ドーパントがポリ
シリコンゲート電極を通ってより均一に拡散するが、よ
り多くのドーパントが、ゲート酸化物の中に拡散し、更
に、ゲート酸化物を通ってその下の基板に拡散すること
にもなる。
シリコンゲート電極を通ってより均一に拡散するが、よ
り多くのドーパントが、ゲート酸化物の中に拡散し、更
に、ゲート酸化物を通ってその下の基板に拡散すること
にもなる。
【０００５】従って、アニーリング工程の間に過剰の熱
を使用すると、ポリシリコンゲート電極全体にわたって
ドーパントをより均一に拡散させることができるが、ゲ
ート酸化物への及び該ゲート酸化物を通るドーパントの
浸透が生じる一方、アニーリング工程において熱が不足
すると、ポリシリコンゲート電極全体にわたるドーパン
トの不均一な拡散が生じ、これにより、ポリシリコンゲ
ート電極の未ドープ部分が、ポリシリコンゲート電極の
絶縁部分として作用することになる。
を使用すると、ポリシリコンゲート電極全体にわたって
ドーパントをより均一に拡散させることができるが、ゲ
ート酸化物への及び該ゲート酸化物を通るドーパントの
浸透が生じる一方、アニーリング工程において熱が不足
すると、ポリシリコンゲート電極全体にわたるドーパン
トの不均一な拡散が生じ、これにより、ポリシリコンゲ
ート電極の未ドープ部分が、ポリシリコンゲート電極の
絶縁部分として作用することになる。
【０００６】急速熱処理（ＲＴＡ）技術を用いることに
より、すなわち、高温の熱処理を短時間の間に実行して
アニーリング温度に長時間暴露させることなく高温のア
ニーリング処理を行うことにより、上記問題を解決する
ことが提案されている。
より、すなわち、高温の熱処理を短時間の間に実行して
アニーリング温度に長時間暴露させることなく高温のア
ニーリング処理を行うことにより、上記問題を解決する
ことが提案されている。
【０００７】しかしながら、通常のＲＴＡは、ポリシリ
コンゲート電極全体にわたるドーパントの均一な分布及
び活性化を行わせるようには基板を十分に加熱せず、こ
れにより、ドーパントは、ポリシリコンの隣接する結晶
の間の結晶粒界に沿って迅速に移動し、ポリシリコンゲ
ート電極の残りの部分が十分にアニーリング処理されて
ドーパントの所望の均一な分布及び活性化が行われる前
に、上記結晶粒界のドーパントがその下のゲート酸化物
に浸透することが判明した。
コンゲート電極全体にわたるドーパントの均一な分布及
び活性化を行わせるようには基板を十分に加熱せず、こ
れにより、ドーパントは、ポリシリコンの隣接する結晶
の間の結晶粒界に沿って迅速に移動し、ポリシリコンゲ
ート電極の残りの部分が十分にアニーリング処理されて
ドーパントの所望の均一な分布及び活性化が行われる前
に、上記結晶粒界のドーパントがその下のゲート酸化物
に浸透することが判明した。
【０００８】また、ポリシリコンゲート電極をＮＨ3で
窒化してポリシリコン電極の中に窒化ケイ素の障壁層又
はバリヤ領域を形成し、これにより、ドーパントがゲー
ト酸化物に到達するのを阻止することが提案されてい
る。しかしながら、上記バリヤ領域の下方のゲート電極
のポリシリコン部分を十分に厚くし、これにより、上記
ゲート酸化物及びその下のシリコン基板の表面が、ＮＨ
3がシリコンと反応して所望の窒化ケイ素を形成する際
に当該ＮＨ3から遊離する水素原子又は水素分子に対し
て極力暴露されないようにする必要がある。上述の遊離
した水素は、ゲート酸化物又はその下の基板のいずれか
に望ましくない界面又はトラップを形成する。ゲート酸
化物及び半導体基板を上記遊離した水素から保護するた
めに、許容値を超えるポリシリコンゲート電極の大きな
部分を窒化ケイ素の障壁層とゲート酸化物との間（すな
わち、障壁層の下）に置かなければならない。障壁層の
下のこのポリシリコンは、ドーパントによってドープさ
れない（ドーパントは、障壁層に浸透しないので）。そ
のような未ドープのポリシリコンは、絶縁体として作用
するので、この場合にも、上述の空乏効果により、その
結果生じたＭＯＳ素子のＶｔに望ましくない変動が生ず
ることになる。
窒化してポリシリコン電極の中に窒化ケイ素の障壁層又
はバリヤ領域を形成し、これにより、ドーパントがゲー
ト酸化物に到達するのを阻止することが提案されてい
る。しかしながら、上記バリヤ領域の下方のゲート電極
のポリシリコン部分を十分に厚くし、これにより、上記
ゲート酸化物及びその下のシリコン基板の表面が、ＮＨ
3がシリコンと反応して所望の窒化ケイ素を形成する際
に当該ＮＨ3から遊離する水素原子又は水素分子に対し
て極力暴露されないようにする必要がある。上述の遊離
した水素は、ゲート酸化物又はその下の基板のいずれか
に望ましくない界面又はトラップを形成する。ゲート酸
化物及び半導体基板を上記遊離した水素から保護するた
めに、許容値を超えるポリシリコンゲート電極の大きな
部分を窒化ケイ素の障壁層とゲート酸化物との間（すな
わち、障壁層の下）に置かなければならない。障壁層の
下のこのポリシリコンは、ドーパントによってドープさ
れない（ドーパントは、障壁層に浸透しないので）。そ
のような未ドープのポリシリコンは、絶縁体として作用
するので、この場合にも、上述の空乏効果により、その
結果生じたＭＯＳ素子のＶｔに望ましくない変動が生ず
ることになる。
【０００９】ゲート酸化物を構成する酸化シリコンをＮ
Ｏ、ＮＯ2又はＮＨ3と反応させることによって、ポリシ
リコンゲート電極の下にオキシナイトライド・シリコン
（ｓｉｌｉｃｏｎ ｏｘｙｎｉｔｒｉｄｅ）のバリヤを
形成することも提案されている。しかしながら、この場
合にも、ＮＨ3を用いると、許容値を超える水素が放出
され、一方、ＮＯ及びＮＯ2を用いると、オキシナイト
ライド・シリコンが十分に形成されない。更に、オキシ
ナイトライド・シリコンの形成が不完全であり、また、
７ナノメートル（ｎｍ）のゲート酸化物を構成するＳｉ
Ｏ2層の数が少ないという複合効果により、ドーパント
に対する透過性が依然として極めて高いオキシナイトラ
イド・シリコンの障壁層が生じ、これにより、ドーパン
トは、オキシナイトライド・シリコン障壁層を通ってそ
の下の半導体基板へ移動することになる。
Ｏ、ＮＯ2又はＮＨ3と反応させることによって、ポリシ
リコンゲート電極の下にオキシナイトライド・シリコン
（ｓｉｌｉｃｏｎ ｏｘｙｎｉｔｒｉｄｅ）のバリヤを
形成することも提案されている。しかしながら、この場
合にも、ＮＨ3を用いると、許容値を超える水素が放出
され、一方、ＮＯ及びＮＯ2を用いると、オキシナイト
ライド・シリコンが十分に形成されない。更に、オキシ
ナイトライド・シリコンの形成が不完全であり、また、
７ナノメートル（ｎｍ）のゲート酸化物を構成するＳｉ
Ｏ2層の数が少ないという複合効果により、ドーパント
に対する透過性が依然として極めて高いオキシナイトラ
イド・シリコンの障壁層が生じ、これにより、ドーパン
トは、オキシナイトライド・シリコン障壁層を通ってそ
の下の半導体基板へ移動することになる。
【００１０】例えば、ポリシリコンから酸化物へのホウ
素の浸透を阻止するために、ポリシリコン／酸化物の界
面に窒化層を設けることが望ましい。一方、酸化物を窒
化させてドーパントの浸透に対する障壁層を形成する
と、不均一な障壁層が形成され、一般的には、再現性が
ない。
素の浸透を阻止するために、ポリシリコン／酸化物の界
面に窒化層を設けることが望ましい。一方、酸化物を窒
化させてドーパントの浸透に対する障壁層を形成する
と、不均一な障壁層が形成され、一般的には、再現性が
ない。
【００１１】
【発明が解決しようとする課題】従って、薄いポリシリ
コンゲート電極を、その下のゲート酸化物及び半導体基
板がドーパントによって浸透されないように、均一にド
ープできるようにすることが望ましい。
コンゲート電極を、その下のゲート酸化物及び半導体基
板がドーパントによって浸透されないように、均一にド
ープできるようにすることが望ましい。
【００１２】
【課題を解決するための手段】本発明によれば、ポリシ
リコン／ゲート誘電体の界面にドーパントバリヤを形成
することにより、薄いポリシリコンゲート電極の下のゲ
ート酸化物及び半導体基板がドーパントによって浸透さ
れないようにして、上記薄いポリシリコンゲート電極を
ドープする。非晶質シリコン又は多結晶シリコンの極め
て薄い（例えば、約２ｎｍから約１０ｎｍまで）層をゲ
ート酸化物層の上に最初に形成することによって、半導
体基板上の集積回路構造の一部を構成するＭＯＳ素子の
ポリシリコンゲート電極を均一にドープする。次に、こ
の構造体をあるパワーレベルにおいてＮ2から生成され
る窒素プラズマに暴露する。上記パワーレベルは、上記
シリコン薄層中のシリコン／シリコン間結合を破壊する
には十分であるが、シリコンのスパッタリングを生じさ
せるには不十分なレベルであって、シリコン及び窒素を
含む障壁層を上記シリコン薄層の表面に形成する。次
に、ポリシリコンを上記障壁層の上にポリシリコンゲー
ト電極の所望の厚さまで堆積させる。その後、ポリシリ
コンゲート電極の通常のドープ（すなわち、注入後、炉
によるアニーリング処理を行なう）を行って、ポリシリ
コンゲート電極の中のドーパントの拡散及び活性化を行
わせるが、その際に、上記ドーパントがシリコン及び窒
素から成る上記障壁層を通ってその下のゲート酸化物層
又は半導体基板の中に浸透しないようにする。
リコン／ゲート誘電体の界面にドーパントバリヤを形成
することにより、薄いポリシリコンゲート電極の下のゲ
ート酸化物及び半導体基板がドーパントによって浸透さ
れないようにして、上記薄いポリシリコンゲート電極を
ドープする。非晶質シリコン又は多結晶シリコンの極め
て薄い（例えば、約２ｎｍから約１０ｎｍまで）層をゲ
ート酸化物層の上に最初に形成することによって、半導
体基板上の集積回路構造の一部を構成するＭＯＳ素子の
ポリシリコンゲート電極を均一にドープする。次に、こ
の構造体をあるパワーレベルにおいてＮ2から生成され
る窒素プラズマに暴露する。上記パワーレベルは、上記
シリコン薄層中のシリコン／シリコン間結合を破壊する
には十分であるが、シリコンのスパッタリングを生じさ
せるには不十分なレベルであって、シリコン及び窒素を
含む障壁層を上記シリコン薄層の表面に形成する。次
に、ポリシリコンを上記障壁層の上にポリシリコンゲー
ト電極の所望の厚さまで堆積させる。その後、ポリシリ
コンゲート電極の通常のドープ（すなわち、注入後、炉
によるアニーリング処理を行なう）を行って、ポリシリ
コンゲート電極の中のドーパントの拡散及び活性化を行
わせるが、その際に、上記ドーパントがシリコン及び窒
素から成る上記障壁層を通ってその下のゲート酸化物層
又は半導体基板の中に浸透しないようにする。
【００１３】
【発明の実施の形態】ここで図２を参照すると、Ｐ形ド
ープされたシリコン基板２の如き半導体基板が示されて
いる。本発明に従ってＭＯＳ素子（ＮＭＯＳ又はＰＭＯ
Ｓであるが、図面にはＮＭＯＳが示されている）が構成
されることになる基板２の一部をフィールド酸化物８が
包囲している。この構造体の上には、通常のゲート酸化
物層１０が形成されている。本発明によれば、非晶質シ
リコン又は多結晶シリコンから成る薄層２０が、例え
ば、化学蒸着法（ＣＶＤ）によって、ゲート酸化物部分
１０の上に設けられている。
ープされたシリコン基板２の如き半導体基板が示されて
いる。本発明に従ってＭＯＳ素子（ＮＭＯＳ又はＰＭＯ
Ｓであるが、図面にはＮＭＯＳが示されている）が構成
されることになる基板２の一部をフィールド酸化物８が
包囲している。この構造体の上には、通常のゲート酸化
物層１０が形成されている。本発明によれば、非晶質シ
リコン又は多結晶シリコンから成る薄層２０が、例え
ば、化学蒸着法（ＣＶＤ）によって、ゲート酸化物部分
１０の上に設けられている。
【００１４】図３に示すように、次に、シリコン層２０
が窒素プラズマに暴露される。このプラズマの窒素は、
シリコン層２０に入って、図３に示すように、シリコン
及び窒素から成る所望の障壁層３０をゲート酸化物層１
０の上に形成する。層２０の残りのシリコンは、図３の
層２０ａで示すように窒素を含まない。図面中の種々の
層の厚さの表現は、等スケールではなく、単に図示を目
的とするものであることは理解されよう。窒素を含まな
い十分な量のシリコンが酸化物層１０と障壁層３０との
間に残るか否かは、シリコン層２０の初期厚さに依存
し、また、後に説明するように、シリコン層２０が窒素
プラズマに暴露される時間にある程度依存する。
が窒素プラズマに暴露される。このプラズマの窒素は、
シリコン層２０に入って、図３に示すように、シリコン
及び窒素から成る所望の障壁層３０をゲート酸化物層１
０の上に形成する。層２０の残りのシリコンは、図３の
層２０ａで示すように窒素を含まない。図面中の種々の
層の厚さの表現は、等スケールではなく、単に図示を目
的とするものであることは理解されよう。窒素を含まな
い十分な量のシリコンが酸化物層１０と障壁層３０との
間に残るか否かは、シリコン層２０の初期厚さに依存
し、また、後に説明するように、シリコン層２０が窒素
プラズマに暴露される時間にある程度依存する。
【００１５】薄いシリコン層２０を窒素プラズマに暴露
することによって、シリコン原子及び窒素原子を含むシ
リコン層２０の表面領域が形成されるのとは異なり、シ
リコンと窒素との間には何等かの反応が存在するが、十
分な量の化学量論的な窒化シリコン（Ｓｉ3Ｎ4）が形成
されるとは考えられないことを理解する必要がある。従
って、上述の窒素原子を含む薄いシリコン層２０の表面
領域は、本明細書においては、「シリコン及び窒素から
成る障壁層」、あるいは、単に「障壁層」と呼ぶことに
する。
することによって、シリコン原子及び窒素原子を含むシ
リコン層２０の表面領域が形成されるのとは異なり、シ
リコンと窒素との間には何等かの反応が存在するが、十
分な量の化学量論的な窒化シリコン（Ｓｉ3Ｎ4）が形成
されるとは考えられないことを理解する必要がある。従
って、上述の窒素原子を含む薄いシリコン層２０の表面
領域は、本明細書においては、「シリコン及び窒素から
成る障壁層」、あるいは、単に「障壁層」と呼ぶことに
する。
【００１６】上記プラズマの窒素原子は、シリコンと特
定の化合物を形成しないことは明らかであり、また、ド
ーパントは、結晶粒界に沿って迅速に拡散することは明
らかであるので、非晶質シリコンよりもポリシリコンを
用いてシリコン層２０を形成するのが好ましい。その理
由は、そのようにすると、窒素原子は、ポリシリコンの
上述のように既に形成されている結晶粒界に入る機会を
得ることができ、すなわち、多結晶材料のシリコン結晶
の間の結晶粒界に窒素原子を「詰め込む」ことができ、
これにより、障壁層３０を通るドーパントの拡散を更に
抑制するからである。これとは対照的に、非晶質シリコ
ンは、その後のアニーリング処理の間に結晶化する際に
新しい結晶粒界を形成することになり、以前の非晶質シ
リコンに新しく形成されたそのような結晶粒界には、そ
の後窒素原子が充填されない。
定の化合物を形成しないことは明らかであり、また、ド
ーパントは、結晶粒界に沿って迅速に拡散することは明
らかであるので、非晶質シリコンよりもポリシリコンを
用いてシリコン層２０を形成するのが好ましい。その理
由は、そのようにすると、窒素原子は、ポリシリコンの
上述のように既に形成されている結晶粒界に入る機会を
得ることができ、すなわち、多結晶材料のシリコン結晶
の間の結晶粒界に窒素原子を「詰め込む」ことができ、
これにより、障壁層３０を通るドーパントの拡散を更に
抑制するからである。これとは対照的に、非晶質シリコ
ンは、その後のアニーリング処理の間に結晶化する際に
新しい結晶粒界を形成することになり、以前の非晶質シ
リコンに新しく形成されたそのような結晶粒界には、そ
の後窒素原子が充填されない。
【００１７】しかしながら、非晶質シリコンの蒸着は、
蒸着速度が遅いので、高度の厚さ調節を可能にする。非
晶質シリコンの蒸着速度は、ポリシリコンの蒸着速度の
５分の１である。この遅い蒸着速度は、薄い（すなわ
ち、約１ナノメートル（ｎｍ）から約１０ｎｍまでの）
層の形成の再現を可能にする。また、非晶質シリコンを
使用すると、ポリシリコン蒸着からのその後の粒状組織
に結晶粒界を整合させることができない。また、これに
より、ポリシリコンを通ってポリシリコン／ゲート誘電
体の界面までの直接的な柱状の拡散通路が減少するの
で、ドーパントの拡散が抑制される。
蒸着速度が遅いので、高度の厚さ調節を可能にする。非
晶質シリコンの蒸着速度は、ポリシリコンの蒸着速度の
５分の１である。この遅い蒸着速度は、薄い（すなわ
ち、約１ナノメートル（ｎｍ）から約１０ｎｍまでの）
層の形成の再現を可能にする。また、非晶質シリコンを
使用すると、ポリシリコン蒸着からのその後の粒状組織
に結晶粒界を整合させることができない。また、これに
より、ポリシリコンを通ってポリシリコン／ゲート誘電
体の界面までの直接的な柱状の拡散通路が減少するの
で、ドーパントの拡散が抑制される。
【００１８】障壁層３０を形成した後に、図４に示すよ
うに、ポリシリコンのゲート電極層４０が、構造体の上
に形成される。ポリシリコン層４０の注入を行い、その
後アニーリング処理を行う。これにより、シリコン及び
窒素から成る障壁層３０は、アニーリング工程の間に、
ポリシリコン層４０の中のドーパントがゲート酸化物層
１０を通って基板２へ拡散するのを阻止する。上記アニ
ーリング処理は、約６００°Ｃから約９００°Ｃの温度
で約１５分間から約６０分間にわたって実行される通常
の炉内アニーリング処理を含むことができる。
うに、ポリシリコンのゲート電極層４０が、構造体の上
に形成される。ポリシリコン層４０の注入を行い、その
後アニーリング処理を行う。これにより、シリコン及び
窒素から成る障壁層３０は、アニーリング工程の間に、
ポリシリコン層４０の中のドーパントがゲート酸化物層
１０を通って基板２へ拡散するのを阻止する。上記アニ
ーリング処理は、約６００°Ｃから約９００°Ｃの温度
で約１５分間から約６０分間にわたって実行される通常
の炉内アニーリング処理を含むことができる。
【００１９】上記アニーリング工程の後に、ポリシリコ
ン層４０、その下の障壁層３０、層２０ａの中に残って
いる窒素を含まないシリコン、及び、ゲート酸化物層１
０をパターニングして、図５に示すように、ポリシリコ
ンゲート電極４０ａを形成する。このポリシリコンゲー
ト電極４０ａは、その下の障壁層部分３０ａと、シリコ
ン部分２０ｂと、ゲート酸化物部分１０ａとを有してい
る。
ン層４０、その下の障壁層３０、層２０ａの中に残って
いる窒素を含まないシリコン、及び、ゲート酸化物層１
０をパターニングして、図５に示すように、ポリシリコ
ンゲート電極４０ａを形成する。このポリシリコンゲー
ト電極４０ａは、その下の障壁層部分３０ａと、シリコ
ン部分２０ｂと、ゲート酸化物部分１０ａとを有してい
る。
【００２０】次に、その結果露出された半導体基板２の
部分に通常の処理を施すことができる。この通常の処理
は、これも図５に示すように、例えば、スペーサ４４を
ゲート電極４０ａの側壁に形成し、Ｎ形ドープされたＬ
ＤＤ領域１４、１６を基板２に形成し、図示のＮＭＯＳ
構造のＮ＋形ドープされたソース／ドレイン領域４、６
を基板２に形成することによって行うことができる。次
に、このＭＯＳ構造（ＰＭＯＳ又はＮＭＯＳとすること
ができる）に更に別の通常の処理を施して、ＭＯＳ構造
の上に絶縁層を形成する。それぞれのゲート電極及びソ
ース／ドレイン領域に対する接点開口を上記絶縁層に形
成し、その後、上記接点開口を通ってそれぞれのゲート
電極及びソース／ドレイン領域に至る導電接点を形成す
る。
部分に通常の処理を施すことができる。この通常の処理
は、これも図５に示すように、例えば、スペーサ４４を
ゲート電極４０ａの側壁に形成し、Ｎ形ドープされたＬ
ＤＤ領域１４、１６を基板２に形成し、図示のＮＭＯＳ
構造のＮ＋形ドープされたソース／ドレイン領域４、６
を基板２に形成することによって行うことができる。次
に、このＭＯＳ構造（ＰＭＯＳ又はＮＭＯＳとすること
ができる）に更に別の通常の処理を施して、ＭＯＳ構造
の上に絶縁層を形成する。それぞれのゲート電極及びソ
ース／ドレイン領域に対する接点開口を上記絶縁層に形
成し、その後、上記接点開口を通ってそれぞれのゲート
電極及びソース／ドレイン領域に至る導電接点を形成す
る。
【００２１】シリコンの薄層（薄い層）２０をゲート酸
化物層１０の上に形成することに関して用いる「薄い」
という用語は、（ａ）シリコン及び窒素から成る障壁層
をその後形成するために十分なシリコンを供給し、これ
により、障壁層３０の上に構成されることになるポリシ
リコンゲート電極の中のドーパントが上記障壁層を通っ
て浸透するのを阻止するようにするための十分な最小厚
さを有すると共に、（ｂ）ＭＯＳ素子のＶｔを上昇させ
るに十分な量の過剰のシリコンを障壁層３０の下に（障
壁層３０が形成された後の障壁層３０とゲート酸化物部
分１０との間に）残さないようにするための最大厚さを
有する、シリコンの層を意味している。従って、シリコ
ン層２０の厚さは、所望量のシリコンを障壁層に供給す
るために、少なくとも約２ｎｍ（２０オングストロー
ム）にすべきであって、少なくとも約３ｎｍ（３０オン
グストローム）であるのが好ましく、一方、シリコン層
２０の最大厚さは、過剰量のシリコン（窒素原子を含ま
ない）を障壁層３０とゲート酸化物層１０との間に残さ
ないようにするために、約１０ｎｍ（１００オングスト
ローム）を超えてはならず、約６ｎｍ（６０オングスト
ローム）を超えないのが好ましい。これにより、ドーパ
ントによって浸透されることのないシリコン及び窒素か
ら成る障壁層を形成するに十分な量のシリコンを存在さ
せ、一方、その結果生ずるＭＯＳ構造のＶｔに実質的に
影響を与えるに十分な量のシリコン（従って、未ドープ
シリコンである）が障壁層の下に形成されるのを阻止す
る。
化物層１０の上に形成することに関して用いる「薄い」
という用語は、（ａ）シリコン及び窒素から成る障壁層
をその後形成するために十分なシリコンを供給し、これ
により、障壁層３０の上に構成されることになるポリシ
リコンゲート電極の中のドーパントが上記障壁層を通っ
て浸透するのを阻止するようにするための十分な最小厚
さを有すると共に、（ｂ）ＭＯＳ素子のＶｔを上昇させ
るに十分な量の過剰のシリコンを障壁層３０の下に（障
壁層３０が形成された後の障壁層３０とゲート酸化物部
分１０との間に）残さないようにするための最大厚さを
有する、シリコンの層を意味している。従って、シリコ
ン層２０の厚さは、所望量のシリコンを障壁層に供給す
るために、少なくとも約２ｎｍ（２０オングストロー
ム）にすべきであって、少なくとも約３ｎｍ（３０オン
グストローム）であるのが好ましく、一方、シリコン層
２０の最大厚さは、過剰量のシリコン（窒素原子を含ま
ない）を障壁層３０とゲート酸化物層１０との間に残さ
ないようにするために、約１０ｎｍ（１００オングスト
ローム）を超えてはならず、約６ｎｍ（６０オングスト
ローム）を超えないのが好ましい。これにより、ドーパ
ントによって浸透されることのないシリコン及び窒素か
ら成る障壁層を形成するに十分な量のシリコンを存在さ
せ、一方、その結果生ずるＭＯＳ構造のＶｔに実質的に
影響を与えるに十分な量のシリコン（従って、未ドープ
シリコンである）が障壁層の下に形成されるのを阻止す
る。
【００２２】窒素プラズマを用いてシリコン及び窒素か
ら成る障壁層３０を形成することに関して、窒素プラズ
マのための窒素の気体源は、窒素（Ｎ2）であるのが好
ましいが、反応生成物又は副生物（ＮＨ3からの水素の
望ましくない遊離の如き）を生ずることがなく、また、
シリコン及び窒素から成る望ましい障壁層を形成するに
十分な窒素を供給することのできる、任意の窒素気体源
とすることができる。
ら成る障壁層３０を形成することに関して、窒素プラズ
マのための窒素の気体源は、窒素（Ｎ2）であるのが好
ましいが、反応生成物又は副生物（ＮＨ3からの水素の
望ましくない遊離の如き）を生ずることがなく、また、
シリコン及び窒素から成る望ましい障壁層を形成するに
十分な窒素を供給することのできる、任意の窒素気体源
とすることができる。
【００２３】プラズマチャンバに流入する窒素気体源の
最小流量は、プラズマチャンバの中に窒素プラズマを維
持するに十分な量にすべきである。例えば、体積が３０
リットルのプラズマチャンバを用い、また、窒素気体源
として窒素（Ｎ2）を用いる場合には、プラズマチャン
バに流入する窒素ガスの流量は、約１０から約２０ｓｃ
ｃｍ（立方センチメートル毎分（標準状態下））の範囲
にすべきである。
最小流量は、プラズマチャンバの中に窒素プラズマを維
持するに十分な量にすべきである。例えば、体積が３０
リットルのプラズマチャンバを用い、また、窒素気体源
として窒素（Ｎ2）を用いる場合には、プラズマチャン
バに流入する窒素ガスの流量は、約１０から約２０ｓｃ
ｃｍ（立方センチメートル毎分（標準状態下））の範囲
にすべきである。
【００２４】シリコン層２０の窒素プラズマに対する暴
露は、室温で、すなわち、約１５°Ｃから約３０°Ｃの
範囲の温度で行うことができ、約２０°Ｃから約２７°
Ｃの温度で行うのが好ましいが、必要であれば、より高
い温度（例えば、１００°Ｃ程度）を用いることができ
る。約６０°Ｃの温度を用いて、シリコン及び窒素から
成る障壁層を上手く形成することができた。シリコン層
２０を窒素プラズマに暴露する工程は、プラズマを発生
させるに十分な低い圧力の通常のエッチングチャンバの
中で実行することができる。約５トールから約２０トー
ルの範囲の圧力が満足すべき圧力であることが判明し
た。
露は、室温で、すなわち、約１５°Ｃから約３０°Ｃの
範囲の温度で行うことができ、約２０°Ｃから約２７°
Ｃの温度で行うのが好ましいが、必要であれば、より高
い温度（例えば、１００°Ｃ程度）を用いることができ
る。約６０°Ｃの温度を用いて、シリコン及び窒素から
成る障壁層を上手く形成することができた。シリコン層
２０を窒素プラズマに暴露する工程は、プラズマを発生
させるに十分な低い圧力の通常のエッチングチャンバの
中で実行することができる。約５トールから約２０トー
ルの範囲の圧力が満足すべき圧力であることが判明し
た。
【００２５】シリコン層２０を窒素プラズマに暴露する
時間は、シリコン及び窒素から成る障壁層の所望の厚
さ、及び、上記障壁層の中の窒素の所望のパーセンテー
ジすなわち割合によって、決定される。シリコン層２０
の表面（すなわち、シリコン層の第１のｎｍ深さ）に少
なくとも約１０原子パーセント（好ましくは、約１０−
２０原子パーセント）の窒素濃度まで窒素を導入する
と、ドーパントの浸透を阻止するシリコン及び窒素から
成る障壁層を形成するに十分であることが判明した。上
記厚さ及び濃度を有する上記シリコン及び窒素から成る
障壁層は、シリコン層２０を窒素プラズマに対して約２
乃至２０分間の時間にわたって暴露することによって、
形成することができる。
時間は、シリコン及び窒素から成る障壁層の所望の厚
さ、及び、上記障壁層の中の窒素の所望のパーセンテー
ジすなわち割合によって、決定される。シリコン層２０
の表面（すなわち、シリコン層の第１のｎｍ深さ）に少
なくとも約１０原子パーセント（好ましくは、約１０−
２０原子パーセント）の窒素濃度まで窒素を導入する
と、ドーパントの浸透を阻止するシリコン及び窒素から
成る障壁層を形成するに十分であることが判明した。上
記厚さ及び濃度を有する上記シリコン及び窒素から成る
障壁層は、シリコン層２０を窒素プラズマに対して約２
乃至２０分間の時間にわたって暴露することによって、
形成することができる。
【００２６】上記窒素プラズマのエネルギレベル又はパ
ワーレベルは、シリコン層２０のシリコン／シリコン間
の結合を破壊するに十分なレベルでなければならない
が、シリコン層２０の表面からのシリコン原子の明らか
なスパッタリングを生じさせるには不十分なレベルでな
ければならない。約５０電子ボルト（ｅＶ）を超えるエ
ネルギレベルをもたない窒素化学種を生成するパワーレ
ベルが、暴露の間のシリコン層２０からのシリコン原子
のスパッタリングを抑制することに関して、満足すべき
値である。上記プラズマ中の窒素原子のエネルギレベル
は、約１０ｅＶであるのが好ましい。２００−５００ワ
ットのｒｆプラズマ源を、例えば、プラズマチャンバの
中の基板サポートに電気的に接続された約５−２０ワッ
トのｒｆバイアス電力と組み合わせて使用することによ
り、シリコン原子のスパッタリングを生じさせることな
く、所望量のエネルギをプラズマ中の窒素イオンに与え
ることができる。
ワーレベルは、シリコン層２０のシリコン／シリコン間
の結合を破壊するに十分なレベルでなければならない
が、シリコン層２０の表面からのシリコン原子の明らか
なスパッタリングを生じさせるには不十分なレベルでな
ければならない。約５０電子ボルト（ｅＶ）を超えるエ
ネルギレベルをもたない窒素化学種を生成するパワーレ
ベルが、暴露の間のシリコン層２０からのシリコン原子
のスパッタリングを抑制することに関して、満足すべき
値である。上記プラズマ中の窒素原子のエネルギレベル
は、約１０ｅＶであるのが好ましい。２００−５００ワ
ットのｒｆプラズマ源を、例えば、プラズマチャンバの
中の基板サポートに電気的に接続された約５−２０ワッ
トのｒｆバイアス電力と組み合わせて使用することによ
り、シリコン原子のスパッタリングを生じさせることな
く、所望量のエネルギをプラズマ中の窒素イオンに与え
ることができる。
【００２７】従って、本発明は、薄い、すなわち、高さ
が２５０ｎｍよりも小さいポリシリコンゲート電極を形
成するための方法、及び、その結果生ずる構造を提供す
る。これら方法及び構造においては、窒素プラズマを用
いてポリシリコンゲート電極層とゲート酸化物層との間
にシリコン及び窒素から成る障壁層を形成することによ
って、ポリシリコンゲート電極の下のゲート酸化物及び
半導体基板にドーパントが拡散するのを防止しながら、
ポリシリコンゲート電極の注入及びアニーリング処理を
行うことができる。本発明によれば、窒素プラズマを用
いることにより、ゲート酸化物層に十分に接近した障壁
層を形成し、これにより、ゲート酸化物の有効厚さを増
大させてＭＯＳ素子のＶｔの望ましくない変動を生じさ
せる未ドープポリシリコンの空乏領域が障壁層の下に形
成されるという従来技術の問題を解消することができ
る。本発明の実施の形態、及び、その結果生ずる構造
は、ＮＭＯＳ素子の構造に関して説明したが、本発明を
ＰＭＯＳ構造にも等しく適用することができることは理
解されよう。
が２５０ｎｍよりも小さいポリシリコンゲート電極を形
成するための方法、及び、その結果生ずる構造を提供す
る。これら方法及び構造においては、窒素プラズマを用
いてポリシリコンゲート電極層とゲート酸化物層との間
にシリコン及び窒素から成る障壁層を形成することによ
って、ポリシリコンゲート電極の下のゲート酸化物及び
半導体基板にドーパントが拡散するのを防止しながら、
ポリシリコンゲート電極の注入及びアニーリング処理を
行うことができる。本発明によれば、窒素プラズマを用
いることにより、ゲート酸化物層に十分に接近した障壁
層を形成し、これにより、ゲート酸化物の有効厚さを増
大させてＭＯＳ素子のＶｔの望ましくない変動を生じさ
せる未ドープポリシリコンの空乏領域が障壁層の下に形
成されるという従来技術の問題を解消することができ
る。本発明の実施の形態、及び、その結果生ずる構造
は、ＮＭＯＳ素子の構造に関して説明したが、本発明を
ＰＭＯＳ構造にも等しく適用することができることは理
解されよう。
【図１】本発明のプロセスを示す流れ図である。
【図２】半導体基板の一部の垂直方向断面図であって、
この半導体基板は、その上に形成されたゲート酸化物層
を備えており、このゲート酸化物層の上には、非晶質シ
リコン又は多結晶シリコンの薄層が設けられている状態
を示している。
この半導体基板は、その上に形成されたゲート酸化物層
を備えており、このゲート酸化物層の上には、非晶質シ
リコン又は多結晶シリコンの薄層が設けられている状態
を示している。
【図３】非晶質シリコン又は多結晶シリコンの薄層を窒
素プラズマに暴露してシリコン及び窒素から成る障壁層
を形成した後の図２の構造体の一部を示す垂直方向断面
図である。
素プラズマに暴露してシリコン及び窒素から成る障壁層
を形成した後の図２の構造体の一部を示す垂直方向断面
図である。
【図４】シリコン及び窒素から成る障壁層の上にポリシ
リコン層を形成してこれをドープした後の図３の構造体
の一部を示す垂直方向断面図である。
リコン層を形成してこれをドープした後の図３の構造体
の一部を示す垂直方向断面図である。
【図５】ポリシリコン層及びその下の層のパターニング
を行ってポリシリコンゲート電極を形成し、また、上記
構造体のドーピングを行って本発明に従って構成された
ＭＯＳ素子のソース／ドレイン領域を形成した後の図４
の構造体の一部を示す垂直方向断面図である。
を行ってポリシリコンゲート電極を形成し、また、上記
構造体のドーピングを行って本発明に従って構成された
ＭＯＳ素子のソース／ドレイン領域を形成した後の図４
の構造体の一部を示す垂直方向断面図である。
２ 半導体基板 ８ フィールド酸化物 １０ ゲート酸化物層 ２０ シリコン層 ３０ 障壁層 ４０ａ ポリシリコンゲート電極
フロントページの続き (72)発明者 ヴァレリー・サクハーヴ アメリカ合衆国カリフォルニア州95014, クァパティーノ，ガーデン・テラス・ドラ イブ 11476 (72)発明者 ジョン・オウヤング アメリカ合衆国カリフォルニア州95132, サンノゼ，サンクレスト・アベニュー 3867 (72)発明者 ジョン・ヘイウッド アメリカ合衆国カリフォルニア州95054, サンタ・クララ，マンション・パーク・ド ライブ 550，ナンバー205
Claims (16)
- 【請求項１】 半導体基板に形成された集積回路構造を
含むＭＯＳ素子の均一にドープされたポリシリコンゲー
ト電極を形成する、ポリシリコンゲート電極の製造方法
であって、 （ａ） 前記半導体基板上の前記ＭＯＳ素子のゲート酸
化物部分の上に非晶質シリコン又は多結晶シリコンから
成る薄層を形成する工程と、 （ｂ） 前記シリコンから成る薄層を窒素プラズマに暴
露して、シリコン及び窒素から成る障壁層を前記ゲート
酸化物の上に形成する工程と、 （ｃ） 前記シリコン及び窒素から成る障壁層の上にポ
リシリコンを堆積させて、前記ポリシリコンゲート電極
を形成する工程と、 （ｄ） 前記ポリシリコンゲート電極にドーパントを注
入することによって前記ポリシリコンゲート電極のドー
ピングを行い、次に、前記ポリシリコンゲート電極のア
ニーリング処理を行って、前記シリコン及び窒素から成
る障壁層の上の前記ポリシリコンゲート電極全体に前記
ドーパントを均一に拡散させて活性化させる工程とを備
えており、 これにより、前記ドーパントを前記障壁層を通して該障
壁層の下の前記ゲート酸化物及び前記半導体基板に浸透
させることなく、ＭＯＳ素子の前記均一にドープされた
ポリシリコンゲート電極が形成されることを特徴とす
る、ポリシリコンゲート電極の製造方法。 - 【請求項２】 請求項１に記載のポリシリコンゲート電
極の製造方法において、前記窒素プラズマは、Ｎ2ガス
から形成されることを特徴とするポリシリコンゲート電
極の製造方法。 - 【請求項３】 請求項２に記載のポリシリコンゲート電
極の製造方法において、前記ゲート酸化物の上に非晶質
シリコン又は多結晶シリコンから成る前記薄層を形成す
る前記工程は、更に、前記シリコン及び窒素から成る障
壁層を形成するに十分なシリコンを供給するに十分な厚
さのシリコン層を形成する工程を含んでおり、前記シリ
コン及び窒素から成る障壁層は、該障壁層を通って該障
壁層の下の前記ゲート酸化物及び前記半導体基板に前記
ドーパントが拡散するのを阻止することができることを
特徴とするポリシリコンゲート電極の製造方法。 - 【請求項４】 請求項２に記載のポリシリコンゲート電
極の製造方法において、前記ゲート酸化物の上に非晶質
シリコン又は多結晶シリコンから成る前記薄層を形成す
る前記工程は、更に、前記シリコン及び窒素から成る障
壁層の下にある量のシリコンを残すに十分な薄さのシリ
コン層を形成する工程を含み、前記ある量のシリコン
は、前記ＭＯＳ素子のＶｔの変動を生じさせることがで
きないことを特徴とするポリシリコンゲート電極の製造
方法。 - 【請求項５】 請求項２に記載のポリシリコンゲート電
極の製造方法において、前記ゲート酸化物の上に非晶質
シリコン又は多結晶シリコンから成る前記薄層を形成す
る前記工程は、更に、約２ｎｍから約１０ｎｍの厚さを
有するシリコン層を前記ゲート酸化物の上に形成する工
程を含むことを特徴とするポリシリコンゲート電極の製
造方法。 - 【請求項６】 請求項２に記載のポリシリコンゲート電
極の製造方法において、前記ゲート酸化物の上に非晶質
シリコン又は多結晶シリコンから成る前記薄層を形成す
る前記工程は、更に、約３ｎｍから約６ｎｍの厚さを有
するシリコン層を前記ゲート酸化物の上に形成する工程
を含むことを特徴とするポリシリコンゲート電極の製造
方法。 - 【請求項７】 請求項２に記載のポリシリコンゲート電
極の製造方法において、前記窒素プラズマは、シリコン
／シリコン間の結合を破壊するには十分であるがシリコ
ンをスパッタリングするには不十分であるパワーレベル
を有していることを特徴とするポリシリコンゲート電極
の製造方法。 - 【請求項８】 請求項７に記載のポリシリコンゲート電
極の製造方法において、前記窒素プラズマによって前記
シリコン及び窒素から成る障壁層を形成する前記工程
は、約１００°Ｃ又はそれ以下の温度で実行されること
を特徴とするポリシリコンゲート電極の製造方法。 - 【請求項９】 請求項７に記載のポリシリコンゲート電
極の製造方法において、前記窒素プラズマによって前記
シリコン及び窒素から成る障壁層を形成する前記工程
は、約１５°Ｃから約３０°Ｃの温度で実行されること
を特徴とするポリシリコンゲート電極の製造方法。 - 【請求項１０】 請求項７に記載のポリシリコンゲート
電極の製造方法において、前記窒素プラズマによって前
記シリコン及び窒素から成る障壁層を形成する前記工程
は、約２０°Ｃから約２７°Ｃの温度で実行されること
を特徴とするポリシリコンゲート電極の製造方法。 - 【請求項１１】 請求項２に記載のポリシリコンゲート
電極の製造方法において、前記シリコンの薄層を前記窒
素プラズマに暴露する前記工程は、少なくとも約５分間
にわたって実行されて、少なくとも約１０原子パーセン
トの窒素濃度を有する前記シリコン及び窒素から成る障
壁層を形成し、これにより、前記障壁層の上の前記ポリ
シリコンゲート電極から前記障壁層の下の前記ゲート酸
化物部分へのドーパントのその後の浸透を阻止すること
を特徴とするポリシリコンゲート電極の製造方法。 - 【請求項１２】 請求項２に記載のポリシリコンゲート
電極の製造方法において、前記シリコンの薄層を前記窒
素プラズマに暴露する前記工程は、少なくとも約２分間
から約２０分間にわたって実行されて、約１０原子パー
セントから約２０原子パーセントの窒素濃度を有する前
記シリコン及び窒素から成る障壁層を形成し、これによ
り、前記障壁層の上の前記ポリシリコンゲート電極から
前記障壁層の下の前記ゲート酸化物部分へのドーパント
のその後の浸透を阻止することを特徴とするポリシリコ
ンゲート電極の製造方法。 - 【請求項１３】 半導体基板上の集積回路構造を含むＭ
ＯＳ素子の均一にドープされたポリシリコンゲート電極
を形成する、ポリシリコンゲート電極の製造方法であっ
て、 （ａ） 前記半導体基板上の前記ＭＯＳ素子のゲート酸
化物部分の上に約２ｎｍから約１０ｎｍの厚さを有する
非晶質シリコン又は多結晶シリコンの層を形成する工程
と、 （ｂ） 前記シリコンの薄い層を、約１００°Ｃ又はそ
れ以下の温度で、シリコン／シリコン間の結合を破壊す
るには十分であるがシリコンをスパッタリングするには
不十分なパワーレベルを有していてＮ2ガスから形成さ
れた窒素プラズマに暴露し、これにより、シリコン及び
窒素から成る障壁層を前記ゲート酸化物の上に形成する
工程と、 （ｃ） ポリシリコンを前記障壁層の上に堆積させて、
前記ポリシリコンゲート電極を形成する工程と、 （ｄ） 前記ポリシリコンゲート電極にドーパントを注
入することによって前記ポリシリコンゲート電極のドー
ピングを行い、次に、前記ポリシリコンゲート電極のア
ニーリング処理を行って、前記障壁層の上の前記ポリシ
リコンゲート電極全体に前記ドーパントを均一に拡散さ
せて活性化させる工程とを備えており、 これにより、前記ドーパントを前記シリコン及び窒素か
ら成る障壁層を通して該障壁層の下の前記ゲート酸化物
及び前記半導体基板に浸透させることなく、ＭＯＳ素子
の前記均一にドープされたポリシリコンゲート電極が形
成されることを特徴とする、ポリシリコンゲート電極の
製造方法。 - 【請求項１４】 請求項１３に記載のポリシリコンゲー
ト電極の製造方法において、前記窒素プラズマによって
前記シリコン及び窒素から成る障壁層を形成する前記工
程は、約１５°Ｃから約３０°Ｃの温度で実行されるこ
とを特徴とするポリシリコンゲート電極の製造方法。 - 【請求項１５】 請求項１３に記載のポリシリコンゲー
ト電極の製造方法において、前記ゲート酸化物の上に非
晶質シリコン又は多結晶シリコンから成る前記薄層を形
成する前記工程は、更に、約３ｎｍから約６ｎｍの厚さ
を有するシリコン層を前記ゲート酸化物の上に形成する
工程を含むことを特徴とするポリシリコンゲート電極の
製造方法。 - 【請求項１６】 半導体基板上の集積回路構造を含むＭ
ＯＳ素子の均一にドープされたポリシリコンゲート電極
であって、 （ａ） 前記半導体基板上の前記ＭＯＳ素子のゲート酸
化物部分の上に形成された非晶質シリコン又は多結晶シ
リコンの薄層と、 （ｂ） 前記シリコンの薄層を窒素プラズマに暴露する
ことによって前記ゲート酸化物の上に形成されたシリコ
ン及び窒素から成る障壁層と、 （ｃ） 前記障壁層の上に設けられて前記ポリシリコン
ゲート電極を形成するポリシリコンと、 （ｄ） 前記ポリシリコンゲート電極に注入され、その
後、前記ポリシリコンゲート電極のアニーリング処理に
より、前記障壁層の上の前記ポリシリコンゲート電極全
体にわたって均一に拡散されて活性化されることによっ
て、前記ポリシリコンゲート電極の中に均一に分布され
たドーパントとを備え、 これにより、前記ドーパントを障壁層を通して該障壁層
の下の前記ゲート酸化物及び前記半導体基板に浸透させ
ることなく、ＭＯＳ素子の前記均一にドープされたポリ
シリコンゲート電極が形成されるように構成されたこと
を特徴とする、均一にドープされたポリシリコンゲート
電極。
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|---|---|---|---|
| US08/816,254 US5837598A (en) | 1997-03-13 | 1997-03-13 | Diffusion barrier for polysilicon gate electrode of MOS device in integrated circuit structure, and method of making same |
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|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005531158A (ja) * | 2002-06-26 | 2005-10-13 | セムエキップ インコーポレイテッド | 半導体デバイス及び半導体デバイスの製造方法 |
| JP2006196891A (ja) * | 2005-01-13 | 2006-07-27 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6040249A (en) * | 1996-08-12 | 2000-03-21 | Texas Instruments Incorporated | Method of improving diffusion barrier properties of gate oxides by applying ions or free radicals of nitrogen in low energy |
| US6020260A (en) * | 1997-06-25 | 2000-02-01 | Advanced Micro Devices, Inc. | Method of fabricating a semiconductor device having nitrogen-bearing gate electrode |
| US6566281B1 (en) * | 1997-10-15 | 2003-05-20 | International Business Machines Corporation | Nitrogen-rich barrier layer and structures formed |
| US6087229A (en) * | 1998-03-09 | 2000-07-11 | Lsi Logic Corporation | Composite semiconductor gate dielectrics |
| US6274442B1 (en) * | 1998-07-15 | 2001-08-14 | Advanced Micro Devices, Inc. | Transistor having a nitrogen incorporated epitaxially grown gate dielectric and method of making same |
| US6531364B1 (en) * | 1998-08-05 | 2003-03-11 | Advanced Micro Devices, Inc. | Advanced fabrication technique to form ultra thin gate dielectric using a sacrificial polysilicon seed layer |
| US6107147A (en) * | 1998-12-18 | 2000-08-22 | Texas Instruments Incorporated | Stacked poly/amorphous silicon gate giving low sheet resistance silicide film at submicron linewidths |
| KR100316707B1 (ko) * | 1999-02-05 | 2001-12-28 | 윤종용 | 모스 트랜지스터 및 그 제조방법 |
| US6329670B1 (en) | 1999-04-06 | 2001-12-11 | Micron Technology, Inc. | Conductive material for integrated circuit fabrication |
| US6635939B2 (en) | 1999-08-24 | 2003-10-21 | Micron Technology, Inc. | Boron incorporated diffusion barrier material |
| US6420275B1 (en) | 1999-08-30 | 2002-07-16 | Micron Technology, Inc. | System and method for analyzing a semiconductor surface |
| US6686298B1 (en) | 2000-06-22 | 2004-02-03 | Micron Technology, Inc. | Methods of forming structures over semiconductor substrates, and methods of forming transistors associated with semiconductor substrates |
| US6649543B1 (en) | 2000-06-22 | 2003-11-18 | Micron Technology, Inc. | Methods of forming silicon nitride, methods of forming transistor devices, and transistor devices |
| US6833329B1 (en) | 2000-06-22 | 2004-12-21 | Micron Technology, Inc. | Methods of forming oxide regions over semiconductor substrates |
| US7081419B2 (en) * | 2000-06-28 | 2006-07-25 | Agere Systems Inc. | Gate dielectric structure for reducing boron penetration and current leakage |
| US6660657B1 (en) | 2000-08-07 | 2003-12-09 | Micron Technology, Inc. | Methods of incorporating nitrogen into silicon-oxide-containing layers |
| US20030040171A1 (en) * | 2001-08-22 | 2003-02-27 | Weimer Ronald A. | Method of composite gate formation |
| US6878585B2 (en) | 2001-08-29 | 2005-04-12 | Micron Technology, Inc. | Methods of forming capacitors |
| US6991999B2 (en) * | 2001-09-07 | 2006-01-31 | Applied Materials, Inc. | Bi-layer silicon film and method of fabrication |
| US6723599B2 (en) | 2001-12-03 | 2004-04-20 | Micron Technology, Inc. | Methods of forming capacitors and methods of forming capacitor dielectric layers |
| AU2002347561A1 (en) * | 2001-12-20 | 2003-07-09 | Koninklijke Philips Electronics N.V. | Method of introducing nitrogen into semiconductor dielectric layers |
| JP2004022575A (ja) * | 2002-06-12 | 2004-01-22 | Sanyo Electric Co Ltd | 半導体装置 |
| US7670936B1 (en) * | 2002-10-18 | 2010-03-02 | Advanced Micro Devices, Inc. | Nitridation of gate oxide by laser processing |
| TW575926B (en) * | 2002-11-28 | 2004-02-11 | Au Optronics Corp | Method of forming polysilicon layer and manufacturing method of polysilicon thin film transistor using the same |
| US20080200020A1 (en) * | 2003-06-18 | 2008-08-21 | Semequip, Inc. | Semiconductor device and method of fabricating a semiconductor device |
| KR100668954B1 (ko) * | 2004-12-15 | 2007-01-12 | 동부일렉트로닉스 주식회사 | 박막트랜지스터 제조 방법 |
| US20080305598A1 (en) * | 2007-06-07 | 2008-12-11 | Horsky Thomas N | Ion implantation device and a method of semiconductor manufacturing by the implantation of ions derived from carborane molecular species |
| US9337047B2 (en) * | 2007-09-17 | 2016-05-10 | Infineon Technologies Ag | Semiconductor device and method of making semiconductor device |
| US8764961B2 (en) * | 2008-01-15 | 2014-07-01 | Applied Materials, Inc. | Cu surface plasma treatment to improve gapfill window |
| JP5220549B2 (ja) * | 2008-10-20 | 2013-06-26 | 本田技研工業株式会社 | アウタロータ型多極発電機のステータ構造体 |
| KR20130073673A (ko) * | 2011-12-23 | 2013-07-03 | 에스케이하이닉스 주식회사 | 폴리게이트를 갖는 반도체소자 및 그 제조방법 |
| US10553476B2 (en) * | 2017-05-26 | 2020-02-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device including polysilicon structures having differing grain sizes and including a barrier layer therebetween |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63170927A (ja) * | 1987-01-09 | 1988-07-14 | Nippon Steel Corp | シリコン酸化皮膜の形成方法およびその装置 |
| JPH0519296A (ja) * | 1991-07-12 | 1993-01-29 | Matsushita Electric Ind Co Ltd | 絶縁膜の形成方法及び絶縁膜形成装置 |
| JPH0582777A (ja) * | 1991-09-24 | 1993-04-02 | Nec Corp | Ｍｏｓ型電界効果トランジスタ及びその製造方法 |
| JPH05259447A (ja) * | 1992-03-13 | 1993-10-08 | Toshiba Corp | Ｍｏｓ型半導体装置の製造方法 |
| JPH0745608A (ja) * | 1993-07-31 | 1995-02-14 | Sony Corp | 絶縁膜の形成方法およびこれを用いて製造される半導体装置 |
| JPH0922999A (ja) * | 1995-07-07 | 1997-01-21 | Seiko Epson Corp | Ｍｉｓ型半導体装置及びその製造方法 |
| JPH09153492A (ja) * | 1995-11-30 | 1997-06-10 | Sony Corp | 絶縁膜の形成方法 |
| JPH11204512A (ja) * | 1998-01-08 | 1999-07-30 | Toshiba Corp | 半導体装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920002350B1 (ko) * | 1987-05-21 | 1992-03-21 | 마쯔시다덴기산교 가부시기가이샤 | 반도체장치의 제조방법 |
| KR0135166B1 (ko) * | 1993-07-20 | 1998-04-25 | 문정환 | 반도체장치의 게이트 형성방법 |
| US5567638A (en) * | 1995-06-14 | 1996-10-22 | National Science Council | Method for suppressing boron penetration in PMOS with nitridized polysilicon gate |
-
1997
- 1997-03-13 US US08/816,254 patent/US5837598A/en not_active Expired - Lifetime
-
1998
- 1998-03-12 JP JP10060975A patent/JPH10321840A/ja active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63170927A (ja) * | 1987-01-09 | 1988-07-14 | Nippon Steel Corp | シリコン酸化皮膜の形成方法およびその装置 |
| JPH0519296A (ja) * | 1991-07-12 | 1993-01-29 | Matsushita Electric Ind Co Ltd | 絶縁膜の形成方法及び絶縁膜形成装置 |
| JPH0582777A (ja) * | 1991-09-24 | 1993-04-02 | Nec Corp | Ｍｏｓ型電界効果トランジスタ及びその製造方法 |
| JPH05259447A (ja) * | 1992-03-13 | 1993-10-08 | Toshiba Corp | Ｍｏｓ型半導体装置の製造方法 |
| JPH0745608A (ja) * | 1993-07-31 | 1995-02-14 | Sony Corp | 絶縁膜の形成方法およびこれを用いて製造される半導体装置 |
| JPH0922999A (ja) * | 1995-07-07 | 1997-01-21 | Seiko Epson Corp | Ｍｉｓ型半導体装置及びその製造方法 |
| JPH09153492A (ja) * | 1995-11-30 | 1997-06-10 | Sony Corp | 絶縁膜の形成方法 |
| JPH11204512A (ja) * | 1998-01-08 | 1999-07-30 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005531158A (ja) * | 2002-06-26 | 2005-10-13 | セムエキップ インコーポレイテッド | 半導体デバイス及び半導体デバイスの製造方法 |
| JP2010161397A (ja) * | 2002-06-26 | 2010-07-22 | Semequip Inc | 半導体デバイス及び半導体デバイスの製造方法 |
| JP2006196891A (ja) * | 2005-01-13 | 2006-07-27 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5837598A (en) | 1998-11-17 |
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