JPH0671009B2

JPH0671009B2 - 半導体装置の製造方法

Info

Publication number: JPH0671009B2
Application number: JP27304185A
Authority: JP
Inventors: 郁夫吉原
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1985-12-04
Filing date: 1985-12-04
Publication date: 1994-09-07
Anticipated expiration: 2009-09-07
Also published as: JPS62132363A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ドレイン側が高濃度不純物領域と低濃度不純
物領域の２重構造となる半導体装置いわゆるLDD（ライ
トリィ・ドープト・ドレイン）構造の半導体装置の製造
方法に関する。

〔発明の概要〕

本発明は、LDD構造の半導体装置の製造方法において、
ゲート電極形成後に当該ゲート電極をドレイン側斜め上
方からの異方性エッチングを用いて当該ゲート電極の一
部除去を行って低濃度不純物領域を形成することによ
り、相互コンダクタンスgmが高く且つVth（閾値電圧）
の変動の少ない素子を製造し更にその製造工程の簡略化
を図るものである。

〔従来の技術〕

MOS−FET等の半導体装置では、その駆動能力を高める
為、デバイスの微細化が進められている。

ところが、素子寸法の縮小化等を進めた場合には、いわ
ゆるホットキャリアの問題が生ずる。これは、縮小化に
より、キャリアの電界から受けるエネルギーが大きくな
り、ホットエレクトロン等の発生によってVth（閾値電
圧）の変化等の弊害が生ずることになる。

そこで、このような問題に鑑み提案された半導体装置が
LDD構造の半導体装置であり、これはドレインを低濃度
不純物領域と高濃度不純物領域の２重構造とし、電界を
緩和させてホットキャリアの発生を抑制するものであ
る。

そして、このようなLDD構造の半導体装置を製造方法と
しては、いわゆるサイドウォールを用いた製造方法が知
られている。

即ち、例えば第２図に示すように、シリコン基板等の半
導体基板101にゲート酸化膜102及びフィールド酸化膜10
3を形成し、所定の領域にゲート電極104を形成する。そ
して、例えばイオン注入によってゲート電極104とセル
フアラインで低濃度不純物領域105を形成する。低濃度
不純物領域105の形成後、全面にCVD法等により絶縁膜を
被着形成し、次に該絶縁膜をエッチバックして所謂サイ
ドウォール106を形成する。このサイドウォール106を利
用して高濃度不純物領域107を形成する。そして、所定
の層間絶縁膜の形成、窓明け、配線層の形成等の工程を
経てLDD構造の半導体装置が製造されることになる。

また、第３図に示すようないわゆるDDD（ダブル・ドー
プト・ドレイン）構造の半導体装置の製造方法も知られ
ている。

これは、例えばAs（砒素）等の不純物によって低濃度不
純物領域115を形成し、Ｐ（リン）等の不純物によって
高濃度不純物領域117を形成し、これら２重構造による
ドレインを形成する半導体装置の製造方法である。尚、
第３図中、第２図に示す各領域と同一の領域には同一の
符号を用いている。

〔発明が解決しようとする問題点〕

上述のようにドレインを低濃度不純物領域と高濃度不純
物領域の２重構造とし、電界を緩和させてホットキャリ
アの発生を抑制する構造の半導体装置が知られている。

然しながら、上述したような工程によって低濃度不純物
領域と高濃度不純物領域の２重構造を有する半導体装置
を製造した場合には、本来ドレイン側のみで必要である
２重構造がソース側にも形成されることになる。そして
ドレイン側のみならずソース側も２重構造となった場合
には、等価的にソース側に寄生抵抗が付加されることに
なり、素子の相互コンダクタンスgmの低下を招くことに
なる。

また、上述のような方法によってソース、ドレインが２
重構造になる半導体装置を製造した場合では、サイドウ
ォールや拡散層の制御性が難しく、歩留り向上等に影響
を及ぼすことになる。

そこで、本発明は上述の問題点に鑑み、ドレイン側のみ
に低濃度不純物領域と高濃度不純物領域の２重構造の半
導体装置を形成し、相互コンダクタンスgmの低下を防止
してなる半導体装置を簡単な工程により製造し得る半導
体装置の製造方法を提供することを目的とする。

〔問題点を解決するための手段〕

本発明は、ゲート電極層を形成する工程と、上記ゲート
電極層上にレジスト層を形成し、ゲート電極層をエッチ
ングすることによりゲート電極を形成する工程と、上記
ゲート電極をドレイン側斜め上方より角度をつけた異方
性エッチングによりエッチングする工程と、上記斜め上
方からエッチングされた部分より低濃度不純物領域を形
成する工程とを有することを特徴とする半導体装置の製
造方法により上述の問題点を解決する。

〔作用〕

半導体基板上にゲート電極を形成する為のレジスト層を
ゲート電極層上に残存させ、該レジスト層及びフィール
ド酸化膜等をマスクとして上記ゲート電極をドレイン側
斜め上方より異方性エッチングする。このとき上記ドレ
イン側斜め上方からの異方性エッチングにより上記ゲー
ト電極のドレイン側が斜めに除去され、ゲート電極近傍
のドレイン側でゲート電極が後退することになる。この
部分を利用して低濃度不純物領域を形成することによ
り、ドレイン側のみが２重構造の半導体装置を容易に製
造することができる。

〔実施例〕

本発明の好適な実施例を図面を参照しながら説明する。

本実施例は、ドレイン側斜め上方からの異方性エッチン
グによってゲート電極のドレイン側を一部除去し、該除
去部分からの不純物導入によって低濃度不純物領域を形
成し、ドレイン側のみを低濃度不純物領域と高濃度不純
物領域の２重構造として、高gmを実現し得るものであ
る。

本実施例を工程順に従って説明する。尚、第１図の分図
記号は英字の見出しに対応する。

（ａ）先ず、通常のMOS−FETの製造工程と同様に、第１
図ａに示す如く、シリコン基板等の半導体基板１上にゲ
ート酸化膜２及びフィールド酸化膜３を形成する。フィ
ールド酸化膜３の形成は、例えば選択酸化法によって行
われる。フィールド酸化膜３の形成の後、例えば耐酸化
膜等を除去し、全面に例えば多結晶シリコンを材料とす
るゲート電極層４を被着形成する。このゲート電極層４
の膜厚ｈは、後述するように低濃度不純物領域の大きさ
に関係する。そして、ゲート電極層４の上にレジスト層
５を形成する。

ゲート電極層４及びレジスト層５を形成した後、フォト
リソグラフィ技術を用いてパターニングをする。このパ
ターニングでは、第１図ａに示すようにそれぞれ所定の
大きさのレジスト層５とゲート電極４になり、ゲート電
極４の上に同一のパターンでレジスト層５が積層されて
なることになる。

ここで、ゲート電極層４とレジスト層５の双方に対して
パターニングするのではなく、上記レジスト層５のみを
パターニングしても良い。この場合には、ゲート電極４
のエッチングの工程が簡略化され、ゲート電極４の長さ
即ちMOS-FETのチャンネル長が後述する異方性エッチン
グによって定まることになる。

（ｂ）レジスト層５等のパターニングの後、第１図ｂに
示すように、高濃度不純物領域9S、6Dを形成するための
イオン注入を行う。このイオン注入は、上記レジスト層
５等とセルフアラインで行われる。

尚、高濃度不純物領域6S、6Dを形成するためのイオン注
入は、例えば、異方性エッチングの後等の後の工程で行
っても良い。

（ｃ）続いて、第１図ｃに示すように、上記ゲート電極
４をドレイン側斜め上方より角度をつけた異方性エッチ
ングによりエッチングする。異方性エッチングは例えば
RIE（反応性イオンエッチング）法により行われ、多結
晶シリコンと酸化シリコン膜やフォトレジストとの選択
比の高いエッチングガスを用いる。このようなガスを用
いることにより、上記ゲート電極４をそのドレイン側の
側壁から斜めに一部除去することになる。

ここで、基板主面からの例えばRIEの角度を角度θとす
ると、当該RIEによって上記ゲート電極４が後退する距
離l₀と上記ゲート電極４の膜厚ｈの関係は、 tanθ＝h/l₀ と表すことができる。このためゲート電極４が後退する
距離l₀は、上記ゲート電極４の膜厚ｈとRIEの角度によ
って決定することができ、再現性高く素子を製造するこ
とができる。

尚、半導体基板等へのRIEによるダメージを防止するた
め、RIEに際して、予めCVD法によって酸化シリコン膜等
を段差部におけるステップカバレッジを利用した保護膜
として被着するようにしても良い。

（ｄ）上記ゲート電極４をドレイン側斜め上方より異方
性エッチングした後、第１図ｄに示すように、上記斜め
上方からエッチングされた部分から低濃度不純物領域7D
を形成する。低濃度不純物領域7Dは、ドレイン側のみ形
成されソース側には形成されない。従って高い相互コン
ダクタンスgmを実現することができる。低濃度不純物領
域7Dの形成は、例えばドーズ量を制限したドレイン側斜
め上方からのイオン注入によって行われ、条件を調整す
ることにより開口して拡散させたり不純物含有絶縁膜等
を用いて行っても良い。

本工程において、ゲート電極４上のレジスト層５は無く
とも良く、例えばイオン注入後に除去しても良い。

（ｅ）次に、所定のアニール、層間絶縁膜８を形成す
る。アニールした場合においても低濃度不純物領域7Dの
大きさｌはドレイン付近の電界を緩和するに足る大きさ
だけ維持されることになり、第１図ｅに示すように、ド
レイン側のみが低濃度不純物領域5Dと高濃度不純物領域
6Dの２重構造となる。

このように、ドレイン側のみが低濃度不純物領域7Dと高
濃度不純物領域6Dの２重構造となった場合には、先ず、
該２重構造となるドレイン側では、低濃度不純物領域5D
によって電界が緩和されることになり、従って、ホット
エレクトロンの発生が抑制され、Vthの変動等の弊害が
除去されて当該デバイスの信頼性を高めることができ
る。また、本来必要とされるドレイン側のみが２重構造
となるため、相互コンダクタンスgmの低下等を防止する
ことができ、素子特性は優れたものとなる。

また、本実施例は、上述のようにソース側斜め上方から
イオン注入を行うことによって、ドレイン側のみを２重
構造とすることができ、従って、プロセス面からも特に
困難なく、容易に製造できる半導体装置の製造方法にな
っている。

更に、上記ホットエレクトロン等の発生を防止するため
の低濃度不純物領域7Dは、上記ゲート電極４の膜厚ｈと
RIEの角度θによって定めることができ、制御性良く上
記低濃度不純物領域7Dを形成することができる。

尚、上述の実施例において、高濃度不純物領域6S、6Dを
形成するためのイオン注入をソース側斜め上方から行っ
ても良い。

〔発明の効果〕

本発明の半導体装置の製造方法は、ドレイン側斜め上方
からの角度をつけた異方性エッチングによってゲート電
極のドレイン側を一部除去し、該除去部分からの不純物
導入によって低濃度不純物領域を形成する。このため簡
単な工程によって、Ｖ_thの変動が小さく且つ高い相互コ
ンダクタンスgmを有するドレイン側のみが２重構造の半
導体装置を製造することができる。また、本発明によ
り、低濃度不純物領域の制御性は向上し、高信頼性の半
導体装置を簡単に製造することができる。

【図面の簡単な説明】

第１図ａ〜第１図ｅは本発明の半導体装置の製造方法を
説明するための半導体装置の断面図、第２図は従来の半
導体装置の製造方法を説明するための従来のLDD構造を
示す断面図、第３図は従来のいわゆるDDD構造を示す断
面図である。１……半導体基板２……ゲート酸化膜３……フィールド酸化膜４……ゲート電極５……レジスト層 6S……ソース側の高濃度不純物領域 6D……ドレイン側の高濃度不純物領域 7D……ドレイン側の低濃度不純物領域

Claims

【特許請求の範囲】

【請求項１】ゲート電極層を形成する工程と、上記ゲート電極層上にレジスト層を形成し、ゲート電極
層をエッチングすることによりゲート電極を形成する工
程と、上記ゲート電極をドレイン側斜め上方より角度をつけた
異方性エッチングによりエッチングする工程と、上記斜め上方からエッチングされた部分より低濃度不純
物領域を形成する工程とを有することを特徴とする半導体装置の製造方法。