KR100657155B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 더욱 상세히는, 반도체 장치의 GOI 특성이 개선될 수 있는 반도체 장치의 제조 방법에 관한 것이다.
본 발명에 따른 반도체 장치의 제조 방법은 패드 산화막과, 소자 분리 영역이 형성된 반도체 기판을 마련하는 단계; 상기 패드 산화막을 제거하는 단계; 및 상기 반도체 기판 위에 게이트 산화막을 형성하는 단계;를 포함한다.
본 발명에 따른 반도체 장치의 제조 방법에 의하면, HV 게이트 영역에서의 GOI 특성이 개선될 수 있는 장점이 있다.
GOI, HV, 게이트 산화막

Description

반도체 장치의 제조 방법{Manufacturing method of semiconductor apparatus}
도 1 내지 도 5는 본 발명에 따른 반도체 장치의 제조 방법을 순차적으로 보이는 도면들.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 11 : 제 1 활성 영역
12 : 제 2 활성 영역 13 : 소자 분리 영역
14 : 패드 산화막 15 : 파티클
16 : HV 게이트 산화막 17 : 포토레지스트
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 더욱 상세히는, 반도체 장치의 GOI(gate oxide integrity) 특성이 개선될 수 있는 반도체 장치의 제조 방법에 관한 것이다.
일반적으로 LV(low voltage) 소자 상에서 HV(high voltage) 소자가 구현되기 위해서, HV 소자를 위한 게이트 산화막(gate oxide)이 추가적으로 생성되어야 한 다.
일반적인 제조 과정은 다음과 같다.
먼저, HV 산화막을 형성하고, LV 영역에 해당되는 HV 산화막을 제거한다. 그런 다음, LV 산화막을 형성하고, 폴리 증착(poly deposition) 후, 게이트 식각(gate etch)시킨다.
상기와 같은 여러 제조 과정을 거치면서, 패드 산화막에는 파티클(particle)이 잔존된다. 종래의 제조 공정에서는, HV 산화막 형성 시에 패드 산화막을 완전히 제거하지 아니하므로, 패드 산화막에 파티클이 잔존된다. 그러면, 잔존된 파티클이 HV 게이트 산화막에서 GOI 특성을 나쁘게 할 수 있다.
본 발명은 다양한 구동 전압이 요구되는 장치의 HV 게이트 산화막 영역에서의 GOI 특성이 개선될 수 있는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 장치의 제조 방법은 패드 산화막과, 소자 분리 영역이 형성된 반도체 기판을 마련하는 단계; 상기 패드 산화막을 제거하는 단계; 및 상기 반도체 기판 위에 게이트 산화막을 형성하는 단계;를 포함한다.
본 발명에 따른 반도체 장치의 제조 방법에 의하면, 파티클이 포함된 패드 산화막이 완전히 제거된 다음, HV 게이트 산화막이 형성되므로, HV 게이트 산화막 내에 파티클이 잔존하는 현상이 방지될 수 있다. 따라서, HV 게이트 영역에서의 GOI 특성이 개선될 수 있다.
이하에서는 본 발명의 구체적인 실시예를 도면과 함께 상세히 설명한다. 그러나, 본 발명의 사상이 제시되는 실시예에 제한된다고 할 수 없으며, 또다른 구성요소의 추가, 변경, 삭제 등에 의해서, 퇴보적인 다른 발명이나 본 발명 사상의 범위 내에 포함되는 다른 실시예가 용이하게 제안될 수 있다.
도 1 내지 도 5는 본 발명에 따른 반도체 장치의 제조 방법을 순차적으로 보이는 도면들이다.
이하에서 도 1 내지 도 5를 참조하여, 본 발명에 따른 반도체 장치의 제조 방법을 설명한다.
먼저, 도 1에 도시된 바와 같이, 반도체 기판(10)에 소자 분리 영역(shallow trench isolation, STI)(13)과, 제 1 활성 영역(11) 및 제 2 활성 영역(12) 등이 형성된다. 그리고, 상기 반도체 기판(10) 위에는 패드 산화막(14)이 형성된다.
도 1에 도시된 모습은 소자 분리 영역 식각 및 나이트라이드 습식 식각(nitride wet etch) 이후의 모습이다.
상기 패드 산화막(14)에는 여러 공정을 거치면서, 파티클(15)이 존재될 수 있다. 이러한 파티클(15)은 게이트 산화막에서 GOI 특성을 나쁘게 하므로, 제거되어야 한다.
본 발명에서는, 도 2에 도시된 바와 같이, 상기 파티클(15)이 포함된 상기 패드 산화막(14)을 완전히 제거한다. 이러한 패드 산화막(14)의 제거에는 습식 식각(wet etch)이 이용될 수 있다.
상기와 같이, 습식 식각에 의해 상기 패드 산화막(14)를 제거시키면, 상기 패드 산화막(14)이 거의 완전히 제거될 수 있다. 그러면, 상기 패드 산화막(14)과 함께 상기 패드 산화막(14)에 잔존된 파티클(15)도 거의 완전히 제거될 수 있다. 따라서, 하기되는 HV 게이트 산화막(16)에서 GOI 특성이 개선될 수 있다.
그런 다음, 도 3에 도시된 바와 같이, 상기 반도체 기판(10) 위에 HV 게이트 산화막(16)을 형성한다. 그 후, 포토레지스트(17)를 형성한 다음, 노광/현상시킨다. 그러면, 도 4에 도시된 바와 같이, 상기 반도체 기판(10)의 활성 영역 중 LV에 해당되는 영역 위의 상기 HV 게이트 산화막(16)이 제거된다. 따라서, 상기 반도체 기판(10)의 활성 영역 중 LV에 해당되는 영역이 개방된다.
그 후, 도 5에 도시된 바와 같이, 폴리 실리콘을 증착시켜, 폴리 실리콘층(18)을 형성한다.
상기와 같은 공정이 완료되면, LV 영역과 HV 영역을 형성함에 있어서, 상기 패드 산화막(14)의 제거에 의해 상기 파티클(15)도 제거되어, 상기 반도체 소자 상에 잔존되지 아니할 수 있다. 따라서, 상기 HV 게이트 산화막(16)에서의 GOI 특성이 개선될 수 있다.
상기와 같이 구성되는 본 발명에 따른 반도체 장치의 제조 방법에 의하면, 파티클이 포함된 패드 산화막이 완전히 제거된 다음, HV 게이트 산화막이 형성되므로, HV 게이트 산화막 내에 파티클이 잔존하는 현상이 방지될 수 있다. 따라서, HV 게이트 영역에서의 GOI 특성이 개선될 수 있는 효과가 있다.

Claims (2)

  1. 패드 산화막과, 소자 분리 영역이 형성된 반도체 기판을 마련하는 단계;
    상기 패드 산화막을 습식 식각에 의해 제거하는 단계; 및
    상기 반도체 기판 위에 고전압(HV) 게이트 산화막을 형성하는 단계;
    저전압(LV) 게이트 영역에 있는 상기 고전압 게이트 산화막을 제거하는 단계; 및,
    상기 반도체 기판 전면에 폴리 실리콘층을 증착하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  2. 삭제
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