KR102165942B1 - Rdl-라스트 프로세스를 사용하여 형성되는 패키지 - Google Patents

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첸-후아 우
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

방법은 기판에 제1 디바이스 다이 및 제2 디바이스 다이를 본딩하는 단계; 및 갭 충전 물질로 제1 디바이스 다이 및 제2 디바이스 다이 사이의 갭을 충전하는 단계를 포함한다. 갭 충전 물질의 상부 부분은 제1 디바이스 다이 및 제2 디바이스 다이를 커버한다. 갭 충전 물질의 상부 부분을 관통하도록 비아가 형성된다. 비아는 제1 디바이스 다이 및 제2 디바이스 다이에 전기적으로 결합된다. 방법은, 다마신 프로세스를 사용하여 갭 충전 물질 위에 재분배 라인을 형성하는 단계; 및 재분배 라인 위에서 재분배 라인에 전기적으로 결합되는 전기 커넥터를 형성하는 단계를 더 포함한다.

Description

RDL-라스트 프로세스를 사용하여 형성되는 패키지{PACKAGES FORMED USING RDL-LAST PROCESS}
[우선권 주장 및 상호 참조]
본 출원은, 발명의 명칭이 "Packages formed Using RDL-Last Process"이고, 2017년 6월 15일에 출원된 미국 특허 가출원 No. 62/520,112의 이익을 주장하며, 그 내용이 참조에 의해 여기에 통합된다.
집적 회로의 패키지는 더 많은 기능을 얻기 위해 동일한 패키지에 더 많은 디바이스 다이가 패키징되어 있어서 점점 더 복잡해지고 있다. 예를 들어, 패키지는 동일한 인터포저(interposer)에 본딩된 프로세서 및 메모리 큐브와 같은 복수의 디바이스 다이(device die)를 포함할 수 있다. 인터포저는, 인터포저의 대향 측 상에 형성된 피쳐(feature)와 상호연결하기 위해 반도체 기판 내에 형성된 실리콘 관통 비아(through-silicon via)를 가진 반도체 기판에 기초하여 형성될 수 있다. 몰딩 콤파운드(molding compound)는 내부에 디바이스 다이들을 캡슐화한다. 인터포저 및 디바이스 다이를 포함하는 패키지는 또한 패키지 기판에 본딩된다. 또한, 표면 실장 디바이스(surface mount device)도 기판에 본딩될 수 있다. 디바이스 다이에서 생성된 열을 방산하기 위해 열 확산기(heat spreader)가 디바이스 다이의 상면에 부착될 수 있다. 열 확산기는 패키지 기판에 고정된 스커트 부분(skirt portion)을 가질 수 있다.
방법은 기판에 제1 디바이스 다이 및 제2 디바이스 다이를 본딩하는 단계; 및 갭 충전 물질로 제1 디바이스 다이 및 제2 디바이스 다이 사이의 갭을 충전하는 단계를 포함한다. 갭 충전 물질의 상부 부분은 제1 디바이스 다이 및 제2 디바이스 다이를 커버한다. 갭 충전 물질의 상부 부분을 관통하도록 비아가 형성된다. 비아는 제1 디바이스 다이 및 제2 디바이스 다이에 전기적으로 결합된다. 방법은, 다마신 프로세스를 사용하여 갭 충전 물질 위에 재분배 라인을 형성하는 단계; 및 재분배 라인 위에서 재분배 라인에 전기적으로 결합되는 전기 커넥터를 형성하는 단계를 더 포함한다.
본 발명의 양상은 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 다양한 피쳐(feature)들은 비례적으로 도시되어 있지 않다는 것을 언급한다. 실제로, 다양한 피쳐들의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1a와 도 1b 내지 도 11은 일부 실시형태에 따른 재분배 라인 라스트 프로세스(Redistribution Line(RDL) last process)를 사용한 패키지의 형성에서의 중간 스테이지의 단면도를 도시한다.
도 12 및 도 13은 일부 실시형태에 따른 RDL 라스트 프로세스를 사용하여 형성된 일부 패키지의 단면도를 도시한다.
도 14는 일부 실시형태에 따른 패키지 내의 듀얼 다마신 구조 및 UBM(Under-Bump metallurgy)을 도시한다.
도 15는 일부 실시형태에 따른 패키지를 형성하기 위한 프로세스 흐름을 도시한다.
이하의 설명은 본 발명의 상이한 피쳐(feature)를 구현하기 위한 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 발명을 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 예컨대, 이어지는 설명에 있어서 제2 피쳐 상에서 또는 그 위에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 발명은 다양한 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 다양한 실시형태 및/또는 논의되는 구성 사이의 관계를 나타내는 것은 아니다.
또한, 여기서 "아래에 놓인", "밑에", "하부", "위에 놓인", "상부의" 등의 공간 관련 용어는 도면에 예시된 바와 같이, 하나의 엘리먼트 또는 다른 엘리먼트에 대한 피쳐(feature)의 관계를 나타내기 위한 설명의 편의를 위해 사용될 수 있다. 공간 관련 용어는 도면에 도시된 배향(orientation)에 대한 사용 또는 동작에 있어서 디바이스의 상이한 배향을 포함하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 이에 따라 여기서 사용되는 공간 관련 기술어(descriptor)도 마찬가지로 해석될 수 있다.
재분배 라인(RDL) 라스트 프로세스에 기초하여 형성된 패키지 및 그 형성 방법은 다양한 예시적 실시형태에 따라 제공된다. 일부 실시형태에 따른 패키지를 형성하는 중간 스테이지가 예시된다. 일부 실시형태의 몇가지 변형이 논의된다. 다양한 도면과 예시적 실시형태를 통해, 유사한 도면부호가 유사한 엘리먼트를 표기하는데 사용된다.
도 1a와 도 1b 내지 도 11은 본 개시의 일부 실시형태에 따른 RDL 라스트 프로세스를 사용한 패키지의 형성에서의 중간 스테이지의 단면도를 도시한다. 도 1a와 도 1b 내지 도 11에 도시된 단계들은 도 15에 도시된 프로세스 흐름(200)에도 개략적으로 반영된다.
도 1a는 웨이퍼(10)를 도시한다. 웨이퍼(10)는 실리콘 기판, 유리 기판, 또는 금속 기판이 될 수 있는 벌크 기판(12)을 포함한다. 웨이퍼(10)는 통상적인 반도체 웨이퍼의 형상을 가질 수 있다. 예를 들어, 웨이퍼(10)는 원형 상면 형상을 가질 수 있고, 8인치 직경, 12인치 직경 등을 가질 수 있다. 금속으로 형성될 때, 기판(12)은 구리, 알루미늄, 스테인레스 스틸 등으로 형성될 수 있다. 본 개시의 일부 실시형태에 따르면, 웨이퍼(10) 내에 형성된 능동 디바이스(트랜지스터 및 다이오드 등) 및 수동 디바이스(커패시터, 인덕터 및 저항기 등)가 없다. 웨이퍼(10)는 2개의 기능을 갖는다. 우선, 웨이퍼(10)는, 양호한 갭 충전을 위해 후속적으로 본딩된 디바이스 다이가 매우 얇기 때문에, 후속 단계에서 형성될 구조체에 기계적 지지를 제공한다. 또한, 기판(12)은 높은 열 도전성을 가질 수 있고, 이에 따라 웨이퍼(10)는 열 확산기(heat spreader)로서 작용할 수 있다.
유전체 층(dielectric layer)(14)이 기판(12)의 표면에 형성될 수 있다. 각 단계는 도 15에 도시된 프로세스 흐름에서 단계 202로서 도시된다. 유전체 층(14)은 예컨대 산소 함유 환경에서 기판(12)을 산화시킴으로써 형성될 수 있는 실리콘 산화물로 형성될 수 있다. 대안적으로, 유전체 층(14)은 기판(12)을 수증기로 산화시킴으로써 형성된다. 본 개시의 일부 실시형태에 따르면, 유전체 층(14)은 실리콘 산화물(테트라에틸 오르토 실리케이트(TEOS)로 형성 될 수 있음), 실리콘 산질화물 등과 같은 산화물의 성막을 통해 형성된다. 본 개시의 일부 실시형태에 따르면, 본드 패드(16)가 유전체 층(14) 내에 형성된다. 각 단계는 도 15에 도시된 프로세스 흐름에서 단계 204로서 도시된다. 본드 패드(16)의 바닥면은 본 개시의 일부 실시형태에 따라 유전체 층(14)의 도시된 바닥면과 동일 평면 상에 있을 수 있다. 본 개시의 대체 실시형태에 따르면, 본드 패드(16)는 기판(12) 내로 연장되고, 기판(12) 내의 본드 패드(16)의 일부는 본드 패드(16)가 기판(12) 내로 연장되거나 연장되지 않을 수 있음을 나타내기 위해 파선을 사용하여 도시된다.
본드 패드(16)를 형성하기 위해, 유전체 층(14) 및 기판(12)을 에칭함으로써 트렌치(본드 패드(16)로 충전된 것으로 도시됨)가 형성되어, 트렌치가 또한 유전체 층(14) 및 기판(12) 내로 연장된다. 기판(12) 내부 트렌치의 일부의 깊이(D1)는 약 1 ㎛보다 클 수 있고, 기판(12)의 두께에 따라 약 2 ㎛와 약 20 ㎛ 사이가 될 수 있다. 예를 들어, 깊이(D1)는 기판(12)의 두께의 약 20 퍼센트와 약 60 퍼센트 사이가 될 수 있다. 본 명세서를 통해 기술된 값은 예시이며, 상이한 값으로 변경될 수 있는 것으로 이해된다.
이어서, 도 1a에 도시된 바와 같이, 본드 패드(16)를 형성하기 위해 트렌치가 충전된다. 피쳐(16)가 본드 패드로 언급되지만, 피쳐(16)는 개별 패드 또는 상호연결된 금속 라인 일 수 있음을 알 수 있다. 일부 실시형태에 따르면, 본드 패드(16)는, 구리 또는 하이브리드 본딩(비교적 확산이 용이하기 때문)을 위해 적합한 다른 물질로 형성될 수 있다. 충전 후에, 본드 패드(16)의 상면과 유전체 층(14)의 상면을 평탄하게 하기 위해 평탄화가 수행된다. 평탄화는 CMP() 프로세스 또는 기계식 그라인딩 프로세스를 포함할 수 있다.
트렌치(및 얻어진 본드 패드(16))는 다양한 패턴으로 부산될 수 있다. 예컨대, 트렌치는 어레이, 벌집 패턴 또는 다른 반복 패턴으로 할당될 수 있는 개별 구멍으로서 형성될 수 있다. 트렌치의 상면 형상은 직사각형, 사각형, 원형, 육각형 등이 될 수 있다. 본 개시의 대체 실시형태에 따르면, 도 1a에 도시된 구조의 위에서 본 상면일 때, 트렌치는 단일 방향으로 연장되는 평행한(parallel) 트렌치가 될 수 있다. 트렌치는 또한 그리드(grid)를 형성하기 위해 상호연결될 수 있다. 그리드는 서로 평행하고 균등하게 또는 비균등하게 이격되어 있는 제1 복수의 트렌치 및 서로 평행하고 균등하게 또는 비균등하게 이격되어 있는 제2 복수의 트렌치를 포함할 수 있다. 제1 복수의 트렌치와 제2 복수의 트렌치는 그리드를 형성하도록 서로 교차하고, 제1 복수의 트렌치와 제2 복수의 트렌치는 평면도에서 서로 수직일 수도 있고 수직이 아닐 수도 있다.
본 개시의 대체 실시형태에 따르면, 유전체 층(14) 및 기판(12) 내에 금속 본드 패드가 형성되지 않는다. 따라서, 기판(12)은 균질 물질(homogenous material)(반도체, 유리 또는 금속)로 형성된 블랭크(blank) 기판이고, 유전체 층(14)은 도 1b에 도시된 바와 같이 블랭킷 평면 층(blanket planar layer)이다.
본 개시의 일부 실시형태에 따르면, 마이크로 트렌치(18)가 기판(12) 내에 형성된다. 마이크로 트렌치(18)는 오일, 물, 가스 등과 같은 냉각제가 그 안에서 흐를 수 있는 공극(void)이다. 마이크로 트렌치(18)의 형성은 마이크로 트렌치를 형성하기 위해 (도 1a의 기판 (12A)과 같은) 제1 기판을 에칭하는 단계 및 마이크로 트렌치를 밀봉하기(seal) 위해 다른 기판 (기판(12B))으로 마이크로 트렌치를 커버하는 단계를 포함하고, 마이크로 트렌치(18)에 연결되도록 기판(12B)에 개구(15)가 형성된다. 마이크로 트렌치(18)는 그것이 형성될 수도 있고 형성되지 않을 수도 있음을 나타내기 위해 점선을 사용하여 도시된다.
도 2를 참조하면, 패키지 콤포넌트(20A, 20B)가 웨이퍼(10)에 본딩된다. 각 단계는 도 15에 도시된 프로세스 흐름에서 단계 206로서 도시된다. 패키지 콤포넌트(20A, 20B)는 디바이스 다이 또는 패키지가 될 수 있다. 본 개시의 일부 실시형태에 따르면, 패키지 콤포넌트(20A, 20B)는 CPU(Central Processing Unit) 다이, MCU(Micro Control Unit) 다이, IO(input-output) 다이, BB(BaseBand) 다이, 또는 AP(Application processor) 다이로부터 선택될 수 있는 하나 이상의 로직 다이를 포함한다. 패키지 콤포넌트(20A, 20B)는 하나 이상의 메모리 다이를 포함할 수도 있다. 후속 논의에서, 패키지 콤포넌트(20A, 20B)는, 패키지, 다이 스택, 메모리 큐브 등의 다른 타입의 디바이스가 될 수 있지만, 실시예에 따라 디바이스 다이라고 한다. 또한, 패키지 콤포넌트(20A, 20B)는 동일한 구조를 갖는 것으로 도시되어 있지만, 상이한 회로, 상이한 사이즈, 상이한 두께를 가질 수 있고 그리고/또는 상이한 수의 디바이스 다이를 포함할 수 있다.
디바이스 다이(20A, 20B)는 각각 실리콘 기판이 될 수 있는 반도체 기판(22A, 22B)을 포함한다. 또한, 디바이스 다이(20A, 20B)는 디바이스 다이(20A, 20B) 내의 능동 디바이스 및 수동 디바이스에 연결하기 위한 상호연결 구조체(24A, 24B)를 각각 포함할 수 있다. 상호연결 구조체(24A, 24B)는 금속 라인 및 비아(via)(미도시)를 포함한다. 또한, 상호연결 구조체(24A, 24B)의 금속 라인 및 비아가 형성되는 유전체 층은 유전 상수(k값)가 약 3.0보다 낮거나, 약 2.5보다 낮거나, 심지어 더 낮은 유전 상수를 가진 로우-k 유전체물질을 사용하여 형성될 수 있다. 유전체 층(32)은 Black Diamond(Applied Materials의 등록 상표), 카본 함유 로우-k 유전체 물질, HSQ(Hydrogen SilsesQuioxane), MSQ(MethylSilsesQuioxane) 등으로 형성될 수 있다. 본 개시의 대체 실시형태에 따르면, 상호연결 구조체(24A, 24B) 내의 유전체 층은 실리콘 산화물 또는 실리콘 산질화물 등의 산화물 기반 유전체 물질로 형성된다.
상호연결 구조체(24A, 24B)는 상호연결 구조체의 상부 금속 층 내에 있는 금속 패드(25A, 25B)를 각각 포함한다. 패시베이션(passivation) 층(28A, 28B)(대안적으로 패시베이션-1로 지칭됨)은 상호 연결 구조체(24A, 24B) 위에 각각 형성될 수 있다. 본 개시의 일부 실시형태에 따르면, 패시베이션 층(28A, 28B)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기 유전체 물질로 형성되고, 단일 층 구조 또는 복합 구조를 가질 수 있다. 복합 구조는 예컨대 실리콘 산화물 층, 및 실리콘 산화물 층 위의 실리콘 질화물 층을 포함할 수 있다. 금속 패드(32A, 32B)는 각각 패시베이션 층(28A, 28B) 위에 형성되고, 패시베이션 층(28A, 28B) 내에 각각 형성된 하부 디바이스 관통 비아(26A, 26B)에 연결된다.
본 개시의 일부 실시형태에 따르면, 금속 패드(32A, 32B)는 알루미늄 또는 알루미늄 구리로 형성되고, 이에 따라 때로는 알루미늄 패드라 지칭된다. 금속 패드(32A, 32B) 위에, 패시베이션 층(28A, 28B)을 형성하기 위한 동일한 후보 물질로부터 선택된 물질을 사용하여 형성될 수 있는 패시베이션 층(30A, 30B)(대안 적으로 패시베이션-2로 지칭됨)이 형성된다.
디바이스 다이(20A)는 디바이스 다이(20A)의 도시된 하부 표면에서 본드 패드(34) 및 유전체 층(36A)을 포함할 수 있다. 본드 패드(34)의 도시된 하부 표면은 유전체 층(36A)의 도시된 하부 표면과 동일 평면 상에 있다. 디바이스 다이(20B)는 도시된 하부 표면에서 본드 패드(34) 및 유전체 층(36B)을 포함한다. 본드 패드(34)의 도시된 하부 표면은 유전체 층(36B)의 도시된 하부 표면과 동일 평면 상에 있다. 유전체 층(36A/36B) 및 본드 패드(34)의 형성 프로세스는 각각 유전체 층(14) 및 본드 패드(16)의 형성과 유사할 수 있다. 유전체 층(36A, 36B)은, 예컨대 실리콘 산화물 또는 실리콘 산질화물과 같은 다른 산소 함유 유전체 물질로 형성될 수 있다. 본드 패드(36A, 36B)의 패턴 및 수평 크기는 본드 패드(36A, 36B)가 본딩되는 각각의 본드 패드(16)의 패턴 및 수평 크기와 동일하거나 유사할 수 있다. 유리하게는, 기판(22A, 22B)에 접촉(그리고 심지어 삽입)함으로써 본드 패드(34)는 양호한 열 방산 경로(thermal dissipating path)를 제공하여, 디바이스 다이(20A, 20B)에서 생성된 열이 본드 패드(16)를 통해 벌크 기판(12)으로 용이하게 방산될 수 있다.
디바이스 다이(20A, 20B)는 예컨대 약 15 ㎛ 내지 약 30 ㎛의 두께를 갖는 얇은 다이이다. 디바이스 다이(20A, 20B)가 얇은 상태에서, 인접한 디바이스 다이(20A, 20B) 사이의 갭(38)의 종횡비는 양호한 갭 충전을 달성하기 위해 낮게 유지된다. 그렇지 않으면, 다른 높은 종횡비로 인해 갭 충전이 어렵다.
하부 구조에 대한 디바이스 다이(20A, 20B)의 본딩은 하이브리드 본딩을 통해 달성될 수 있다. 예컨대, 본드 패드(34)는 금속 대 금속 직접 본딩을 통해 본드 패드(16)에 본딩된다. 본 개시의 일부 실시형태에 따르면, 금속 대 금속 직접 본딩은 구리 대 구리 직접 본딩이다. 또한, 유전체 층(36A, 36B)은 예컨대 Si-O-Si 본드로 유전체 층(14)에 본딩된다. 하이브리드 본딩은 본딩 패드(34) 내의 금속이 각각의 하부 본드 패드(16) 내의 금속과 상호 확산되어(inter-diffuse) 금속 대 금속 직접 본딩을 형성하도록 예비 본딩 및 어닐링을 포함할 수 있다.
대체 실시형태에 따르면, 도 1b에 도시된 바와 같이, 웨이퍼(10) 내에 본드 패드가 형성되지 않는다. 따라서, 도 2에 도시된 바와 같은 본드 패드(36A, 36B)도 형성되지 않고, 유전체 층(14)에 대한 디바이스 다이(20A, 20B)의 본딩은 퓨전 본딩(fusion bonding)(유전체 대 유전체 본딩)을 통해 이루어진다.
본 개시의 대체 실시형태에 따르면, 기판(12)은 유리 기판 또는 금속 기판이다. 따라서, 층(14)은 높은 열 도전성을 가진 접착제인 TIM(Thermal Interface Material)으로 형성될 수 있다. 따라서, 디바이스 다이(20A, 20B)는 TIM(14)(도 12 참조)을 통해 기판(12)에 부착된다. 본 실시형태에 따르면, 도 1에서 유전체 층(36A, 36B)은 형성되지 않을 수 있고, 본드 패드(34)는 형성되거나 형성되지 않을 수 있다.
이어서, 도 3에 도시된 바와 같이, 갭(38)은 갭 충전 물질(40)에 의해 충전된다. 각 단계는 도 15에 도시된 프로세스 흐름에서 단계 208로서 도시된다. 본 개시의 일부 실시형태에 따르면, 갭 충전 물질(40)은, 실리콘 산화물 등의 산화물 기반 유전체가 될 수 있는 무기 유전체를 포함한다. 예컨대, 실리콘 산화물은 TEOS로 형성될 수 있다. 상기 형성 방법은 CVD(Chemical Vapor Deposition), HDPCVD(High-Density Plasma Chemical Vapor Deposition) 등을 포함할 수 있다. 본 개시의 일부 실시형태에 따르면, 갭 충전 물질(40)은 폴리벤조옥사졸(PBO: polybenzoxazole), 폴리이미드(polyimide), 벤조사이클로부텐(BCB: benzocyclobutene) 등의 폴리머를 포함하지 않는 비폴리머 물질이다. 폴리머는 디바이스 다이보다 현저하게 상이한 열 팽창 계수(CTE: Coefficient of Thermal Expansion)를 가지며, 이에 따른 패키지의 뒤틀림 및 후속 미세 피치 RDL의 형성의 어려움을 초래할 것이다.
이어서, 갭 충전 물질(40)의 상부 표면이 평면이 되도록, 갭 충전 물질(40)의 초과 부분을 제거하기 위해 평탄화 단계가 수행된다. 갭 충전 물질(40)의 상부 층은 디바이스 다이(20A, 20B)의 바로 위에 놓여 있다. 결과적인 구조에서, 갭 충전 물질(40)은 유전체 층(14)의 상부 표면과 접촉할 수 있고, 각각의 디바이스 다이(20A, 20B)를 둘러싼다. 또한, 갭 충전 물질(40)은 패시베이션 층(30A, 30B)의 상부 표면과 접촉할 수 있다.
본 개시의 일부 실시형태에 따르면, 도 3에 도시된 구조에서 폴리머 층(폴리이미드, PBO, BCB, 몰딩 콤파운드, 언더필(underfill), 몰딩 언더필 등)이 없다. 예컨대, 디바이스 다이(20A, 20B)는 폴리머 층이 없고, 하부 웨이퍼(10)도 폴리머가 없다. 따라서, 도 3에 도시된 구조는 폴리머와 실리콘/실리콘 산화물 등의 사이에서의 현저한 차이로 인해 초래되는 CTE 미스매치 문제가 없다. 따라서, 디바이스 웨이퍼에 상호연결 구조체를 형성하기 위한 프로세스(다마신 프로세스 등) 및 물질(구리 및/또는 로우-k 유전체 등)을 사용하여 도 3에 도시된 구조 위에 미세 피치(fine-pitch) RDL을 형성하는 것이 실현 가능하다.
도 4를 참조하면, 갭 충전 물질(40) 및 패시베이션 층(30A, 30B)는 비아 개구(42)를 형성하기 위해 에칭된다. 본 개시의 일부 실시형태에 따르면, 금속 패드(32A, 32B)는 비아 개구(42)로 노출된다. 본 개시의 대체 실시형태에 따르면, 일부 상부 금속 패드(25A 및/또는 25B)가 비아 개구(42)로 노출되도록, 비아 개구(42)의 일부 또는 전부는 추가적으로 패시베이션 층(28A 및/또는 28b)를 관통한다. 본 개시의 다른 대체 실시형태에 따르면, 상부 금속 패드(25A 및/또는 25B)는 일부의 비아 개구(42)로 노출되고, 금속 패드(32A 및/또는 32B)는 다른 일부의 비아 개구(42)로 노출된다. 비아 개구(42)의 상면 형상은 직사각형, 원형, 육각형 등일 수 있으며, 이것에 한정되는 것은 아니다.
이어서, 비아(44)를 형성하기 위해 비아 개구(42)에 도전성 물질(들)이 충전되고, 결과로 얻어진 구조가 도 5에 도시되어 있다. 각 단계는 도 15에 도시된 프로세스 흐름에서 단계 210로서 도시된다. 본 개시의 일부 실시형태에 따르면, 비아(44)는, 구리, 알루미늄, 텅스텐 등을 포함하는 금속 합금 또는 금속이 될 수 있는 균질의 도전성 물질(homogenous conductive material)로 형성된다. 본 개시의 대체 실시형태에 따르면, 비아(44)는, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등으로 형성된 도전성 장벽 층 및 도전성 장벽 층 위의 금속 함유 물질(구리 또는 구리 합금 등)을 포함하는 복합 구조를 갖는다. 본 개시의 일부 실시형태에 따르면, 각각의 비아(44)를 둘러싸도록 유전체 절연 층이 형성된다. 대체 실시형태에 따르면, 비아(44)를 둘러싸기 위한 유전체 절연 층이 형성되지 않고, 비아(44)는 갭 충전 물질(40)과 물리적으로 접촉한다. 비아(44)의 형성은 또한, 비아 개구(42)(도 4)에 도전성 물질을 성막하는 단계 및 갭 충전 물질(40) 위에 성막된 물질의 초과 부분을 제거하기 위한 평탄화를 수행하는 단계를 포함한다.
금속 패드(32A, 32B)는 디바이스 다이(20A, 20B)가 제조될 때 테스팅(프로빙) 목적으로 사용될 수 있다. 본 개시의 일부 실시형태에 따르면, 일부 금속 패드(32A, 32B)는 테스팅 후에 더 이상 사용될 수 없으므로, 각각의 금속 패드(32A 및/또는 32B)의 위에서 접촉하는 비아(44)가 없을 수 있다. 본 실시형태에 따른 상부 구조에 접속하기 위해 상부 금속 패드(25A 및/또는 25B)가 대신 사용된다. 대체 실시형태에 따르면, 테스팅 및 신호 접속 모두를 위해 금속 패드(32A, 32B) 중 일부 또는 전부가 사용되고, 이에 따라 도 5에 도시된 바와 같이, 이들을 연결하기 위해 비아(44)가 형성된다. 비아(44)는 금속 패드(32A 및/또는 32B)에 연결된 일부의 비아(44) 및 상부 금속 패드(25A 및/또는 25B)에 연결된 다른 비아(44)를 포함할 수도 있다.
도 6, 도 7, 및 도 8은 미세 피치 RDL을 형성하기 위한 예시적 프로세스를 도시한다. 각 단계는 도 15에 도시된 프로세스 흐름에서 단계 212로서 도시된다. 도 6을 참조하면, 유전체 층(50A, 54A) 및 에치 스탑 층(52A)이 형성된다. 유전체 층(50A, 54A)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 등 또는 약 3.0보다 더 낮은 k 값을 가진 로우-k 유전체 물질로 형성될 수 있다. 로우-k 유전체 물질은 Black Diamond(Applied Materials의 등록 상표), 카본 함유 로우-k 유전체 물질, HSQ(Hydrogen SilsesQuioxane), MSQ(MethylSilsesQuioxane) 등을 포함할 수 있다. 에치 스탑 층(52A)은 유전체 층(50A, 54A)에 비해 높은 에칭 선택도를 가진 물질로 형성되고, 실리콘 탄화물, 실리콘 탄질화물 등으로 형성될 수 있다. 대체 실시형태에 따르면, 에치 스탑 층(52A)은 형성되지 않는다. 따라서, 에치 스탑 층(52A)은 그것이 형성될 수도 있고 형성되지 않을 수도 있음을 나타내기 위해 점선을 사용하여 도시된다.
라우팅(routing)을 위해 유전체 층(52A, 54A) 내에 미세 피치 RDL(56A)이 형성된다. 본 개시의 일부 실시형태에 따른 미세 피치 RDL은 다마신 프로세스를 사용하여 형성되기 때문에, (구조의 상부로부터 보았을 때) 예컨대 0.8 ㎛보다 작은 미세 피치로 매우 얇게(상면도에서 좁음) 형성될 수 있다. 일부 실시형태에 따르면, 트렌치를 형성하기 위해 유전체 층(54A)을 에칭하는 단계 및 비아 개구를 형성하기 위해 유전체 층(50A, 52A)을 에칭하는 단계를 포함하는 듀얼 다마신 프로세스를 사용하여 미세 피치 RDL(56A)이 형성된다. 이어서, 트렌치 및 비아 개구는 동시에 도전성 물질로 충전된다. 이어서, 유전체 층(54A) 위에 도전성 물질의 일부를 제거하기 위해 CMP 또는 기계적 연마와 같은 평탄화 단계가 수행된다.
도 14는, 금속 라인(56A1) 및 금속 라인(56A1)에 하부에서 연결된 비아(56A2)를 포함하는 미세 피치 RDL(56A) 중 하나의 예시적 구조의 확대도를 도시한다. 금속 라인(56A1) 및 비아(56A2)는 조합하여 확산 장벽 층(46) 및 확산 장벽 층(46) 위의 금속 물질(48)을 포함한다. 본 개시의 일부 실시형태에 따르면, 확산 장벽 층(46)은 티타늄, 티타늄 질화물, 탄탈륨 또는 탄탈륨 질화물로 형성된다. 금속 물질(48)은 구리 또는 구리 합금으로 형성될 수 있다. 듀얼 다마신 구조로 인해, 확산 장벽 층(46)은 연속적으로 금속 라인(56A1) 및 비아(56A2)로 연장된다.
도 7은 유전체 층(50B, 54B) 및 에치 스탑 층(52B)의 형성을 도시한다. 유전체 층(50B, 54B)의 물질은 유전체 층(50A, 54A)을 형성하기 위한 동일한 후보 물질로부터 선택될 수 있고, 에치 스탑 층(52B)의 물질은 에치 스탑 층(52A)을 형성하기 위한 동일 후보 물질로부터 선택될 수 있다.
미세 피치 RDL(56B)도 유전체 층(50B, 52B, 54B) 내에 형성될 수 있다. 미세 피치 RDL(56B)은 유전체 층(54B) 내에 형성된 금속 라인 및 유전체 층(50B, 52B) 내에 형성된 비아를 포함한다. 상기 형성은 유전체 층(54B)에 트렌치를 형성하고 유전체 층(50B 및 52B)에 비아 개구를 형성하는 단계, 도전성 물질을 충전하는 단계, 이어서 기계적 연마 또는 CMP와 같은 평탄화를 수행하는 단계를 포함하는, 듀얼 다마신 프로세스를 포함할 수 있다. 마찬가지로, 미세 피치 RDL(56B)은, 도 14에 도시된 것과 마찬가지로, 확산 장벽 층 및 확산 장벽 층 위의 구리 함유 물질을 포함하는 복합 물질로 형성될 수 있다.
도 8은 유전체 층(50C, 54C), 에치 스탑 층(52C), 및 미세 피치 RDL(56C)의 형성을 도시한다. 형성 방법 및 물질은 하부의 각 층과 유사할 수 있으므로, 여기에서 반복되지 않는다. 또한, 일부 실시형태에 따라 에치 스탑 층(52A, 52B 및 52C)이 생략될 수 있으며, 트렌치를 형성하기 위한 대응하는 에칭이 트렌치의 깊이를 제어하기 위해 시간-모드를 사용하여 수행될 수 있다. 미세 피치 RDL을 위해 형성된 유전체 층 및 금속 층이 더 많이 있을 수 있음을 알 수 있다. 또한, 에치 스탑 층(52A, 52B, 52C)의 일부 또는 전부를 생략해도, 미세 피치 RDL이 위치하는 유전체 층이 상이한 프로세스로 형성되기 때문에, 이들 유전체층이 동일한 유전체 물질로 형성되는지 또는 상이한 유전체 물질로 형성되는지에 관계없이, 미세 피치 RDL(56A, 56B, 56C)을 형성하기 위한 유전체 층 사이의 인터페이스가 구별될 수 있다. 다음 단락에서, 유전체 층(50A, 52A, 54A, 50B, 52B, 54B, 50C, 52C 및 54C)은 식별을 용이하게 하기 위해 집합적으로 그리고 개별적으로 유전체 층(58)으로 지칭한다. 미세 피치 RDL(56A, 56B, 56C)도 집합적으로 그리고 개별적으로 미세 피치 RDL(56)이라 지칭한다. RDL(56B, 56C)은 도 14에 도시된 RDL(56A)과 유사한 듀얼 다마신 구조를 가질 수 있다.
미세 피치 RDL(56A, 56B, 56C)은 디바이스 다이(20A, 20B)를 전기적으로 상호연결한다. 미세 피치 RDL(56A, 56B, 56C)의 피치가 매우 작기 때문에, 보다 미세한 피치의 RDL(56A, 56B, 56C)이 디바이스 다이(20A, 20B) 사이의 상호연결로서 형성될 수 있다. 이것은 미세 피치 RDL의 밀도와 라우팅 능력을 현저히 향상시킨다.
도 9 및 도 10은 패시베이션 층 및 RDL의 형성을 도시한다. 각 단계는 도 15에 도시된 프로세스 흐름에서 단계 214로서 도시된다. 도 9를 참조하면, 패시베이션 층(60)(때로는 패시베이션-1이라 칭함)은 유전체 층(58) 위에 형성되고, 하부 금속 패드에 미세 피치 RDL(56C)를 전기적으로 연결하기 위해 패시베이션 층(60) 내에 비아(64)가 형성된다.
도 10을 참조하면, 금속 패드(62)는 패시베이션 층(60) 위에 형성되고, 패시베이션 층(60) 내의 비아(64)를 통해 미세 피치 RDL(56C)에 전기적으로 결합된다. 금속 패드(62)는 알루미늄 패드 또는 알루미늄-구리 패드가 될 수 있고, 다른 금속 물질이 사용될 수 있다.
또한 도 10에 도시된 바와 같이, 패시베이션 층(66)(때로는 패시베이션-2라 지칭함)은 패시베이션 층(60) 위에 형성된다. 패시베이션 층(60 및 66) 각각은 단일 층 또는 합성 층이 될 수 있고, 비다공성 물질로 형성될 수 있다. 본 개시의 일부 실시형태에 따르면, 패시베이션 층(60 및 66) 중 하나 또는 양자는 실리콘 산화물 층(개별적으로 도시되지 않음) 및 실리콘 산화물 층 위의 실리콘 질화물 층(개별적으로 도시되지 않음)을 포함하는 합성 층이다. 패시베이션 층(60, 66)은 또한 USG(Un-doped Silicate Glass), 실리콘 산질화물 등의 다른 비다공성 유전체 물질로 형성될 수 있다.
이어서, 도 11에 도시된 바와 같이, 패시베이션 층(66)의 일부 부분이 금속 패드(62)의 엣지 부분을 커버하고, 금속 패드(62)의 중심 부분이 패시베이션 층(66) 내의 개구를 통해 노출되도록, 패시베이션 층(66)이 패터닝된다. UBM(Under-bump metallurgies)(68)이 형성되고, UBM(68)은 패시베이션 층(66)으로 연장된다. 각 단계는 도 15에 도시된 프로세스 흐름에서 단계 216로서 도시된다. UBM(68)은 금속 패드(62)와 접촉할 수 있다. 본 개시의 일부 실시형태에 따르면, 각각의 UBM(68)은 장벽 층(미도시) 및 장벽 층 위의 시드 층(seed layer)(미도시)을 포함한다. 장벽 층은 티타늄 층, 티타늄 질화물 층, 탄탈륨 층, 탄탈륨 질화물 층, 또는 티타늄 합금 또는 탄탈륨 합금으로 형성된 층이 될 수 있다. 시드 층의 물질은 구리 또는 구리 합금을 포함할 수 있다. 은, 금, 알루미늄, 팔라듐, 니켈, 니켈 합금, 텅스텐 합금, 크롬, 크롬 합금 및 이들의 조합과 같은 다른 금속도 UBM(68)에 포함될 수 있다. 본 개시의 일부 실시형태에 따르면, UBM(68)은 PVD(Physical Vapor Deposition) 또는 다른 적용 가능한 방법을 이용하여 형성된다.
또한 도 11에 도시된 바와 같이, 전기 커넥터(74)가 형성된다. 각 단계는 도 15에 도시된 프로세스 흐름에서 단계 218로서 도시된다. UBM(68) 및 전기 커넥터(74)를 형성하기 위한 예시적인 형성 프로세스는 블랭킷 UBM 층을 성막하는 단계, 블랭킷 UBM 층의 일부분이 마스크 내의 개구를 통해 노출되는 (도시되지 않은 포토 레지스트일 수 있는) 마스크를 형성 및 패터닝하는 단계를 포함한다. UBM(68)의 형성 후에, 도시된 패키지는 도금 용액(plating solution)(미도시) 내에 배치되고, UBM(68) 상에 전기 커넥터 (74)를 형성하기 위해 도금 단계(plating step)가 수행된다. 도금은 전기 도금, 무전해 도금, 침지 도금 등이 될 수 있다. 본 개시의 일부 실시형태에 따르면, 전기 커넥터(74)는 후속 리플로우(reflow) 프로세스에서 용융되지 않는 넌솔더 파트(non-solder parts)(70)를 포함한다. 넌솔더 파트(70)는 구리로 형성될 수 있고, 이에 따라, 다른 넌솔더 물질로 형성될 수도 있지만, 이하 구리 범프(70)로 언급된다. 전기 커넥터(74) 각각은 또한 니켈 층, 니켈 합금, 팔라듐 층, 금 층, 은 층 또는 이들의 다중 층으로부터 선택된 캡 층(들)(도시되지 않음)을 포함할 수 있다. 캡 층(들)은 구리 범프(70) 위에 형성된다. 전기 커넥터(74)는 솔더 캡(solder cap)(72)을 더 포함할 수 있고, 솔더 캡(54)은 Sn-Ag 합금, Sn-Cu 합금, Sn-Ag-Cu 합금 등으로 형성될 수 있고, 솔더 캡(54)은 무연(lead-free) 또는 유연(lead-containing)이 될 수 있다. 선행하는 단계에서 형성된 구조는 복합 웨이퍼(76)로 지칭된다.
복합 웨이퍼(76)를 복수의 패키지(78)로 분리하기 위해 복합 웨이퍼(76)상에서 다이-절단(die-saw) 단계가 수행된다. 패키지(78)는 서로 동일하고, 패키지(104) 각각은 양 디바이스 다이(20A, 20B), 기판 (12)의 조각, 및 상부 상호연결 구조체를 포함한다.
도 12는 본 개시의 일부 실시형태에 따라 형성되는 패키지(78)를 도시한다. 본 실시형태는 도 11에 도시된 실시형태와 유사하지만, 도 12에 도시된 실시형태에서 본드 패드(16, 34) 및 유전체 층(36A/36B)(도 11에 도시됨)은 형성되지 않는다. 본 개시의 일부 실시형태에 따르면, 도 12에 도시된 바와 같이, 블랭크 다이이기도 한 벌크 기판(12)은 퓨전 본딩 또는 접착을 통해 유전체 층(14)에 본딩된다. 유전체 층(14)의 형성은 도 1b를 참조하여 논의되었다. 본 개시의 일부 실시형태에 따르면, 층(14)은 실리콘 산화물 층과 같은 산화물 기반 유전체 층이고, 층(14)으로부터 기판(12) 및 기판(22A 및 22B)으로의 본딩은 퓨전 본딩이 될 수 있다. 본 개시의 대안적 실시형태에 따르면, 층(14)은 높은 열도전율(예컨대, 약 1W/mk보다 높음)을 갖는 TIM과 같은 접착 필름이고, 기판(12)은 유리 기판 또는 금속 기판이 될 수 있다.
도 13는 본 개시의 일부 실시형태에 따라 형성되는 패키지(78)를 도시한다. 이들 실시형태는 전기 커넥터(74)가 솔더 영역(때때로 C4 범프로 지칭됨)이라는 점을 제외하고는 도 11에 도시된 실시형태와 유사하다. 스트레스(stress)를 흡수하기 위해 폴리머 층이 형성될 수 있다. 예컨대, 도 13에 도시된 바와 같이, 폴리머 층(80)은 패시베이션 층(66) 위에 형성된다. 폴리머 층(80)은 폴리이미드, PBO, BCB 등으로 형성될 수 있다. 형성 방법은 예컨대 스핀 코팅을 포함할 수 있다. 폴리머 층(80)은 유동 가능한 형태로 분배된 다음 경화될 수 있다. 금속 패드(62)의 중심 부분을 노출시키도록 폴리머 층(80)이 패터닝된다.
이어서, 폴리머 층(80) 내의 개구를 충전하도록 포스트-패시베이션 상호연결부(PPI: Post-Passivation Interconnect)(84)가 형성된다. PPI(84)는 금속 패드(62)의 상부 표면과 접촉한다. 본 개시의 일부 실시형태에 따르면, PPI(84)의 형성은 시드 층(미도시)을 성막하는 단계 및 이어서 시드 층 위에 금속 층을 도금하는 단계를 포함한다. 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층(둘 모두 컨포멀 층일 수 있음)을 포함할 수 있다. 시드 층은 PVD(Physical Vapor Deposition)를 사용하여 성막될 수 있다. 시드 층 위에 도금된 도전성 물질은 구리 층, 금 층, 또는 구리 층 및 구리 층 위의 금 층을 포함할 수 있다. 도금은 예컨대, 전기 화학 도금(ECP: Electro-Chemical Plating) 또는 무전해(E-less: Electro-less) 도금을 사용하여 수행될 수 있다.
이어서, PPI(84)를 커버하도록 폴리머 층(82)이 형성된다. 폴리머 층(82)도 폴리이미드, PBO, BCB 등으로 형성될 수 있다. 이어서, UBM(68)이 형성되고, 솔더 볼을 배치하는 단계 및 이후에 솔더 영역(74)을 형성하기 위해 솔더 볼을 리플로우하는 단계가 후속된다.
도 14는 도 11, 도 12 및 도 13으로부터 추출된 RDL(56A)(유사한 구조를 갖는 RDL들 (56B 및 56C)을 갖는) 중 하나 및 UBM들(68) 중 하나의 확대도를 도시하고, 도 11, 도 12, 및 도 13에서의 다른 피처들은 간략함을 위해 도시되지 않는다. 확산 장벽 층(46) 및 UBM(68) 모두는 동일한 방향(도 14에서 위로 향함)을 향하는(facing) 개구부를 가지며, 개구부는 전기 커넥터(74)(도 11, 도 12 및 도 13)와 마주하는(face) 것으로 관찰된다. 패키지(78)(도 11, 도 12 및 도 13)가 디바이스 다이, 인터포저 또는 패키지 기판과 같은 다른 디바이스에 본딩될 때 스트레스가 생성되며 스트레스는 접합 포인트(joining point)로부터 확산 장벽 층(46) 및 UBM(68)으로 전파된다(propagate). 스트레스 발생 포인트를 향하는 개구부를 갖는 확산 장벽 층(46) 및 UBM(68)으로, 확산 장벽 층(46) 및 UBM(68)은 스트레스를 하부 구조체에 전달하지(passing down) 않고 더 잘 스트레스를 흡수할 수 있다. 그러나, 확산 장벽 층(46)과 UBM(68) 중 하나가 전기 커넥터(74)로부터 멀어지는 방향을 향하는 개구를 갖는 경우, 확산 장벽 층(46)과 UBM(68) 중 각각의 하나의 스트레스 흡수 능력이 저하된다.
도 11, 도 12 및 도 13에 도시된 바와 같은 패키지(78)는, 마이크로 채널(18)을 내장할 때, (도시된 좌측 단부 및 우측 단부와 같은) 대향 단부에 연결된 파이프(미도시)를 가질 수 있고, 냉각제가 마이크로-채널 내로 전달되어 디바이스 다이(20A 및 20B)에서 생성된 열을 멀리 도전시킬 수 있다.
3차원(3D) 패키징을 위한 몇몇 예시적인 프로세스 및 피처(feature)는 본 개시의 일부 실시형태에 따라 논의된다. 다른 피처들 및 프로세스들도 포함될 수 있다. 예컨대, 3D 패키징 또는 3DIC 디바이스의 검증 테스트를 돕기 위해 테스팅 구조체가 포함될 수 있다. 테스팅 구조체는 예컨대 3D 패키징 또는 3DIC의 테스팅, 프로브 및/또는 프로브 카드의 사용 등을 허용하는 재분배 층에 또는 기판 상에 형성된 테스트 패드를 포함할 수 있다. 검증 테스팅은 중간 구조체 및 최종 구조체에서 수행될 수 있다. 또한, 여기에 개시된 구조 및 방법은 수율을 증가시키고 비용을 감소시키기 위해 알려진 양호한 다이의 중간 검증을 통합하는 테스트 방법과 관련하여 사용될 수 있다.
본 발명의 실시형태는 몇가지 유익한 피쳐(feature)를 갖는다. 실리콘 웨이퍼에 일반적으로 사용되는 프로세스(예컨대, 다마신 프로세스)를 사용하여 미세 피치 RDL을 형성함으로써, 미세 피치 RDL은 미세 피치 RDL 모두를 통해 2개 이상의 디바이스 다이의 통신을 위한 능력을 제공하기에 충분히 얇게(좁게) 형성될 수 있다. 기존 프로세스에서는 RDL-라스트 프로세스(디바이스 본딩, 몰딩, 및 평탄화 후)를 사용하여 미세 피치 RDL을 구현할 수 없었다. CTE 미스매치로 인해 미세 피치 RDL이 형성되면 스트레스로 인해 파손되는 것으로 밝혀졌다. 본 개시의 일부 실시형태에 따르면, 미세 피치 RDL 하부에 폴리머 또는 몰딩 콤파운드가 사용되지 않는다. 대신, 실리콘 산화물 등의 산화물 기반 물질이 사용된다. 이것은 CTE 미스매치를 현저히 감소시키고 RDL 라스트 프로세스를 가능하게 한다. 더 나은 열 방산을 위해 패키지에 일부 열 방산 메커니즘이 내장되어 있다.
본 개시의 일부 실시형태에 따르면, 방법은 기판에 제1 디바이스 다이 및 제2 디바이스 다이를 본딩하는 단계; 및 갭 충전 물질로 제1 디바이스 다이 및 제2 디바이스 다이 사이의 갭을 충전하는 단계를 포함한다. 갭 충전 물질의 상부 부분은 제1 디바이스 다이 및 제2 디바이스 다이를 커버한다. 갭 충전 물질의 상부 부분을 관통하도록 비아가 형성된다. 비아는 제1 디바이스 다이 및 제2 디바이스 다이에 전기적으로 결합된다. 방법은, 다마신 프로세스를 사용하여 갭 충전 물질 위에 재분배 라인을 형성하는 단계; 및 재분배 라인 위에서 재분배 라인에 전기적으로 결합되는 전기 커넥터를 형성하는 단계를 더 포함한다. 청구항 1의 방법에서, 갭을 충전하는 단계는 산화물을 성막하는 단계를 포함한다. 실시형태에서, 기판에 제1 디바이스 다이 및 제2 디바이스 다이를 본딩하는 단계는 퓨전 본딩을 포함한다. 실시형태에서, 상기 방법은, 블랭크 반도체 기판인 기판으로 연장되는 제1 복수의 본드 패드를 형성하는 단계; 및 제1 디바이스 다이 및 제2 디바이스 다이의 반도체 기판으로 연장되는 제2 복수의 본드 패드를 형성하는 단계를 포함하고, 본딩은 금속 대 금속 직접 본딩을 통해 제2 복수의 본드 패드에 제1 복수의 본드 패드를 본딩하는 단계를 더 포함한다. 실시형태에서, 재분배 라인을 형성하는 단계는 제1 디바이스 다이와 제2 디바이스 다이를 상호연결하는 비아 및 복수의 금속 라인을 형성하는 단계를 포함한다. 실시형태에서, 기판과 재분배 라인 사이에 폴리머가 형성되지 않는다. 실시형태에서, 상기 방법은 동일 패키지에 기판 및 갭 충전 물질을 절단하는(sawing) 단계를 포함한다. 실시형태에서, 제1 디바이스 다이와 제2 디바이스 다이 모두는 동일 패키지 내에 있다. 실시형태에서, 상기 방법은 기판 내에 냉각제를 전달하도록 구성된 마이크로 채널을 형성하는 단계를 포함한다. 실시형태에서, 비아를 형성하는 단계는, 비아 개구를 형성하기 위해 제1 디바이스 다이 내에 갭 충전 물질과 패시베이션 층을 에칭하는 단계로서, 상부 금속 패드는 비아 개구에 노출되고, 상부 금속 패드는 제1 디바이스 다이의 로우-k 유전체 층 내에 있는, 갭 충전 물질과 패시베이션 층을 에칭하는 단계; 및 도전성 물질로 비아 개구를 충전하는 단계를 포함한다.
본 개시의 일부 실시형태에 따르면, 방법은, 열 확산기(heat spreader)에 제1 디바이스 다이 및 제2 디바이스 다이를 부착하는 단계; 유전체 물질 - 유전체 물질의 상부 부분은 제1 디바이스 다이와 제2 디바이스 다이를 커버함 - 로 제1 디바이스 다이와 제2 디바이스 다이 사이의 갭을 충전하는 단계; 유전체 물질의 상부 부분을 관통하는 비아 - 비아는 제1 디바이스 다이와 제2 디바이스 다이에 전기적으로 결합됨 - 를 형성하는 단계; 유전체 물질 위에 복수의 유전체 층을 형성하는 단계; 듀얼 다마신 프로세스를 사용하여 복수의 유전체 층 내에 재분배 라인을 형성하는 단계; 재분배 라인 위에서 재분배 라인에 전기적으로 결합되는 전기 커넥터를 형성하는 단계; 및 복수의 패키지를 형성하기 위해, 열 확산기를 통해, 유전체 물질 및 복수의 유전체 층을 커팅하도록 다이 절단(die saw)을 수행하는 단계를 포함한다. 실시형태에서, 다이 절단 이후에, 제1 디바이스 다이와 제2 디바이스 다이는 복수의 패키지 내의 동일 패키지 내에 있다. 실시형태에서, 재분배 라인은 약 0.8 ㎛보다 작은 피치를 갖는 미세 피치 RDL이다. 실시형태에서, 열 확산기는 유리 기판 또는 금속 기판을 포함하고, 제1 디바이스 다이 및 제2 디바이스 다이는 열 전달 물질(thermal interface material)을 통해 열 확산기에 부착된다. 실시형태에서, 열 확산기는 블랭크 벌크 실리콘 기판을 포함하고, 상기 방법은, 블랭크 벌크 실리콘 기판으로 연장되는 제1 복수의 본드 패드를 형성하는 단계; 및 제1 디바이스 다이 및 제2 디바이스 다이의 반도체 기판으로 연장되는 제2 복수의 본드 패드를 형성하는 단계를 더 포함하고, 상기 부착 단계는 하이브리드 본딩을 포함한다.
본 개시의 일부 실시형태에 따르면, 디바이스는, 블랭크 기판; 블랭크 기판에 본딩된 제1 디바이스 다이와 제2 디바이스 다이; 제1 디바이스 다이와 제2 디바이스 다이 사이의 갭을 충전하는 제1 부분과; 제1 디바이스 다이와 제2 디바이스 다이를 커버하는 제2 부분을 포함하는 갭 충전 물질; 제1 디바이스 다이와 제2 디바이스 다이에 전기적으로 결합하기 위해 갭 충전 물질의 제2 부분을 관통하는 비아; 갭 충전 물질 위의 복수의 유전체 층; 및 복수의 유전체 층 내의 복수의 재분배 라인을 포함하고, 복수의 재분배 라인은 듀얼 다마신 구조를 포함한다. 실시형태에서, 디바이스는, 비아와, 비아 위에서 비아에 연속적으로 연결되는 금속 라인을 포함하는 듀얼 다마신 구조 중 하나를 포함하고, 비아와 금속 라인은 조합으로, 비아와 금속 라인으로 연장되는 확산 장벽 층과 확산 장벽 층 위에 구리 함유 물질을 포함한다. 실시형태에서, 디바이스는, 블랭크 기판의 표면 상의 제1 유전체 층; 제1 디바이스 다이의 표면 상의 제2 유전체 층으로서, 제1 유전체 층은 유전체 대 유전체 본딩을 통해 제2 유전체 층에 본딩되는 것인, 제2 유전체 층; 제1 유전체 층 내의 제1 금속 패드; 및 제2 유전체 층 내의 제2 금속 패드를 더 포함하고, 제1 금속 패드는 금속 대 금속 본딩을 통해 제2 금속 패드에 본딩된다. 실시형태에서, 디바이스는 산화물인 갭 충전 물질을 포함한다. 실시형태에서, 디바이스는 블랭크 기판과 복수의 유전체층 사이에 폴리머가 존재하지 않는다.
본 개시의 일부 실시형태에 따르면, 디바이스는, 열 확산기; 열 확산기 위의 제1 산화물 층; 제1 산화물 층을 통해 열 확산기의 위에서 열 확산기에 본딩되는 제1 디바이스 다이; 제1 디바이스 다이를 둘러싸는 유전체 갭 충전 물질; 유전체 갭 충전 물질 위의 복수의 로우-k 유전체 층; 복수의 로우-k 유전체 층 내에 있고, 제1 디바이스 다이에 전기적으로 연결되는 복수의 금속 라인 및 비아; 및 복수의 금속 라인 및 비아 위에서 복수의 금속 라인 및 비아에 전기적으로 결합되는 복수의 솔더 영역을 포함한다. 실시형태에에서, 디바이스는 복수의 금속 라인을 포함하고, 비아는 듀얼 다마신 구조를 포함한다. 실시형태에서, 디바이스는 제1 디바이스 다이에 오버랩핑하는 상부 부분을 더 포함하는 유전체 갭 충전 물질을 포함하고, 디바이스는 제1 디바이스 다이에 전기적으로 결합하기 위해 유전체 갭 충전 물질의 상부 부분을 관통하는 도전성 비아를 더 포함한다. 실시형태에서, 디바이스는, 열 확산기 위의 제2 산화물 층; 및 제2 산화물 층을 통해 열 확산기 위에서 열 확산기에 본딩되는 제2 디바이스 다이를 포함하고, 복수의 금속 라인 및 비아는 제1 디바이스 다이 및 제2 디바이스 다이와 전기적으로 상호결합된다. 실시형태에서, 디바이스는 제1 디바이스 다이의 표면 상의 제3 산화물 층을 더 포함하고, 제3 산화물 층은 제1 산화물 층에 본딩된다. 실시형태에서, 디바이스는 제1 산화물 층으로 연장되는 제1 본드 패드; 및 제3 산화물 층으로 연장되는 제2 본드 패드를 더 포함하고, 제1 본드 패드는 또한 제2 본드 패드에 본딩된다. 실시형태에서, 디바이스는 열 확산기로 더 연장되는 제1 본드 패드를 포함한다. 실시형태에서, 디바이스는 반도체 기판을 포함하는 제1 디바이스 다이를 포함하고, 제2 본드 패드는 반도체 기판으로 더 연장된다. 실시형태에서, 디바이스는 그리드(grid)를 형성하는 제1 본드 패드와 제2 본드 패드 각각을 포함한다.
본 개시의 일부 실시형태에 따르면, 디바이스는, 열 확산기; 열 확산기 위에서 열 확산기에 부착되는 제1 디바이스 다이 및 제2 디바이스 다이; 제1 디바이스 다이 및 제2 디바이스 다이를 둘러싸는 유전체 갭 충전 물질; 제1 디바이스 다이 및 제2 디바이스 다이에 전기적으로 결합하기 위해 유전체 갭 충전 물질을 관통하는 비아; 비아 위에서 비아에 전기적으로 결합하고 듀얼 다마신 구조를 포함하는 복수의 재분배 라인; 및 복수의 재분배 라인에 전기적으로 결합되는 복수의 전기 커넥터를 포함한다. 실시형태에서, 디바이스는 반도체 물질을 포함하는 열 확산기를 포함한다. 실시형태에서, 디바이스는 반도체 기판을 포함하는 제1 디바이스 다이를 포함하고, 제1 디바이스 다이는 금속 패드를 통해 열 확산기에 본딩되고, 금속 패드는 제1 디바이스 다이의 반도체 기판으로 연장된다. 실시형태에서, 디바이스는 금속으로 형성된 열 확산기를 포함한다. 실시형태에서, 디바이스는 제1 디바이스 다이의 알루미늄 패드와 접촉하는 비아를 포함한다. 실시형태에서, 디바이스는 제1 디바이스 다이의 상부 금속 패드와 접촉하는 비아 중 하나를 포함하고, 상부 금속 패드는 로우-k 유전체 층이다.
본 개시의 일부 실시형태에 따르면, 방법은, 블랭크 기판에 제1 디바이스 다이 및 제2 디바이스 다이를 본딩하는 단계; 제1 디바이스 다이와 제2 디바이스 다이 사이의 갭을 충전하기 위해 산화물 층을 형성하는 단계; 산화물 층 위에 재분배 라인을 형성하는 단계로서, 제1 디바이스 다이와 제2 디바이스 다이는 재분배 라인을 통해 전기적으로 상호결합되는 것인, 재분배 라인을 형성하는 단계; 재분배 라인의 위에서 재분배 라인에 전기적으로 결합되는 전기 커넥터를 형성하는 단계; 및 복수의 패키지를 형성하기 위해 블랭크 기판 및 산화물 층을 절단하는 단계로서, 제1 디바이스 다이와 제2 디바이스 다이는 복수의 패키지 중 하나의 패키지 내에 있는 것인, 블랭크 기판 및 산화물 층을 절단하는 단계를 포함한다. 실시형태에서, 본딩은 퓨전 본딩을 포함한다. 실시형태에서, 본딩은 금속 대 금속 직접 본딩을 더 포함한다. 실시형태에서, 본딩은 열 전달 물질을 통해 수행된다. 실시형태에서, 블랭크 기판은 반도체 기판 상에 능동 디바이스가 형성되지 않은 반도체 기판이다.
본 개시의 일 실시형태에 따른 방법은, 기판에 제1 디바이스 다이 및 제2 디바이스 다이를 본딩하는 단계; 갭 충전 물질 - 상기 갭 충전 물질의 상부 부분은 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이를 커버함 - 로 상기 제1 디바이스 다이와 상기 제2 디바이스 다이 사이의 갭을 충전하는 단계; 상기 갭 충전 물질의 상부 부분을 관통하는 비아 - 상기 비아는 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이에 전기적으로 결합됨 - 를 형성하는 단계; 다마신 프로세스(damascene process)를 사용하여 상기 갭 충전 물질 위에 재분배 라인을 형성하는 단계; 및 상기 재분배 라인 위에서 상기 재분배 라인에 전기적으로 결합되는 전기 커넥터를 형성하는 단계를 포함한다.
본 개시의 일 실시형태에 따른 방법에 있어서, 상기 갭을 충전하는 단계는 산화물을 성막하는 단계를 포함한다.
본 개시의 일 실시형태에 따른 방법에 있어서, 상기 기판에 제1 디바이스 다이 및 제2 디바이스 다이를 본딩하는 단계는 퓨전 본딩(fusion bonding)을 포함한다.
본 개시의 일 실시형태에 따른 방법은, 블랭크 반도체 기판인 상기 기판으로 연장되는 제1 복수의 본드 패드를 형성하는 단계; 및 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이의 반도체 기판으로 연장되는 제2 복수의 본드 패드를 형성하는 단계를 더 포함하고, 상기 본딩하는 단계는, 금속 대 금속(metal-to-metal) 직접 본딩을 통해 상기 제2 복수의 본드 패드에 상기 제1 복수의 본드 패드를 본딩하는 단계를 더 포함한다.
본 개시의 일 실시형태에 따른 방법에 있어서, 상기 재분배 라인을 형성하는 단계는 상기 제1 디바이스 다이와 상기 제2 디바이스 다이를 상호연결하는 복수의 금속 라인 및 비아를 형성하는 단계를 포함한다.
본 개시의 일 실시형태에 따른 방법에 있어서, 상기 기판과 상기 재분배 라인 사이에 폴리머가 형성되지 않는다.
본 개시의 일 실시형태에 따른 방법은, 상기 갭 충전 물질과 상기 기판을 동일 패키지로 절단하는(sawing) 단계를 더 포함한다.
본 개시의 일 실시형태에 따른 방법에 있어서, 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이 모두는 상기 동일 패키지 내에 있다.
본 개시의 일 실시형태에 따른 방법은, 상기 기판 내에, 냉각제를 전달하도록 구성된 마이크로 채널을 형성하는 단계를 더 포함한다.
본 개시의 일 실시형태에 따른 방법에 있어서, 상기 비아를 형성하는 단계는, 비아 개구 - 상부 금속 패드는 상기 비아 개구로 노출되고, 상기 상부 금속 패드는 상기 제1 디바이스 다이의 로우-k 유전체 층 내에 있음 - 를 형성하기 위해 상기 제1 디바이스 다이 내에 상기 갭 충전 물질 및 패시베이션 층을 에칭하는 단계; 및 도전성 물질로 상기 비아 개구를 충전하는 단계를 포함한다.
본 개시의 다른 실시형태에 따른 방법은, 열 확산기에 제1 디바이스 다이 및 제2 디바이스 다이를 부착하는 단계; 유전체 물질 - 상기 유전체 물질의 상부 부분은 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이를 커버함 - 로 상기 제1 디바이스 다이와 상기 제2 디바이스 다이 사이의 갭을 충전하는 단계; 상기 유전체 물질의 상부 부분을 관통하는 비아 - 상기 비아는 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이에 전기적으로 결합됨 - 를 형성하는 단계; 상기 유전체 물질 위에 복수의 유전체 층을 형성하는 단계; 듀얼 다마신 프로세스(dual damascene process)를 사용하여 상기 복수의 유전체 층 내에 재분배 라인을 형성하는 단계; 상기 재분배 라인 위에서 상기 재분배 라인에 전기적으로 결합되는 전기 커넥터를 형성하는 단계; 및 복수의 패키지를 형성하기 위해 상기 열 확산기, 상기 유전체 물질, 및 상기 복수의 유전체 층을 커팅하도록 다이 절단을 수행하는 단계를 포함한다.
본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 다이 절단 이후에, 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이는 상기 복수의 패키지 내의 동일 패키지 내에 있다.
본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 재분배 라인은 약 0.8 ㎛보다 작은 미세 피치 RDL이다.
본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 열 확산기는 유리 기판 또는 금속 기판을 포함하고, 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이는 열 전달 물질을 통해 상기 열 확산기에 부착된다.
본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 열 확산기는 블랭크 벌크 실리콘 기판을 포함하고, 상기 방법은, 상기 블랭크 벌크 실리콘 기판으로 연장되는 제1 복수의 본드 패드를 형성하는 단계; 및 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이의 반도체 기판으로 연장되는 제2 복수의 본드 패드를 형성하는 단계를 더 포함하고, 상기 부착하는 단계는 하이브리드 본딩을 포함한다.
본 개시의 또 다른 실시형태에 따른 디바이스는, 블랭크 기판; 상기 블랭크 기판에 본딩되는 제1 디바이스 다이 및 제2 디바이스 다이; 갭 충전 물질로서, 상기 제1 디바이스 다이와 상기 제2 디바이스 다이 사이의 갭을 충전하는 제1 부분; 및 상기 제1 디바이스 다이와 상기 제2 디바이스 다이를 커버하는 제2 부분을 포함하는, 상기 갭 충전 물질; 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이에 전기적으로 결합하기 위해 상기 갭 충전 물질의 상기 제2 부분을 관통하는 비아; 상기 갭 충전 물질 위의 복수의 유전체 층; 및 상기 복수의 유전체 층 내에 있고 듀얼 다마신 구조를 포함하는 복수의 재분배 라인을 포함한다.
본 개시의 또 다른 실시형태에 따른 디바이스에 있어서, 상기 듀얼 다마신 구조 중 하나는 비아 및 상기 비아 위에서 상기 비아에 연속적으로 연결되는 금속 라인을 포함하고, 상기 비아 및 상기 금속 라인은 조합으로, 상기 비아와 상기 금속 라인 모두로 연장되는 확산 장벽 층; 및 상기 확산 장벽 층 위의 구리 함유 물질을 포함한다.
본 개시의 또 다른 실시형태에 따른 디바이스는, 상기 블랭크 기판의 표면 상의 제1 유전체 층; 상기 제1 디바이스 다이의 표면 상의 제2 유전체 층; 상기 제1 유전체 층 내의 제1 금속 패드; 및 상기 제2 유전체 층 내의 제2 금속 패드를 더 포함하고, 상기 제1 유전체 층은 유전체 대 유전체 본딩을 통해 상기 제2 유전체 층에 본딩되고, 상기 제1 금속 패드는 금속 대 금속 본딩을 통해 상기 제2 금속 패드에 본딩된다.
본 개시의 또 다른 실시형태에 따른 디바이스에 있어서, 상기 갭 충전 물질은 산화물이다.
본 개시의 또 다른 실시형태에 따른 디바이스에 있어서, 상기 블랭크 기판과 상기 복수의 유전체 층 사이에 폴리머가 존재하지 않는다.
상기 내용은 당업자가 본 발명의 상세한 내용을 더 잘 이해할 수 있도록 몇가지 실시형태의 특징의 개요를 설명한 것이다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 디자인 또는 수정하기 위한 기초로서 본 발명을 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 발명의 사상 및 범위로부터 벗어나지 않는다는 것과 본 발명의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.

Claims (10)

  1. 방법에 있어서,
    블랭크 기판의 내부로 연장되는 제1 복수의 본드 패드를 형성하는 단계;
    제1 디바이스 다이 및 제2 디바이스 다이의 반도체 기판의 내부로 연장되는 제2 복수의 본드 패드를 형성하는 단계;
    상기 제1 복수의 본드 패드를 상기 제2 복수의 본드 패드에 본딩하여, 상기 블랭크 기판에 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이를 본딩하는 단계;
    갭 충전 물질 - 상기 갭 충전 물질의 상부 부분은 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이를 커버함 - 로 상기 제1 디바이스 다이와 상기 제2 디바이스 다이 사이의 갭을 충전하는 단계;
    상기 갭이 충전된 이후에, 상기 갭 충전 물질의 상부 부분을 관통하는 비아 - 상기 비아는 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이에 전기적으로 결합됨 - 를 형성하는 단계;
    다마신 프로세스(damascene process)를 사용하여 상기 갭 충전 물질 위에 재분배 라인을 형성하는 단계; 및
    상기 재분배 라인 위에서 상기 재분배 라인에 전기적으로 결합되는 전기 커넥터를 형성하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 갭을 충전하는 단계는 산화물을 성막하는 단계를 포함하는 것인, 방법.
  3. 삭제
  4. 제1항에 있어서,
    상기 본딩하는 단계는, 금속 대 금속(metal-to-metal) 직접 본딩을 통해 상기 제2 복수의 본드 패드에 상기 제1 복수의 본드 패드를 본딩하는 단계를 더 포함하는 것인, 방법.
  5. 제1항에 있어서,
    상기 블랭크 기판과 상기 재분배 라인 사이에 폴리머가 형성되지 않는 것인, 방법.
  6. 제1항에 있어서,
    상기 갭 충전 물질과 상기 블랭크 기판을 동일 패키지로 절단하는(sawing) 단계를 더 포함하는, 방법.
  7. 제1항에 있어서,
    상기 블랭크 기판 내에, 냉각제를 전달하도록 구성된 마이크로 채널을 형성하는 단계를 더 포함하는, 방법.
  8. 제1항에 있어서,
    상기 비아를 형성하는 단계는,
    비아 개구 - 상부 금속 패드는 상기 비아 개구로 노출되고, 상기 상부 금속 패드는 상기 제1 디바이스 다이의 로우-k 유전체 층 내에 있음 - 를 형성하기 위해 상기 제1 디바이스 다이 내의 패시베이션 층 및 상기 갭 충전 물질을 에칭하는 단계; 및
    도전성 물질로 상기 비아 개구를 충전하는 단계
    를 포함하는 것인, 방법.
  9. 방법에 있어서,
    열 확산기(heat spreader)에 제1 디바이스 다이 및 제2 디바이스 다이를 부착하는 단계;
    유전체 물질 - 상기 유전체 물질의 상부 부분은 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이를 커버함 - 로 상기 제1 디바이스 다이와 상기 제2 디바이스 다이 사이의 갭을 충전하는 단계;
    상기 갭이 충전된 이후에, 상기 유전체 물질의 상부 부분을 관통하는 비아 - 상기 비아는 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이에 전기적으로 결합됨 - 를 형성하는 단계;
    상기 유전체 물질 위에 복수의 유전체 층을 형성하는 단계;
    듀얼 다마신 프로세스(dual damascene process)를 사용하여 상기 복수의 유전체 층 내에 재분배 라인을 형성하는 단계;
    상기 재분배 라인 위에서 상기 재분배 라인에 전기적으로 결합되는 전기 커넥터를 형성하는 단계; 및
    복수의 패키지를 형성하기 위해 상기 열 확산기, 상기 유전체 물질, 및 상기 복수의 유전체 층을 커팅하도록 다이 절단을 수행하는 단계
    를 포함하고,
    상기 열 확산기는 상기 열 확산기 내부로 연장하는 제1 복수의 본드 패드를 포함하고, 상기 제1 및 제2 디바이스 다이의 반도체 기판은 제2 복수의 본드 패드를 포함하며,
    상기 부착하는 단계는 상기 제1 복수의 본드 패드를 상기 제2 복수의 본드 패드에 본딩하는 단계를 포함하는 것인, 방법.
  10. 디바이스에 있어서,
    트렌치를 갖는 제1 면과, 상기 제1 면에 반대되는 제2 면을 포함하는 제1 블랭크 기판;
    상기 제1 블랭크 기판의 제1 면 상에 배치되며, 상기 제1 면의 트렌치와 연결되는 개구를 포함하는 제2 블랭크 기판;
    상기 제1 블랭크 기판의 제2 면에 본딩되는 제1 디바이스 다이 및 제2 디바이스 다이;
    갭 충전 물질로서,
    상기 제1 디바이스 다이와 상기 제2 디바이스 다이 사이의 갭을 충전하는 제1 부분; 및
    상기 제1 디바이스 다이와 상기 제2 디바이스 다이를 커버하는 제2 부분
    을 포함하는, 상기 갭 충전 물질;
    상기 제1 디바이스 다이 및 상기 제2 디바이스 다이에 전기적으로 결합하기 위해 상기 갭 충전 물질의 상기 제2 부분을 관통하는 비아;
    상기 갭 충전 물질 위의 복수의 유전체 층; 및
    상기 복수의 유전체 층 내에 있고 듀얼 다마신 구조를 포함하는 복수의 재분배 라인
    을 포함하고,
    상기 제1 블랭크 기판은 상기 제1 블랭크 기판의 상기 제2 면으로부터 상기 제1 블랭크 기판의 내부로 연장하는 제1 복수의 본드 패드를 포함하고, 상기 제1 및 제2 디바이스 다이의 반도체 기판은 제2 복수의 본드 패드를 포함하며, 상기 제1 복수의 본드 패드는 상기 제2 복수의 본드 패드에 본딩된 것인, 디바이스.
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