KR100863364B1 - Ｗｌｐ의 패키지 분리방법 - Google Patents

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천 후이 유
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흐시엔-웬 흐수
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어드벤스드 칩 엔지니어링 테크놀로지, 인크.
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Abstract

본 발명은 반도체 장치 패키지 싱귤레이션 방법을 제공한다. 이러한 방법은 다이싱될 표시선을 마킹하기 위하여 웨이퍼의 기판의 후방면에 포토 에폭시층을 프린트하는 단계를 포함한다. 그후, 포토 에폭시층에서 마킹을 따라 기판을 에칭하는 단계가 실행된다. 전형적인 아트 디자인용 칼로 패널을 각각의 패키지로 다이싱하는 단계는 각각의 다이에서 거친 엣지를 피할 수 있을 뿐만 아니라 싱귤레이션 처리과정의 비용을 절감할 수 있다.
집적회로, 버퍼층, 에칭, 절단선, 홈, 포토 에폭시, 볼, 다이, 전기연결부

Description

ＷＬＰ의 패키지 분리방법{METHOD FOR SEPARATING PACKAGE OF WLP}
도1은 종래기술에 따른 팬아웃 웨이퍼(패널) 레벨 패키지의 개략적인 측면도.
도2A 내지 도2C는 본 발명에 따른 반도체 웨이퍼의 개략도.
도2D 내지 도2F는 본 발명의 실시예에 따른 반도체 웨이퍼의 개략도.
도3A 내지 도3D는 본 발명에 따른 각각의 반도체 장치 패키지 구조체의 개략도.
[도면의 주요부분에 대한 부호의 설명]
102: 기판 105: 다이
200: 웨이퍼 202: 기판
205: 다이(칩) 207: 금속볼
210: 홈 212: 절단선
본 발명은 반도체 장치 패키징에 관한 것으로서, 특히 패널을 별개의 패키지로 분할하기 위한 반도체 장치 패키지의 다이싱 방법에 관한 것이다.
전자부품 산업에 있어서, 집적회로(IC)는 전형적으로 반도체 기판으로 제조되며; 이러한 반도체 기판은 다이(칩)로 알려져 있으며, 통상적으로는 실리콘으로 제조된다. 실리콘 다이(칩)는 전형적으로 대형 패키지로 조립되어, 실리콘의 입력/출력 접점 사이에서 거리나 피치의 효과적인 확장을 제공하므로써, 인쇄회로기판으로의 부착을 적합하게 하는데 사용되며; 또한 IC를 기계적 및 환경적 손상으로부터 보호하는데 사용된다.
통상적으로, IC는 웨이퍼로부터 다이싱된 후 하나씩 패키지된다. 웨이퍼 레벨 패키지(wafer level package: WLP) 또는 다이(칩) 스케일 패키지(chip scale package: CSP)는 직접 부착된 플립칩 장치에 대한 또 다른 해결책을 제공하기 위해 개발되었으며, 다수의 다이스는 패키지된 후, 별개의 장치로 분리된다. 톱질에 의한 다이 분리 또는 다이싱은 반도체 기판을 개별적인 다이로 절단하는 처리과정이다. 웨이퍼 다이싱 기법은 고효율과 고수율 및 저비용 등과 같은, 패키지에 관한 모든 요구사항을 만족시키기 위해 급속히 진보되어 왔다.
도1은 종래기술에 따른 웨이퍼(100)에서의 다수의 플립칩 장치(100)의 측면도이다. 상기 플립칩(100)은 통상적으로 제조되는 IC 장치 구조를 갖는, 금속 패드(106)가 구비된 다이(105)를 포함한다. 상기 다이(105)는 접착제층(104)을 통해 기판(102)에 고착되며; 다이(105)는 재분배층(redistribution layer: RDL) 트레이스(trace) 등과 같은, 다수의 전기연결부(108)를 포함한다. 상기 전기연결부(108)에는 땜납 볼(107) 등과 같은 범프가 형성된다. 보호층(109)은 전기연결부(108)의 일부를 노출시켜 땜납 볼(107)의 형성을 허용하도록, 전기연결부(108)를 덮는다. 또한, 기판(102)의 바닥면에는 버퍼 필름(101)이 인가된다.
장치(100)는 땜납 볼(107)을 갖는 표면으로부터 점선(110)을 따라 톱질 블레이드 절단에 의해, 서로 분리되고 또한 패널의 나머지로부터도 분리된다. 다이싱 블레이드는 일반적으로 몇몇 단단한 물질로 제조되며, 이러한 블레이드의 종류로는 다음과 같이 상용가능한 블레이드 즉, (1)소결된 다이아몬드 블레이드와 (2)도금된 다이아몬드 블레이드와 (3)수지 다이아몬드 블레이드가 있다. 상기 소결된 다이아몬드 블레이드에서, 다이아몬드 입자는 황동이나 구리 등과 같은 연질 금속에 융해되거나, 또는 강력한 야금 처리과정에 의해 합체된다. 상기 도금된 다이아몬드 블레이드에서, 다이아몬드 입자는 전기도금 처리과정에 의해 생성된 니켈 본드에 지지된다. 상기 수지 다이아몬드 블레이드에서, 다이아몬드 입자는 균질의 매트릭스를 생성하기 위해 수지에 지지된다. 실리콘 웨이퍼 다이싱은 도금된 다이아몬드 블레이드에 의해 지배되며, 이러한 용도에는 가장 성공적인 것으로 판명되었다.
웨이퍼 및 패널의 톱질 절단은 본 기술분야에서는 통상적인 표준이며, 이러한 절단으로 인해 결점이 발생된다. 톱의 블레이드는 시간의 경과에 따라 마모된다. 이것은 블레이드가 새로운 것으로 교체되어 연속적으로 절단하였을 때, 불일치한 절단 품질로 나타난다. 결과적으로, 작업자는 블레이드가 그 유효수명에 도달하였을 때를 예견해야만 한다. 그러나, 이것은 정확하게 예견할 수 없다. 따라서, 톱의 블레이드는 그 유효수명에 도달하기 전에 교체되며, 톱의 블레이드의 조기교체로 인해 설비비가 높아지게 된다. 또한, 톱의 블레이드는 톱질중에 작업부재에, 특히 작업부재의 표면에 기계적 응력을 유도한다. 이러한 응력으로 인해, 톱의 블레이드는 초박형 웨이퍼 등과 같은 매우 얇은 작업부재의 절단에는 사용될 수 없다. 극초단파와, 하이브리드 회로와, 메모리와, 컴퓨터와, 방어용 및 의료용 전자제품등에서의 집적회로 기술의 사용이 증가함에 따라, 본 기술분야에서는 새롭고 어려운 문제점에 봉착하게 되었다.
톱을 사용함에 따른 또 다른 결점은 시간소모적이라는 점이다. 통상적으로 웨이퍼를 처리하는데는 2시간 내지 3시간이 걸린다. 이것은 제품의 수율에 영향을 끼치지는 않지만, 웨이퍼 및 패널의 처리에 비용이 소요된다.
톱의 블레이드에 의한 웨이퍼 다이싱의 또 다른 결점은 비용이 소요된다는 점이다. 블레이드는 일반적인 블레이드가 아니기 때문에, 일반적인 칼보다는 훨씬 비싸다. 하나의 다이싱 블레이드에 대한 비용은 60달러이며, 각각의 다이싱 기계는 디자인에 따라 하나 이상의 블레이드를 갖게 된다.
톱의 블레이드로 웨이퍼를 다이싱하는데는 또 다른 결점이 내포되어 있다. 각각의 다이의 다이싱 톱에 의해 절단된 엣지는 거칠다. 절단 처리과정은 연마 처리과정 및 컷오프 동작처럼 기계적인 마찰 처리과정이기 때문에, 각각의 다이의 엣지는 통상적으로 매우 거칠고 부서지기 쉽다.
상술한 바와 같은 점을 극복하기 위해, 본 발명은 WLP를 위한 개선된 패키지 분리방법을 제공한다.
상술한 바와 같은 목적 및 기타 다른 목적을 달성하기 위해, 본 발명의 목적에 따른 반도체 장치 패키지 다이싱 방법과 그 제조방법이 설명된다.
본 발명의 반도체 장치 패키지 다이싱 방법은 다이싱 톱에 의한 다이싱후, 각각의 패키지에서 거친 엣지를 피할 수 있다.
본 발명의 다이싱 방법은 다이싱 톱을 사용하기 때문에 고비용을 피할 수 있으며, 패널의 다이싱이라는 시간소모적인 문제점을 피할 수 있다.
본 발명은 웨이퍼 레벨 패키지의 패키지를 분리하는 방법을 제공한다. 이러한 방법은 (a)각각의 다이를 표시하는 홈이 구비된 버퍼층을 기판의 제1표면에 프린트하는 단계와, (b)칼 등과 같은 기계적 힘으로 절단선을 따라 웨이퍼 레벨 패키지의 제2면으로부터 패키지를 절단하는 단계와, (c)상기 홈을 따라 웨이퍼 레벨 패키지 장치의 기판을 통해 에칭하는 단계를 포함한다.
상기 버퍼층의 물질은 포토 에폭시를 포함한다. 상기 홈의 깊이는 버퍼층의 두께와 동일하다. 홈의 폭은 고정되어 있다. 상기 에칭 단계는 습식 에칭 처리과정을 포함하며; 에칭액은 염화 제2철과, 염화 구리와, 과산화황산암모늄을 포함한다. 에칭 단계에서 기판층의 물질은 실리콘, 유리, 합금42, 석영 또는 세라믹을 포함한다. 에칭 단계에서의 칼은 아트 디자인용 칼을 포함한다.
또 다른 특징에 따르면, 본 발명은 반도체 장치 패키지 구조체를 제공한다. 이러한 구조체는 다이의 제1표면상에 다수의 전기 접점이 구비된 다이를 포함한다. 상기 접점에는 다수의 도전성 볼이 연결되어 있다. 기판은 다이의 제2표면에 고착된다. 제1버퍼층은 다이에 인접하여 기판상에 형성된다. 제2버퍼층은 기판 위에 형성된다. 상기 기판 및 제2버퍼층은 제1버퍼층에 대해 오목부를 갖는다. 보호층에서의 오목부는 홈폭의 절반과 거의 비슷하다.
버퍼층은 다이스 또는 기판의 측부가 외부 물체와 충돌하였을 때 다이스나 기판이 손상되는 것을 막을 수 있는 기능을 갖는다.
본 발명의 기타 다른 목적과 특징 및 장점은 첨부된 도면을 참조한 하기의 상세한 설명에 의해 보다 명확하게 이해될 것이다.
하기에는 반도체 장치(집적회로 등과 같은) 또는 기판을 제조하기 위한 방법 및 구조체가 서술될 것이다. 하기의 설명에 있어서, 본 발명의 완전한 이해를 제공하기 위해 여러 가지 특징이 상세히 설명될 것이며, 본 발명의 범주는 이에 한정되지 않고 첨부의 청구범위에 의해 설정된다.
도2A에 있어서, 웨이퍼(200)의 일부는 금속 패드(206)를 갖는 다수의 다이(칩)(205)과, 인쇄회로기판(도시않음)과 전기적으로 결합되어 형성된 접점 금속볼(207)을 포함한다. 보호층(209)은 전기연결부(208)의 일부를 노출시켜 접점 금속볼(207)이 형성되도록, 전기연결부(208)를 덮는다.
다이(칩)(205)의 후방측 표면은 접착제층(204)을 통해 기판(202)상에 직접 고착되며, 제1버퍼층(203)은 다이(칩)(205)에 인접하여 기판(202)에 형성된다. 기판(202)의 칫수는 다이(칩)(205)의 칫수 보다 크다는 것을 인식해야 한다. 상기 전기연결부(208)는 예를 들어 스퍼터링에 의해 형성된 Ti/Cu 합금 및/또는 전기도금에 의해 형성된 Cu/Ni/Au 합금 등과 같은 금속합금이다. 제1버퍼층(203)의 물질은 실리콘 고무, 실리콘 수지, 탄성 PU, 다공성 PU, 아크릴 고무, 청테이프 또는 UV 테이프 등처럼 탄성물질인 코어 물질을 포함한다. 기판(202)은 실리콘, 유리, 합금42, 석영 또는 세라믹을 포함하며; 본 발명은 이에 한정되지 않는다.
일실시예에서, 본 발명에 따른 다이싱 방법의 제1단계는 기판(202)의 후방측에 제2버퍼층(201)을 프린트하는 것이다. 제2버퍼층(201)내의 각각의 다이(칩)(205) 사이에는 홈(210)이 배치되어 있으며, 이러한 홈은 대체로 제1버퍼층(203)과 정렬된다. 각각의 홈(210) 사이의 거리는 대체로 고정되어 있으며, 다이싱후 각각의 장치 패키지의 크기에 의존한다. 각각의 홈(210)의 깊이는 대체로 제2버퍼층(201)의 두께와 동일하다. 제2버퍼층(201)의 물질은 포토 에폭시를 포함한다.
도2B에 있어서, 본 발명에 따른 다이싱 방법의 제2단계는 버퍼층(203)에서 절단선(212)을 따라 웨이퍼(200)를 절단하는 것이다. 상기 절단선(212)은 홈(210)의 중앙에 맞추어져 있다. 다이싱 단계는 땜납 볼을 갖는 측부로부터 실행된다. 버퍼층(203)의 물질은 아트 디자인용 칼 등과 같은 어떠한 종류의 칼에 의해서도 쉽게 절단될 수 있는 실리콘 고무를 포함한다.
상술한 바와 같이 실행된 다이싱 단계후, 본 발명에 따른 다이싱 방법의 제3단계는 홈(210)을 따라 기판(202)을 에칭하는 것이다. 제2버퍼층(201)은 그 내부에 홈을 가지며, 이러한 홈은 각각의 다이의 표시선을 나타낸다. 버퍼층(201)은 다이스의 측부가 측방향의 외부 물체와 충돌하였을 때, 다이의 접점 영역이 적어짐에 따라 다이의 측방향 손상을 감소시키는 기능을 갖게 된다.
도2C에 도시된 바와 같이, 기판(202)은 제2버퍼층(201)내의 홈(210)을 따라 습식 에칭처리에 의해 에칭된다. 에칭액은 염화 제2철과, 염화 구리와, 과산화황산암모늄을 포함한다. 또한 기판(202)은 에칭 루트(211)에 의해 분리된 부분으로 분 할된다. 상기 에칭 루트(211)는 제2버퍼층(201)내의 홈(210)으로부터 제1버퍼층(203)으로 시작된다.
도2D에 도시된 바와 같이 에칭 루트(211)와 제1버퍼층(203) 사이에는 기판(202)의 작은 부분이 존재할 수 있다. 일실시예에서, 에칭 루트(211)와 제1버퍼층(203) 사이의 나머지부분(214)의 두께는 50um 이하이다.
제2단계 및 제3단계는 바뀔 수 있으며, 기판층의 에칭후 웨이퍼(200)를 여러개의 분리된 패키지로 절단할 수 있다. 일실시예에서, 상기 에칭 루트(211)는 도2E에 도시된 바와 같이 실리콘 고무, 실리콘 수지, 탄성 PU, 다공성 PU, 아크릴 고무, 청테이프 또는 UV 테이프 등처럼 탄성물질인 코어 물질을 포함한다. 절단 처리과정은 웨이퍼(200)의 양측으로부터 실행될 수 있다.
도2F에는 본 발명의 또 다른 실시예가 도시되어 있다. 에칭 단계는 절단 단계 이전에 실행된다. 기판(202)의 나머지부분(214)은 50um 이하이며, 코어 물질(213)은 상기 에칭 루트(211)에 충진된다. 그후, 웨이퍼(200)의 양측으로부터 절단 처리과정이 실행된다.
본 발명에 따른 다이싱 처리과정후, 패널은 여러개의 패키지로 분리되며, 본 발명에 따르면 도3A 내지 도3D에 도시된 바와 같이 4가지 종류의 패키지 구조체가 제공된다. 도3A에 있어서, 기판(202)은 전체가 에칭되어, 기판(202)의 엣지 및 제2버퍼층(201)을 따라 오목부(215)가 형성된다. 도3B에 있어서, 상기 오목부(215)에는 코어 물질(213)이 충진된다. 도3C에 있어서, 기판(202)은 전체가 에칭되지는 않으며, 이에 따라 나머지부분(214)은 패키지의 엣지를 따라 남게 된다. 도3D에 있어서, 오목부(215) 및 기판(202)의 나머지부분(214)을 갖는 패키지는 엣지를 따라 코어 물질(213)로 충진된다.
본 발명의 다른 특징에 따르면, 본 발명은 제2버퍼층(201) 및 기판층(202)의 엣지가 버퍼층(203)에 오목부를 갖는 반도체 장치 패키지 구조체를 제공한다. 다이(213)의 구조체는 도1에 도시된 바와 같이 공지의 기법에 의해 절단된 일반적인 다이와는 상이하다. 일반적인 다이싱 톱에 의해 절단된 다이(111)의 각각의 층의 폭은 대체로 동일하다. 다이(111)의 엣지는 일반적인 톱질 효과로 인해 거칠어질 수도 있다.
따라서 본 발명에 따르면, 본 발명의 방법에 의해 다이싱된 상술한 바와 같은 반도체 장치 패키지 구조체는 일반적인 다이싱 방법에 의해 실행된 일반 장치의 구조체와는 상이하다. 일반 장치의 구조체의 엣지는 모든 층이 동시에 절단되기 때문에, 부드럽다. 버퍼층 및 기판층의 엣지의 내부에는 오목부가 존재한다. 이러한 특수한 구조체는 장치가 본 발명에 따른 방법에 의해 다이싱되었는지의 여부를 결정하는데 사용된다.
본 발명은 양호한 실시예를 참조로 서술되었기에 이에 한정되지 않으며, 당업자라면 첨부된 청구범위로부터의 일탈없이 본 발명에 다양한 변형과 수정이 가해질 수 있음을 인식해야 한다.

Claims (10)

  1. 웨이퍼 레벨 패키지의 기판상에서 IC 패키지를 분리하는 방법에 있어서,
    상기 기판의 제1표면상에 하나 이상의 다이를 형성하는 단계와,
    상기 기판의 제1표면상에 상기 하나 이상의 다이에 인접해서 제1버퍼층을 형성하는 단계와,
    상기 기판의 제2표면상에, 각각의 상기 IC 패키지중의 하나를 나타내는 홈을 갖는 제2버퍼층을 형성하는 단계와,
    상기 홈을 따라 상기 웨이퍼 레벨 패키지의 상기 기판을 에칭하여 개구를 형성하는 단계와,
    상기 제2표면 또는 상기 제1표면으로부터 기계적 힘에 의해 절단선을 따라 상기 IC 패키지를 절단하는 단계를 포함하며,
    상기 제1 및 제2버퍼층은 상기 다이가 외부 물체와 충돌할 때 IC 패키지의 손상을 방지할 수 있는 것을 특징으로 하는 IC 패키지 분리방법.
  2. 제1항에 있어서, 상기 제1 또는 제2버퍼층의 물질은 포토 에폭시를 포함하는 것을 특징으로 하는 IC 패키지 분리방법.
  3. 제1항에 있어서, 상기 절단을 실행하기 전에 상기 개구에 코어 물질을 충진하는 단계를 부가로 포함하는 것을 특징으로 하는 IC 패키지 분리방법.
  4. 제1항에 있어서, 상기 에칭 단계는 습식 에칭 처리과정을 포함하며, 이를 위한 에칭액은 염화 제2철과, 염화 구리와, 과산화황산암모늄을 포함하는 것을 특징으로 하는 IC 패키지 분리방법.
  5. 제1항에 있어서, 상기 에칭 단계에서 상기 기판의 물질은 실리콘, 유리, 합금42, 석영 또는 세라믹을 포함하는 것을 특징으로 하는 IC 패키지 분리방법.
  6. 웨이퍼 레벨 패키지의 기판상에서 IC 패키지를 분리하는 방법에 있어서,
    상기 기판의 제1표면상에 하나 이상의 다이를 형성하는 단계와,
    상기 기판의 제1표면상에 상기 하나 이상의 다이에 인접해서 제1버퍼층을 형성하는 단계와,
    상기 기판의 제2표면상에, 각각의 상기 IC 패키지 중의 하나를 나타내는 홈을 갖는 제2버퍼층을 형성하는 단계와,
    상기 제2표면 또는 상기 제1표면으로부터 기계적 힘에 의해 절단선을 따라 상기 IC 패키지를 절단하는 단계와,
    상기 홈을 따라 상기 웨이퍼 레벨 패키지의 상기 기판을 에칭하는 단계를 포함하며,
    상기 제1 및 제2버퍼층은 상기 다이가 외부 물체와 충돌할 때 IC 패키지의 손상을 방지할 수 있는 것을 특징으로 하는 IC 패키지 분리방법.
  7. 제6항에 있어서, 상기 제1 또는 제2버퍼층의 물질은 포토 에폭시를 포함하는 것을 특징으로 하는 IC 패키지 분리방법.
  8. 제6항에 있어서, 상기 에칭 단계는 습식 에칭 처리과정을 포함하며, 이를 위한 에칭액은 염화 제2철과, 염화 구리와, 과산화황산암모늄을 포함하는 것을 특징으로 하는 IC 패키지 분리방법.
  9. 제6항에 있어서, 상기 에칭 단계에서 상기 기판의 물질은 실리콘, 유리, 합금42, 석영 또는 세라믹을 포함하는 것을 특징으로 하는 IC 패키지 분리방법.
  10. 삭제
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