JP2006100750A - 回路装置およびその製造方法 - Google Patents

回路装置およびその製造方法 Download PDF

Info

Publication number
JP2006100750A
JP2006100750A JP2004288211A JP2004288211A JP2006100750A JP 2006100750 A JP2006100750 A JP 2006100750A JP 2004288211 A JP2004288211 A JP 2004288211A JP 2004288211 A JP2004288211 A JP 2004288211A JP 2006100750 A JP2006100750 A JP 2006100750A
Authority
JP
Japan
Prior art keywords
alumite film
metal substrate
film
conductive pattern
alumite
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004288211A
Other languages
English (en)
Inventor
Yuusuke Igarashi
優助 五十嵐
Sadamichi Takakusaki
貞道 高草木
Kikuo Isoyama
貴久雄 磯山
Genichi Nezu
元一 根津
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2004288211A priority Critical patent/JP2006100750A/ja
Publication of JP2006100750A publication Critical patent/JP2006100750A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • H01L2924/13055Insulated gate bipolar transistor [IGBT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19105Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Insulated Metal Substrates For Printed Circuits (AREA)

Abstract

【課題】 放熱性に優れた混成集積回路装置およびその製造方法を提供する。
【解決手段】 回路基板11の表面には第1のアルマイト膜12Aが形成されており、裏面には第2のアルマイト膜12Bが形成されている。更に、第1のアルマイト膜12Aを覆う絶縁層18の表面に導電パターン13が形成されている。また、半導体素子15Aおよびチップ素子15Bは、導電パターン13に電気的に接続されている。第1のアルマイト膜12Aは、第2のアルマイト膜12Bよりも薄く形成されている。第1のアルマイト膜12Aが薄く形成されることにより、装置全体の放熱性が向上されている。
【選択図】 図1

Description

本発明は回路装置およびその製造方法に関し、特に、放熱性が向上された回路装置およびその製造方法に関するものである。
図9を参照して、従来の混成集積回路装置100の構成を説明する(下記特許文献1を参照)。矩形の基板101の表面および裏面には、アルマイト膜106が形成されている。そして、基板101の表面に形成されたアルマイト膜106は、絶縁層102により被覆されている。絶縁層102の表面には、所望の電気回路が形成されるように導電パターン103が形成されている。そして、導電パターン103の所定の箇所に回路素子105が固着されることで、所定の電気回路が形成される。ここでは、回路素子として半導体素子およびチップ素子が、導電パターン103に接続されている。リード104は、基板101の周辺部に形成された導電パターン103に接続され、外部端子として機能している。封止樹脂103は、基板101の表面に形成された電気回路を封止する機能を有する。
上述したように、基板101の表面および裏面にはアルマイト膜106が形成されている。基板101の材料がアルミニウムの場合は、Alから成るアルマイト膜が基板101の両主面に形成される。アルマイト膜106の厚みは、例えば20μm程度であった。
特開平5−102645号公報
しかしながら、基板101の表面に形成されるアルマイト膜により、装置全体の放熱性が低下する問題があった。これは、アルマイト膜106の熱伝導率が低いからである。具体的には、基板101の材料であるアルミニウムの熱伝導率が240W・m−1・K−1であるのに対し、アルマイトの熱伝導率は1W・m−1・K−1であり非常に低い。更に、アルマイト膜106が20μm程度に厚く形成されると、その熱抵抗が大きくなり、装置全体の放熱性が低下してしまう。
更に、厚く形成されたアルマイト膜106にクラックが発生してしまう問題があった。これは、アルマイト膜106と基板101との熱膨張係数が相違するからである。具体的には、アルミニウムから成る基板101の熱膨張係数は23.1×10−6・K−1であり、アルマイト膜106の熱膨張係数は5×10−6・K−1程度である。リフロー工程やモールド工程等では、基板101を含む全体が200℃程度に加熱され、アルマイト膜106と基板101とは異なる膨張量を示す。更に、厚く形成されたアルマイト膜106は、アルミニウムと比べて柔軟性が無い事もあって、アルマイト膜106にクラックが発生してしまう。
更に、個々の基板101を分割する工程にて、アルマイト膜106にクラックが発生する問題があった。基板101の分割は、パンチングやダイシングにより行われる。厚く形成されたアルマイト膜106は柔軟性が乏しいので、パンチングやダイシングによる衝撃により、ダイシングラインの周囲に沿ってクラックが入ってしまう。
更に、アルマイト膜106は、一般に陽極酸化で行うが、厚く形成するためには、大量の電力が必要になる。このことが製造コストを高くしていた。また、大量の電力を消費することは、環境保護の意味でも問題であった。
本発明は、上述した問題を鑑みてなされ、本発明の主な目的は、放熱性が向上された回路装置およびその製造方法を提供することにある。
本発明の回路装置は、金属基板と、前記金属基板の表面に形成された第1のアルマイト膜と、前記金属基板の裏面に形成された第2のアルマイト膜と、樹脂層を介して前記第1のアルマイト膜の表面に形成された導電パターンと、前記導電パターンに電気的に接続された回路素子とを具備し、前記第1のアルマイト膜を前記第2のアルマイト膜よりも薄く形成することを特徴とする。
本発明の回路装置の製造方法は、金属基板の表面に第1のアルマイト膜を形成し、前記金属基板の裏面に前記第1のアルマイト膜よりも厚い第2のアルマイト膜を形成する工程と、前記第1のアルマイト膜の表面に、絶縁層を介して導電箔を貼着する工程と、前記導電箔をパターニングして導電パターンを形成する工程と、回路素子を前記導電パターンに電気的に接続する工程と、前記金属基板を分離する工程とを具備することを特徴とする。
更に、本発明の回路装置の製造方法は、金属基板の表面に第1のアルマイト膜を形成し、前記金属基板の裏面に前記第1のアルマイト膜よりも厚い第2のアルマイト膜を形成する工程と、前記第1のアルマイト膜の表面に、絶縁層を介して導電箔を貼着する工程と、1つの回路装置を構成するユニットが複数個形成されるように、前記導電箔をパターニングして導電パターンを形成する工程と、前記ユニットの境界に対応する箇所の前記金属基板の表面および裏面に、第1の溝および第2の溝を形成する工程と、回路素子を前記導電パターンに電気的に接続する工程と、前記第1の溝および前記第2の溝が形成された箇所で、前記金属基板を切断して前記ユニットを分離する工程とを具備することを特徴とする。
本発明の回路装置によれば、表面に形成される第1のアルマイト膜を薄く形成することにより、装置全体の放熱性を向上させることができる。更に、回路基板の裏面に形成される第2のアルマイト膜も、エッチング時のバリヤ性等が確保できる範囲で薄く形成される。このことも、放熱性の向上に寄与している。
本発明の回路装置の製造方法に依れば、第1のアルマイト膜および第2のアルマイト膜を薄く形成することにより、回路基板を分割する工程にて、これらのアルマイト膜にクラックが発生するのを防止することができる。
本発明は、アルミニウムを材料として用いた混成集積回路基板に関し、特にこの混成集積回路基板の熱抵抗を低減させた構造およびその製造方法に関するものである。
一般には、アルミニウム基板は、耐薬品性、耐摩耗性を考慮して、両面に陽極酸化法によりアルマイト膜が形成される。このアルマイト膜は、絶縁層との密着性を考えても必須である。これらの点を考えると、当然ながら、熱抵抗を低下させるためには、アルミニウム基板の表面に形成されたアルマイト膜は、できる限り薄く形成されれば、その熱抵抗を低下させることができる。しかしながら、以下の問題がある。
それは、薄いアルマイト膜では、プレスやV溝形成で固片にする場合、どうしてもアルミニウム基板のバリの発生が避けられない。
プレスの場合、一般には、基板の裏面から表面に向かってプレスされ、どうしても基板周囲に基板表面から外に向かってバリが発生する。またV溝形成は、図6(A)の如く、回転歯で形成される。どちらに回転しても歯は、基板の下から上に向かいバリが発生する方向に作用する。
よって、本願では、そのバリを抑えるために、絶縁層を硬くした。これは、エポキシ系の樹脂では、このバリが防止できず、更にその中にフィラー(アルミナ粒子、シリコン酸化膜粒子)を混在させることで、その硬さを更に向上させて実現させた。これにより、アルミからなるバリは、この絶縁層で抑えられ、発生しなくなる。またフィラーは、熱伝導性の向上にも寄与し、更なる熱抵抗の低下が実現できる。
図1を参照して、本発明の混成集積回路装置10の構成を説明する。図1(A)は、混成集積回路装置10の斜視図であり、図1(B)はその断面図である。
矩形の回路基板11の表面には第1のアルマイト膜12Aが全面的に形成されている。更に回路基板11の裏面には第2のアルマイト膜12Bが形成されている。また、第1のアルマイト膜12Aは、絶縁層18により被覆されている。そして、所定の形状の導電パターン13が、絶縁層12の表面に形成されている。更に、導電パターン13の所定の箇所には、半田や導電性ペーストを介して、半導体素子15Aおよびチップ素子15Bが電気的に接続されている。また必要によって金属細線も用いられる。回路基板11の表面に形成された導電パターン13、半導体素子15Aおよびチップ素子15Bは、封止樹脂14により被覆されている。
またこの導電パターン13は、多層でも良い。半導体素子15Aが、IC、LSI、システムLSIの時、ボンディングパッド数が多く、どうしても配線が交差する場合がある。この場合、第一層目の導電パターン13の上に層間絶縁膜を被着し、第二層目の導電パターンを形成しても良い。また、2層以上の導電パターンを形成しても良い。
回路基板11は、アルミニウムから成る基板である。この回路基板11の表面および裏面はアルマイト処理される。本形態では、回路基板11の表面は、薄い第1のアルマイト膜12Aが形成されている。そして、回路基板の裏面には、第2のアルマイト膜12Bが形成される。回路基板11の側面は、第1の傾斜部S1と第2の傾斜部S2とから成り、外側に突出している。第1の傾斜部S1は、回路基板11の上面から連続して斜め下方に延在している。第2の傾斜部S2は、回路基板11の下面から連続して斜め上方に延在している。また、回路基板11の具体的な大きさは、例えば、縦×横×厚さ=61mm×42.5mm×1.5mm程度である。
第1のアルマイト膜12Aは、回路基板11の表面全域を覆うように形成されている。具体的には、第1のアルマイト膜12AはAlを含み、厚みは1μmから5μmの範囲である。回路基板11の表面に第1のアルマイト膜12Aを形成することにより、絶縁層18の密着性を向上させることができる。本形態では、第1のアルマイト膜12Aが薄く形成されることで、半導体素子15A等から発生した熱を、効率よく外部に放出することができる。また、第1のアルマイト膜12Aの厚みは、絶縁層18と回路基板11との密着性が確保できれば、1μm以下でも良い。
第2のアルマイト膜12Bは、回路基板11の裏面全域を覆うように形成されている。第2のアルマイト膜12Bは、第1のアルマイト膜12Aと同様にAlを含み、厚みは7μmから13μm程度の範囲である。第2のアルマイト膜12Bは、各製造工程にて、回路基板11の裏面を機械的に保護する役割を有する。更に、第2のアルマイト膜12Bは、ウェットエッチングにより導電パターン13をパターニングする工程にて、回路基板11の裏面をエッチャントから保護する役割を有する。従って、第2のアルマイト膜12Bは、第1のアルマイト膜12Aよりも厚く形成される。
上記したアルマイト膜は、最下層の200Å程度の厚み部分がAlの組成を有する。そして、その上層に、アルミを含む水酸化物(AlOH)から成る柱状結晶が形成される。この柱状結晶は、ポーラスに形成される。上記のことから、アルマイト層の熱伝導率は非常に低い。従って、本形態のように第1のアルマイト膜12Aを薄く形成することで、上記水酸化物の厚みを抑制することができるので、熱抵抗が低減される。
絶縁層18は、第1のアルマイト膜12Aを覆うように形成され、導電パターン13と回路基板11とを絶縁させる働きを有する。絶縁層18は、Al等のフィラーが高充填されたエポキシ樹脂等から成る。このことにより、絶縁層18の熱伝導率は、3W・m−1・K−1程度に向上されている。即ち、フィラーが混入されることにより、絶縁層18の熱抵抗は低減されている。絶縁層18の具体的な厚みは、例えば50μm程度である。
導電パターン13は銅等の金属から成り、所定の電気回路が実現されるように第1の絶縁層12Aの表面に形成される。また、リード16が導出する辺に、導電パターン13からなるパッドが形成される。
半導体素子15Aおよびチップ素子15Bの回路素子は、導電パターン13の所定の箇所に固着されている。半導体素子15Aとしては、トランジスタ(縦型NPN、PNPトランジスタ、パワーMOS、IGBT、GTBT等)、LSIチップ、ダイオード等が採用される。ここでは、半導体素子15Aと導電パターン13とは、金属細線17を介して接続される。チップ素子15Bとしては、チップ抵抗、チップコンデンサ等が採用される。更に、チップ素子15Bとしては、インダクタンス、サーミスタ、アンテナ、発振器など、両端に電極部を有する素子が採用される。更にまた、樹脂封止型のパッケージ等も、回路素子として導電パターン13に固着することができる。
リード16は、回路基板11の周辺部に設けられたパッドに固着され、外部との入力・出力を行う働きを有する。ここでは、一つの側辺に多数個のリード16が固着されている。尚、リード16は回路基板11の4辺から導出させることも可能であり、対向する2辺から導出させることも可能である。
封止樹脂14は、図1(B)で示す如く、熱硬化性樹脂を用いるトランスファーモールドにより形成され、回路基板11の裏面も含めた全体を封止している。この構造により、回路基板11が外部に露出しないので、装置全体の耐湿性および耐圧性を向上させることができる。また、回路基板11の裏面を外部に露出するように封止樹脂14を形成することもできる。この場合は、露出する回路基板11により放熱性が向上される。また、従来から用いられているケースを用いた封止構造でも良い。
本形態では、第1のアルマイト膜12Aを薄く形成することにより、装置全体の放熱性を向上させている。上述したように、アルマイト膜は熱伝導率が低い。従って、放熱性のみを考慮すると、アルマイト膜は不要である。しかしながら、アルミニウムから成る回路基板11に絶縁層18を付着させるためには、第1のアルマイト膜12Aは必須である。即ち、第1のアルマイト膜12Aと絶縁層18とが、物理的、化学的に結合することにより、絶縁層18は回路基板11の表面に密着されている。このことを考慮のうえ、本形態では、第1のアルマイト膜12Aを、1μmから5μmの範囲にすることにより、放熱性を向上させている。
更に本形態では、第1の酸化膜12Aを薄くすることにより、導電パターン13と回路基板11との耐圧性を向上させている。具体的には、第1のアルマイト膜12Aの厚みは数μm程度であり、絶縁層18の厚みは50μ程度である。即ち、本形態では、導電パターン13と回路基板11との耐圧性は、絶縁層18により確保されている。このようにすることにより、第1のアルマイト膜12Aにクラックが発生した場合でも、耐圧性が低下してしまうのを防止することができる。それに対して従来では、第1のアルマイト膜12Aと絶縁層18の両方により耐圧性が確保されていた。従って、第1のアルマイト膜12Aにクラックが発生することで、局所的に耐圧性が低下してしまう問題があった。
図2のグラフを参照して、アルマイト膜の厚さと熱抵抗との関係を説明する。図2に示すグラフの横軸はアルマイト膜の厚さを示し、縦軸は熱抵抗の値を示している。ここでは、厚みの異なるアルマイト膜を用意して、各アルマイト膜の熱抵抗を計測している。実線で示す曲線は、統計学的手法により算出した近似曲線である。
グラフから明らかなように、アルマイト膜の厚みと熱抵抗は基本的に比例の関係にある。即ち、アルマイト膜の厚みが増加すると、その分熱抵抗も増加して放熱性が低下する。しかしながら、アルマイト膜の厚みが5μm以下の領域では、熱抵抗の値は略同一の値となる。具体的には、この領域では、熱抵抗の値は1℃/W程度であり、非常に低い。従って、本形態で第1のアルマイト膜12Aの厚みを5μm以下に設定することにより、熱抵抗を最小にすることができる。
図3を参照して、次に、第1のアルマイト膜12Aを薄くすることによる効果を説明する。図3(A)は熱抵抗を示すグラフであり、図3(B)は半導体素子15Aから発生した熱が通過する経路を示す断面図である。
図3(A)のグラフの縦軸は、熱抵抗の値を示している。左側に示す棒グラフは、第1のアルマイト膜12Aの厚みを10μmにした場合(ケース1)の熱抵抗の値を示している。右側に示す棒グラフは、第1のアルマイト膜12Aの厚みを2μmにした場合(ケース2)の熱抵抗の値を示している。
各々の棒グラフは、C1、C2およびC3の3つの成分から成る。C1は、絶縁層18による熱抵抗成分である。C2は、第1のアルマイト膜12Aによる熱抵抗成分である。C3は、熱抵抗を測定する器具等の特定できない熱抵抗成分である。
グラフから明らかなように、ケース1の熱抵抗の値は、ケース2の熱抵抗の値よりも小さくなっている。具体的には、ケース1の熱抵抗の値は2.07℃/Wであり、ケース2の熱抵抗の値は1.79℃/Wである。ケース1とケース2とを比較すると、C1成分およびC3成分の値は変化していない。第1のアルマイト膜12Aの熱抵抗であるC2成分が減少したことにより、ケース2の熱抵抗は、ケース1よりも小さくなっている。具体的には、ケース1では第1のアルマイト膜12Aの熱抵抗は0.35℃/Wであり、ケース2では0.07℃/Wである。即ち、第1のアルマイト膜12Aの厚みを10μmから2μmに薄くすることで、その部分の熱抵抗が1/5程度に減少する。
即ち、第1のアルマイト膜12Aを薄くすることにより、基板全体の熱抵抗を小さくすることができる。図3(B)を参照して、その理由を説明する。ここでは、半導体素子15Aは、ヒートシンク16を介して、絶縁層18の表面に形成された導電パターン13に固着されている。ヒートシンク16の大きさは、例えば縦×横×厚み=4.5mm×5.5mm×1mm程度である。
図3(B)に示す太線の矢印は、半導体素子15Aから発生した熱の経路を示している。具体的な熱の経路は、半導体素子15A、ヒートシンク16、導電パターン13、絶縁層18、第1のアルマイト膜12A、回路基板11、第2のアルマイト膜12Bである。これらの経路を通過した熱は、回路基板11の裏面から外部に放出される。
上記した熱の経路の中でも、絶縁層18および第1のアルマイト膜12Aの熱抵抗が比較的大きい。これは、絶縁層18および第1のアルマイト膜12Aでは、熱の経路の断面積が小さいからである。具体的には、この部分では、熱の経路の断面積がヒートシンク16の平面的大きさ(4.5mm×5.5mm)と同程度であり狭い。従って、狭い面積を熱が通過するので、熱抵抗が大きくなる。
絶縁層18および第1のアルマイト膜12Aを薄くすることにより、上記した熱抵抗を低減させることができる。しかしながら、絶縁層18を薄くすると、導電パターン13と回路基板11との耐圧性が低下してしまう。従って、絶縁層18の厚みは、50μm程度以上が必要である。そこで、本形態では、第1のアルマイト膜12Aを薄くすることにより、熱抵抗を低減させている。
第1のアルマイト膜12Aと比較すると、第2のアルマイト膜12Bの熱抵抗は小さい。これは、第2のアルマイト膜12Bを通過する熱の経路の断面積が大きいからである。具体的には、絶縁層18および第1のアルマイト膜12Aを通過した熱は、熱伝導率の良い回路基板11のほぼ全域に伝導する。更に、ヒートシンク16と比較すると、回路基板11の平面的な面積は大きい。例えば、回路基板11の平面的な面積は、61mm×42.5mmである。従って、回路基板11の裏面全域から例えば放熱フィンへと放熱が行われるので、第2のアルマイト膜12Bが10μm程度に形成されても、その熱抵抗が小さくなる。
次に図4以降を参照して、混成集積回路装置10の製造方法を説明する。
図4を参照して、先ず、金属基板19の表面および裏面にアルマイト膜を形成する。ここでは、アルミニウムから成る金属基板19の両面を陽極酸化している。このことにより、第1のアルマイト膜12Aおよび第1のアルマイト膜12Bが形成される。
具体的なアルマイト膜の形成方法は、先ず反応槽20に貯留された溶液22に金属基板19を浸漬させる。そして、金属基板19を挟むように配置された、2つの電極21Aおよび21Bにマイナスの電位を接続する。更に、金属基板19にはプラスの電位を接続する。このことにより、金属基板19に向かって酸素イオンが移動して、両面にAlから成るアルマイト膜が生成される。ここでは、金属基板19の一方の面に、厚みが1μmから5μm程度の薄い第1のアルマイト膜12Aが生成される。そして、金属基板19の他方の面に、厚みが7μmから13μm程度の厚い第2のアルマイト膜12Bが生成される。本工程では、従来例と比較すると薄いアルマイト膜が形成される。従って、アルマイト膜の生成に消費される電力量を低減することができる。
図5を参照して、次に、金属基板19の表面に導電パターン13を形成する。具体的には、金属基板19の表面に貼着された導電箔20をエッチングすることで導電パターン13を形成している。
先ず、図5(A)を参照して、絶縁層18を介して導電箔20を金属基板19の表面に貼着する。金属基板19の表面には第1のアルマイト膜12Aが全面的に形成されている。従って、第1のアルマイト膜12Aと絶縁層18とが化学的、物理的に結合することにより、絶縁層18と金属基板19とは接着している。更に、ウエットエッチングを行うことにより、導電箔20をパターニングして、導電パターン13が形成される。導電箔20のエッチングは、金属基板19全体をエッチャントに浸漬して行われる。
本形態では、第2のアルマイト膜12Bを厚くすることにより、エッチングの工程にて金属基板19の裏面が浸食されるのを防止している。エッチングに用いるエッチャントは、金属基板19の材料であるアルミニウムも浸食する。従って、エッチングの工程では、金属基板19の裏面を保護する必要がある。本形態では、第2のアルマイト膜12Bにより、金属基板19の裏面が保護されている。第2のアルマイト膜12Bの厚みを10μm程度以上にすると、十分な耐食性を確保することができる。
図5(B)に導電パターン13が形成された後の金属基板19の断面を示す。ここでは、金属基板19の表面には、導電パターン13から成るユニット21が複数個形成される。ここで、ユニットとは、1つの混成集積回路装置を構成する部位である。ユニット21は、マトリックス状に複数個が形成されても良い。
図6を参照して、次に、金属基板19の表面および裏面に、第1の溝22Aおよび第2の溝22Bを形成する。
図6(A)は本工程の概要を示す斜視図である。本工程では、高速で回転するカットソー25を用いて、第1の溝22Aおよび第2の溝22Bを形成している。また、金属基板19の表面にマトリックス状にユニットが形成されたときには、格子状に溝を形成する。ここでは、第1の溝22Aおよび第2の溝22Bが形成される箇所を、ダイシングラインD1で示している。更に、本形態では、2つのカットソー25を用いて、金属基板19の両面を同時に切削している。
図6(B)にカットソー25の刃先25Aの形状を示す。本形態では、V字形状の断面の溝を形成する。従って、刃先25Aの形状もV字形状となっている。
図6(C)を参照して、各ユニット21の境界には、第1の溝22Aおよび第2の溝22Bが形成される。ここで、第1の溝22Aの深さは、第2の溝22Bよりも小さく形成される。第1の溝22Aを小さく形成することにより、導電パターン13が形成可能な表面の面積を大きくすることができる。しかしながら、第1の溝22Aの深さは、第2の溝22Bと同じ深さでも良い。
本工程では、カットソー25の衝撃によるアルマイト膜へのクラックの発生が抑止されている。これは、第1のアルマイト膜12Aおよび第2のアルマイト膜12Bが薄く形成されるからである。具体的には、第1のアルマイト膜12Aの厚みは5μm程度以下に形成され、第2のアルマイト膜12Bも10μm程度に形成される。
更に本形態では、絶縁層18にフィラーが混入されているので、バリの発生が抑止されている。具体的には、このフィラーがカットソー25の刃先25Aに付着する。そして、刃先25Aに付着したフィラーが研磨剤として機能することにより、カットソー25による研削が良好に行われる。
図7を参照して、次に、回路素子を導電パターン13に電気的に接続する。ここでは、半導体素子15Aやチップ素子15B等の回路素子が、半田等を介して導電パターン13に固着されている。更に、半導体素子15Aの表面の電極は、金属細線を介して導電パターン13と電気的に接続されている。更に、半導体素子15Aは、導電パターン13に固着されたヒートシンク16の上面に載置されても良い。
図8を参照して、次に、金属基板19を分離する工程を説明する。金属基板19を分離する方法としては、「折り曲げ」による分割方法と、「切断」による分割方法の2つの方法が採用できる。
図8(A)を参照して、「折り曲げ」により金属基板19を分離する方法を説明する。ここでは、第1の溝22Aおよび第2の溝22Bが形成された箇所を支点にして、金属基板19を曲折させている。この図では、紙面上で右側に位置するユニット21が固定され、左側に位置するユニット21が曲折されている。この曲折を上下方向に複数回行うことで、ユニット21どうしは分離される。本形態では、ユニット21どうしの境界には、第1および第2の溝22A、22Bが形成されている。従って、各ユニット21は、溝が形成されていない厚み部分のみで連結されている。このことから、上述した「折り曲げ」による分離は容易に行うことができる。
図8(B)を参照して、切断による金属基板19の分離方法を説明する。ここでは、カッター23を、第1の溝22Aに押しつけながら回転させることで、金属基板19を分割している。カッター23は円板状の形状を有しており、その周端部は鋭角に形成してある。カッター23の中心部は、カッター23が自在に回転できるように支持部24に固定してある。即ち、カッター23は駆動力を有さない。カッター23を第1の溝22Aの底部に押し当てながら移動させることで、カッター23は回転し、金属基板19が分離される。この方法によると、切断を行うことによる導電性の粉塵が発生しない。従って、この粉塵によるショートを防止することができる。
尚、上述以外の方法でも金属基板19を分離することができる。具体的には、プレス機を用いたパンチング、シャーリング等により金属基板19を分離することができる。この場合においても、本形態ではアルマイト膜が薄く形成されていることから、アルマイト膜へのクラックの発生が抑止されている。
上述した工程が終了した後には、リード16の固着および封止樹脂14の形成を行う。このことにより、例えば図1に示すような混成集積回路装置が完成する。
本発明の混成集積回路装置を示す斜視図(A)、断面図(B)である。 アルマイト膜の熱抵抗の特性を示すグラフである。 アルマイト膜の熱抵抗を示すグラフ(A)、熱の経路を示す断面図(B)である。 本発明の混成集積回路装置の製造方法を示す断面図である。 本発明の混成集積回路装置の製造方法を示す断面図(A)、断面図(B)である。 本発明の混成集積回路装置の製造方法を示す斜視図(A)、斜視図(B)、断面図(C)である。 本発明の混成集積回路装置の製造方法を示す断面図である。 本発明の混成集積回路装置の製造方法を示す断面図(A)、断面図(B)である。 従来の混成集積回路装置を示す断面図である。
符号の説明
10 混成集積回路装置
11 回路基板
12 絶縁層
12A 第1のアルマイト膜
12B 第2のアルマイト膜
13 導電パターン
14 封止樹脂
15 回路素子
15A 半導体素子
15B チップ素子
16 ヒートシンク
17 金属細線
18 絶縁層
19 金属基板
20 導電箔
21 ユニット
22A 第1の溝
22B 第2の溝
23 カッター
24 支持部
25 カットソー

Claims (8)

  1. 金属基板と、前記金属基板の表面に形成された第1のアルマイト膜と、前記金属基板の裏面に形成された第2のアルマイト膜と、樹脂層を介して前記第1のアルマイト膜の表面に形成された導電パターンと、前記導電パターンに電気的に接続された回路素子とを具備し、
    前記第1のアルマイト膜を前記第2のアルマイト膜よりも薄く形成することを特徴とする回路装置。
  2. 前記第1のアルマイト膜の厚みは、1μmから5μmであることを特徴とする請求項1記載の回路装置。
  3. 前記第2のアルマイト膜の厚みは、7μmから13μmであることを特徴とする請求項1記載の回路装置。
  4. 前記導電パターンに固着されたヒートシンクの表面に、半導体素子が固着されることを特徴とする請求項1記載の回路装置。
  5. 前記樹脂層は、フィラーが混入された樹脂から成ることを特徴とする請求項1記載の回路装置。
  6. 金属基板の表面に第1のアルマイト膜を形成し、前記金属基板の裏面に前記第1のアルマイト膜よりも厚い第2のアルマイト膜を形成する工程と、
    前記第1のアルマイト膜の表面に、絶縁層を介して導電箔を貼着する工程と、
    前記導電箔をパターニングして導電パターンを形成する工程と、
    回路素子を前記導電パターンに電気的に接続する工程と、
    前記金属基板を分離する工程とを具備することを特徴とする回路装置の製造方法。
  7. 金属基板の表面に第1のアルマイト膜を形成し、前記金属基板の裏面に前記第1のアルマイト膜よりも厚い第2のアルマイト膜を形成する工程と、
    前記第1のアルマイト膜の表面に、絶縁層を介して導電箔を貼着する工程と、
    1つの回路装置を構成するユニットが複数個形成されるように、前記導電箔をパターニングして導電パターンを形成する工程と、
    前記ユニットの境界に対応する箇所の前記金属基板の表面および裏面に、第1の溝および第2の溝を形成する工程と、
    回路素子を前記導電パターンに電気的に接続する工程と、
    前記第1の溝および前記第2の溝が形成された箇所で、前記金属基板を切断して前記ユニットを分離する工程とを具備することを特徴とする回路装置の製造方法。
  8. 前記第1の溝および前記第2の溝は、前記両アルマイト膜を貫通して前記金属基板を切削することにより形成されることを特徴とする請求項7記載の回路装置の製造方法。




JP2004288211A 2004-09-30 2004-09-30 回路装置およびその製造方法 Pending JP2006100750A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004288211A JP2006100750A (ja) 2004-09-30 2004-09-30 回路装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004288211A JP2006100750A (ja) 2004-09-30 2004-09-30 回路装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2006100750A true JP2006100750A (ja) 2006-04-13

Family

ID=36240229

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004288211A Pending JP2006100750A (ja) 2004-09-30 2004-09-30 回路装置およびその製造方法

Country Status (1)

Country Link
JP (1) JP2006100750A (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008109055A (ja) * 2006-10-27 2008-05-08 Cmk Corp 集合プリント配線板
EP2068361A1 (en) * 2007-12-04 2009-06-10 Phoenix Precision Technology Corporation Packaging substrate having chip embedded therein and manufacturing method thereof
JP2009158687A (ja) * 2007-12-26 2009-07-16 Sanyo Electric Co Ltd 回路基板およびその製造方法、回路装置およびその製造方法
US7791888B2 (en) 2006-12-27 2010-09-07 Mitsubishi Electric Corporation Electronic control apparatus
WO2012081434A1 (ja) * 2010-12-16 2012-06-21 三菱電機株式会社 半導体装置
JP2012124389A (ja) * 2010-12-09 2012-06-28 Mitsubishi Alum Co Ltd プリント基板
JP2013229535A (ja) * 2012-04-27 2013-11-07 Mitsubishi Electric Corp 半導体装置
JP2014116351A (ja) * 2012-12-06 2014-06-26 Nippon Multi Kk 高熱伝導性プリント配線板及びその製造方法
JP2014138165A (ja) * 2013-01-18 2014-07-28 Shindengen Electric Mfg Co Ltd 半導体装置

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008109055A (ja) * 2006-10-27 2008-05-08 Cmk Corp 集合プリント配線板
US7791888B2 (en) 2006-12-27 2010-09-07 Mitsubishi Electric Corporation Electronic control apparatus
EP2068361A1 (en) * 2007-12-04 2009-06-10 Phoenix Precision Technology Corporation Packaging substrate having chip embedded therein and manufacturing method thereof
JP2009158687A (ja) * 2007-12-26 2009-07-16 Sanyo Electric Co Ltd 回路基板およびその製造方法、回路装置およびその製造方法
JP2012124389A (ja) * 2010-12-09 2012-06-28 Mitsubishi Alum Co Ltd プリント基板
CN103250243A (zh) * 2010-12-16 2013-08-14 三菱电机株式会社 半导体装置
WO2012081434A1 (ja) * 2010-12-16 2012-06-21 三菱電機株式会社 半導体装置
JPWO2012081434A1 (ja) * 2010-12-16 2014-05-22 三菱電機株式会社 半導体装置
DE112011104406B4 (de) * 2010-12-16 2015-12-24 Mitsubishi Electric Corporation Halbleitervorrichtung
US9287201B2 (en) 2010-12-16 2016-03-15 Mitsubishi Electric Corporation Semiconductor device
JP2013229535A (ja) * 2012-04-27 2013-11-07 Mitsubishi Electric Corp 半導体装置
JP2014116351A (ja) * 2012-12-06 2014-06-26 Nippon Multi Kk 高熱伝導性プリント配線板及びその製造方法
JP2014138165A (ja) * 2013-01-18 2014-07-28 Shindengen Electric Mfg Co Ltd 半導体装置

Similar Documents

Publication Publication Date Title
JP4547279B2 (ja) 半導体装置の製造方法
TWI260051B (en) Semiconductor-device manufacturing method
US7795715B2 (en) Leadframe based flash memory cards
EP3198640B1 (en) Method of forming a semiconductor package
JP4769973B2 (ja) 回路装置
US7638887B2 (en) Package structure and fabrication method thereof
JP2006114867A (ja) 半導体装置及びその製造方法
US9842794B2 (en) Semiconductor package with integrated heatsink
TW201535541A (zh) 半導體裝置之製造方法及半導體裝置
JP2006100752A (ja) 回路装置およびその製造方法
JP2006100750A (ja) 回路装置およびその製造方法
JP2012015225A (ja) 半導体装置
JP2007116141A (ja) Wlpのパッケージ分離方法
US20080122070A1 (en) Heat dissipating semiconductor package and fabrication method therefor
TW201705426A (zh) 樹脂密封型半導體裝置及其製造方法
US20080290514A1 (en) Semiconductor device package and method of fabricating the same
CN110828444B (zh) 半导体装置及其制造方法
JP6607771B2 (ja) 半導体装置
KR102050130B1 (ko) 반도체 패키지 및 그 제조 방법
US20230282536A1 (en) Semiconductor device and method for manufacturing semiconductor device
JP2010278309A (ja) 回路基板の製造方法および回路装置の製造方法
KR102340866B1 (ko) 반도체 패키지 및 그 제조 방법
KR102365004B1 (ko) 반도체 패키지 및 그 제조 방법
CN217387135U (zh) 芯片封装结构
TWI835201B (zh) 半導體裝置及半導體裝置的製造方法