JP2008177548A - 金属カバーを備えたｗｌ−ｃｓｐ構造体および工程 - Google Patents

金属カバーを備えたｗｌ−ｃｓｐ構造体および工程 Download PDF

Info

Publication number
JP2008177548A
JP2008177548A JP2007316244A JP2007316244A JP2008177548A JP 2008177548 A JP2008177548 A JP 2008177548A JP 2007316244 A JP2007316244 A JP 2007316244A JP 2007316244 A JP2007316244 A JP 2007316244A JP 2008177548 A JP2008177548 A JP 2008177548A
Authority
JP
Japan
Prior art keywords
wafer
dielectric layer
conductive trace
package
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2007316244A
Other languages
English (en)
Inventor
Wen-Kun Yang
ウェン−クン，ヤン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Chip Engineering Technology Inc
Original Assignee
Advanced Chip Engineering Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Chip Engineering Technology Inc filed Critical Advanced Chip Engineering Technology Inc
Publication of JP2008177548A publication Critical patent/JP2008177548A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01059—Praseodymium [Pr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01077—Iridium [Ir]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01094—Plutonium [Pu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Abstract

【課題】ダメージからシリコンチップを保護し、信頼性テストにおけるパッケージング性能およびライフサイクルを向上させる保護膜を備えたパッケージ構造体を提供する。
【解決手段】ウェーハレベルパッケージは、その上に形成される複数のダイスを有するウェーハ５と、パッケージの熱伝導性を向上させるために接着剤３によってウェーハ５に固着され、中に形成されるトレンチ２３を備える薄い金属カバー１とを備える。保護膜２が金属カバー１の背面上に形成されトレンチ２３内に充填されることによって、レーザマーキングを促進させより良好なパッケージの鋸による切断性を達成する。
【選択図】図６

Description

本発明は半導体パッケージに関し、より詳細には、パッケージの熱伝導性および鋸による切断性を向上させるために、中のシリコンウェーハの背面上に形成される金属カバーおよび保護膜を備えることにより、信頼性テストにおけるパッケージング性能およびライフサイクルを向上させるウェーハレベルパッケージに関する。
近年、チップ内の回路デバイスが高密度に製造されるため、小型の半導体デバイスを形成することが趨勢になってきている。ＩＣ（集積回路）設計者等は、各デバイスのサイズを小型化し、ユニットエリアごとでのチップ集積化を強化するようになってきている。一般に半導体デバイスは、湿気および機械的損傷から保護される必要がある。構造体はパッケージ技術を包含する。この技術において、半導体のダイまたはチップは通常、プラスチックまたはセラミックパッケージ内に個別にパッケージされる。パッケージは、ダイを保護しデバイスによって生成される熱を拡散させるために必要とされる。したがって、熱消散は、半導体デバイス、特にパワーおよびデバイスの性能の向上において極めて重要である。
さらに、従来のパッケージはまた、チップの全機能性テストを行うのに使用される。各デバイスをできる限り小さく維持することが重要である。近年、より多くの数の入出力ピンを備えたパッケージの開発が高い注目を集めてきている。解法の１つは、ボールグリッドアレイ（ＢＧＡ）および組立技術を備えたデバイスを開発することである。高密度ハイブリッドの新たな要求は、より多くの数の電気接続が要求されることにより退けられるため、デジタルシステムのクロックレートが増加している。
どのタイプのパッケージングであれ、たいていのパッケージングは、パッケージされる前に個々のチップに分離される。しかしながら、ウェーハレベルでのパッケージングは、半導体パッケージングにおける傾向となっている。一般には、ウェーハレベルパッケージは、単一のチップまたはダイを使用せずにウェーハ全体を1つの対象として使用する。したがって、ケガキ処理を施す前に、パッケージングおよびテストを完了させなければならない。これは進歩した技術であり、ワイヤボンディング、モールド、ダイマウントおよび組立てを省略することができ、同様にリードフレームおよび基板を省略することができる。したがって、費用および製造時間が短縮される。一方、従来のパッケージングにおける工程は、鋸によるダイ切断、ダイマウンティング、ワイヤボンディング、モールディング、トリミング、マーキング、プレーティングおよび検査等を含む。
初期のリードフレームパッケージ技術は、そのターミナル密度が高すぎるため、進歩した半導体ダイスにはすでに適さない。したがって、進歩した半導体ダイスに対するパッケージング要求を満たすために、ＢＧＡ（ボールグリッドアレイ）の新規のパッケージ技術が開発されている。ＢＧＡパッケージは、球形ターミナルがリードフレームパッケージのものより短いピッチを有する点で有利であり、ＢＧＡのターミナルはダメージを受けたり、変形しにくい。さらに、信号伝達距離が短くなることで作動頻度が上がり、より迅速な効率に対する要望を満たすことになる。大抵のパッケージング技術は、ウェーハ上のダイスをそれぞれのダイスに分離し、次いでダイをそれぞれパッケージしテストする。「ウェーハレベルパッケージ（ＷＬＰ」と呼ばれる別のパッケージ技術は、ダイスをそれぞれ個別のダイに分離する前に、ウェーハ上でダイスをパッケージすることができる。ＷＬＰ技術には、生成サイクル時間が短縮される、費用が安くなる、アンダーフィルまたはモールディングが不要であるなどのいくつかの利点がある。
したがって、本発明は、ウェーハレベルパッケージのダイスの歩留まりおよび信頼性を向上させるウェーハレベルパッケージを提供する。
従来技術の欠点を鑑みて、本発明は、ダメージからシリコンチップを保護し、信頼性テストにおけるパッケージング性能およびライフサイクルを向上させる保護膜を備えたパッケージ構造体を提供する。
本発明の目的は、優れた熱伝導性、および金属、好ましい金属として、ＣＴＥ（熱膨張係数）がシリコンウェーハに近いことから、パッケージのカバー層として作用する合金４２（Ｎｉ４２％とＦｅ５８％）を使用する機械的保護を備えたパッケージを提供することである。
本発明の別の目的は、製造可能なより薄型のパッケージを提供することであり、本発明の趣旨は、ウェーハレベルパッケージおよびその工程を開示することである。
本発明の別の目的は、ウェーハレベルバーンインテストおよび最終テストに適合するパッケージを形成することである。
本発明は、その上に形成される複数のダイスを有し、中に形成されるトレンチを有するウェーハと、複数のダイスの上に形成され、複数のダイスのパッドを露出するためにトレンチ内に充填される誘電層と、接着剤によってウェーハ上に固着される金属層と、金属層の背面に形成される保護膜と、誘電層の上に形成され、パッドに接続される導電トレースと、導電トレースの一部を露出するために、導電トレースおよび誘電層の上を覆うソルダーマスクと、露出部分（ＵＢＭ）上に形成され、導電トレースに接続される半田付け金属であるアンダーボール冶金（ＵＢＭ）とを有するウェーハレベルパッケージを含む。
別の実施形態において、本発明は、その上に形成される複数のダイスを有し、中に形成されるトレンチを有するウェーハと、中に形成されるスクライブライン上にトレンチを備え、接着剤によってウェーハ上に固着されるより厚みのある基板（スクライブライン上のトレンチは、ウェーハ上に固着された後形成されてよい）と、基板の背面に形成されトレンチ内に充填される保護膜と、複数のダイスの上に形成され、複数のダイスのパッドを露出させるためにウェーハ上のトレンチ内に充填される誘電層と、誘電層の上に形成されパッドに接続される導電トレースと、導電トレースの一部を露出するように導電トレースおよび誘電層の上を覆うソルダーマスクと、露出部分（ＵＢＭ）上に形成され、導電トレースに接続される半田付け金属であるＵＢＭとを有するウェーハレベルパッケージを開示する。
本発明のいくつかの実例の実施形態を以下により詳細に記載する。しかしながら、本発明は、明確に記載されたもの以外の他の実施形態の広範な範囲において実施することができ、本発明の範囲は、添付の特許請求の範囲で特定されるものを除いて特に限定されるものではないことを理解されたい。次いで異なる要素の構成要素は、縮尺どおりには示されていない。本発明をより明確に記載し理解するために、関連する構成要素のいくつかの寸法は拡大されており、余り意味のない部分は描かれていない。
本発明は、ウェーハレベルパッケージおよびウェーハレベルパッケージ構造体を形成する新規の方法を開示する。詳細な記載は以下に記述する通りである。記載および図面は本発明の実施形態を示しているが、本発明は実施形態によって限定されるものではない。まず、加工されたウェーハの背面（または第１面）がグラインダーなどによって最初に研磨または研削される。好ましくは、複数のダイスを有する加工ウェーハの厚さは、約２から６ミリなどの所望の厚さまでラップされる。続いて、ウェーハ５の背面、すなわち基板１の上に接着剤層３が形成される。例えば、接着剤層３の形成方法はプリンティングまたはコーティング法を採用する。接着剤はエポキシ樹脂、シーリンググルー、水溶性ＵＶグルー、再加工可能ＵＶグルー、シリコン樹脂、シリコンゴム、弾性ＰＵ、多孔性ＰＵ、アクリルゴム、ブルーテープまたはＵＶテープを有する。好ましい実施形態では、基板１の材料は、合金４２（４２％のＮｉと５８％のＦｅの混合物）などの金属を有する。次に、限定するものではないが接着剤を含む任意の好適な物質３を使用して、図１に示すように加工ウェーハ５および合金４２基板１のボンディングが行われ、次いでこの基板を硬化させる。合金４２の基板１は、従来技術などで開示されているラミネートまたはボンディング工程を使用して接着することができる。好ましくは合金４２基板１の厚さは、およそ２から４ミリである。しかしながら実際の合金４２基板１の厚さは、工程の他のパラメータに左右される。石英またはセラミックを合金４２基板１の代わりにしてもよい。ラミネート工程で使用される選択された物質は、シリコンのものと近い熱膨張係数（ＣＴＥ）を有する。典型的には、シリコンのＣＴＥは約３である。合金４２の主要な特性としては、約４．０から４．７（ｐｐｍ／℃）のＣＴＥ、約１２（Ｗ／ｍ−℃）の熱伝導性、約７０（μΩ−ｃｍ）の電気抵抗、および約６２０（ＭＰａ）の降伏曲げ疲れ強度を有することである。合金４２などの特定の合金は、その熱膨張係数がセラミックのものとほぼ一致すること、およびその高い成形性により広く支持されてきた。上記のように、これらの物質両方の熱膨張係数は、２．３ｐｐｍ／℃のシリコンの熱膨張係数およびセラミック基板（３．４から７．４ｐｐｍ／℃）の熱膨張係数に良好に一致する。合金４２は、たいていの銅合金がわずか３８０−５５０ＭＰａであるのに対して、６２０ＭＰａの高い疲れ強度を有する。基板材料は、信号の電気経路として作用するように導電性であってよい。さらに材料は、材料の電気抵抗を増大させ、電気的不全を引き起こし、また機械的破壊につながる恐れのある腐食に対する耐性がなければならない。本発明の材料は、Ｆｅ−Ｎｉ合金、Ｆｅ−Ｎｉ−Ｃｏ合金、Ｃｕ−Ｆｅ合金、Ｃｕ−Ｃｒ合金、Ｃｕ−Ｎｉ−Ｓｉ合金またはＣｕ−Ｓｎ合金などを有してよい。
次いで、加工ウェーハ５の表面領域にフォトレジスト（ＰＲ）層が塗布され、スクライブライン７の上のフォトレジスト層が露出する。チップを分離するためのフォトレジストの現像工程後、特定のパターンを有するフォトレジストマスク（図示せず）を使用してウェーハ（すなわちシリコン）５をエッチングする。好ましくはフォトレジストマスクの開口がウェーハ５の表面上に形成されるスクライブライン７と整列することにより、スクライブラインが露出する。好ましい実施形態において、このステップによって生成されるトレンチ９が緩やかに傾斜するように、シリコンウェーハ５はウェットエッチングを使用してエッチングされる。従来技術で知られるように、エッチングのレシピを調整することによって、上記の結果は容易に得ることができる。上記の２つのステップは、のこぎり歯によるダイシング機械工程で置き換えることができる。
図２に戻ると、次いでウェーハ５の第２面（頂部）上に例えば、ＢＣＢ、ＳIＮＲ（シロキサンポリマー）、エポキシ、ポリイミド、シリコンゴムベースまたは樹脂などの材料であってよい誘電層１１が形成され、スクライブライン７内に充填され、これは好ましくはプリンティング、真空コーティング工程によって行われる。このステップは典型的に使用されるテープの形成と同様である。真空コーティング誘電層工程は、誘電層１１内に気泡が形成されるのを防ぎ、誘電層１１は自動的にトレンチ９内を充填する。次いで、誘電層１１を硬化させるために紫外線照射を使用して硬化ステップが行われる。あるいは、熱工程を使用して物質を硬化させてもよい。ウェーハ回路領域の誘電層１１を研削するために、化学機械研磨（ＣＭＰ）工程が任意に使用される。
次に、誘電層１１表面領域上にフォトレジスト（ＰＲ）層が塗布され、次いでフォトリソグラフィ工程を採用してＡｌボンディングパッド１３上のフォトレジスト層を露光させる。Ａｌボンディングパッド１３を露出させる目的で開口を形成するために、誘電層１１の一部を除去するエッチング工程が行われ、これにより誘電層１１中に複数の開口１５が形成され、図３に示すようにダイス（チップ）のパッド１３と整列する。Ａｌパッドを開放する他の方法は、誘電層１１がフォトセンシティブ物質である場合、フォトリソグラフィ工程を使用する。その結果チップ上のパッド１３が露出する。Ａｌボンディングパッド１３を洗浄するために、プラズマエッチングが施される。アライメントマークは、次のアライメントのために、アライメントツールに対して可視的である。さらに、誘電層１１は、耐湿性の特徴を呈する。
その後、図４に示すように、誘電層１１の上面上に導電トレースレイアウトまたはいわゆるパッド回路再配置が準備される。再配置導電トレース１７は、金属、合金などの任意の導電層で構成されてよい。一般的な工程において、開口１５内およびボンディングパッド１３の上に、例えばＴｉ／ＣｕまたはＴｉ／Ｗ／Ｃｕ合金などの原材料を使用してシード層をスパッタするなどして、障壁シード層が形成される。シード層の頂部にフォトレジストが塗布され、次いでフォトマスクがＲＤＬ導電層パターンを画定する。例えば、Ｃｕ／ＡｕまたはＣｕ／Ｎｉ／Ａｕ合金などの原材料を使用する電気めっき法を採用することによって、シード層上にＲＤＬトレースが形成される。次いでフォトレジストが剥がされ、ＲＤＬ金属トレースを形成するために金属ウェットエッチングが施される。後の段階で導入されるソルダーバンプを適切な配置およびピッチで形成するために、障壁層の上に形成されるように、再配置層（ＲＤＬ）が再配置されてよい。従来技術によって知られるように、再配置導電トレース１７の一部は、電気接続する目的でパッド１３に接触する。
さらに図４に戻ると、ＲＤＬ導電トレース１７を保護するために隔離する目的で、誘電層１１およびＲＤＬ導電トレース１７を覆うためにソルダーマスク誘電層１９（頂部保護層）を堆積させる。誘電層１９はプリンティングまたはコーティングによって形成することができ、次いでソルダーパッドを画定するために、フォトリソグラフィ工程を採用してフォトマスクを形成する。フォトリソグラフィ工程を施して、ソルダーパッドを形成するために再配置層トレースを露出させる第２の開口を形成するために誘電層１９の一部が除去される。次にソルダーパッドのプラズマ洗浄が行われてよい。ＲＤＬトレース１７を形成するための上記の工程は、多層金属再配置ＵＢＭ構造体を形成するために繰り返されてよい。この手法において、ＵＢＭの形状は主としてパターン形成された誘電層１９によって画定され、応力補償層（ＳＣＬ）として機能するように任意でウェーハ上にフォト限定エポキシが塗布される。
ソルダーマスク１９は、ＲＤＬ導電トレース１７の所望の部分を露出させ、ＲＤＬ導電トレース１７の露出した領域は、電気接続ターミナルとしてソルダーボールを配置するために事前設定される。事前設定領域上のプリントソルダー２１に対してソルダーペーストプリンティング工程が施され、ソルダー２１はＲＤＬ導電トレース１７に接触する（ＵＢＭを介して、ＵＢＭ部は図中に示されていない）。次いでソルダー２１は、図５に示すように、ターミナルコンタクターとして球形状になるように従来技術に知られた温度でＩＲリフローを利用する。半導体ダイ５は、パッド回路または導電トレース１７によってソルダーボール２１に結合される。ソルダーボール２１は、典型的なボールグリッドアレイ（ＢＧＡ）技術によって形成することができる。好ましくはソルダーボール２１は、マトリクス形態で構成される。典型的には、ソルダーボール２１は、電気接続を確立するために回路に接続される。
続いてウェーハはウェーハレベルテストおよび／またはバーンインテストのためにテスト装置にセットされる。ウェーハレベルパッケージ（ＷＬＰ）テストの後スクライブライン２２を切断してダイスを分離するために、鋸による切断工程が次に行われ、チップスケールパッケージ（ＣＳＰ）を実現する。基板１の厚みがより薄いパッケージ構造体では、パッケージのカバー層を形成するために、図５に示すように合金４２基板１の背面に、エポキシ樹脂、合成物、誘電層、シリコン、シリコンゴム、シリコン樹脂、弾性ＰＵ、多孔性ＰＵ、アクリルゴム、ブルーテープまたはＵＶテープ材料で形成されてよい保護膜２をプリントするために処理が進められ、これはレーザマーキングを促進させ、より良好な鋸切断性を実現する。例えば、金属層１の厚みは、約２．０ミリから４．０ミリである。保護膜２はレーザまたはインクによるマーキングが可能である。好ましい実施形態において、保護膜２の材料は、樹脂、合成物、誘電層、シリコン、ブルーテープ、ＵＶテープ、シリコンゴム、シリコン樹脂、弾性ＰＵ、多孔性ＰＵまたはアクリルゴムを有する。最後に、ダイシング（レーザ）鋸が、パッケージを分離するためにスクライブライン２２に沿って合金４２基板１を備える加工ウェーハの切断を容易にする。
さらに、厚みのより厚い基板１を備えるパッケージ構造体を含む別の好ましい実施形態において、合金４２基板１の背面にフォトレジストが塗布され、次いでスクライブライン２２上のフォトレジストを露光させることによって、基板１の上に事前設定パターンを形成し、その間に事前設定パターンが形成された開口をスクライブライン上に形成する。次に、ダイシングを促進するためにその上にトレンチ２３を形成するために、スクライブライン２２上の合金４２基板１の薄くなった厚みに対してウェットエッチングが施され、これにより良好な鋸切断性を創造する。次いでプリンティング、コーティング、タッピング、またはモールディング法によって、例えば樹脂、合成物、誘電層、シリコン、シリコンゴム、シリコン樹脂、弾性ＰＵ、多孔性ＰＵ、アクリルゴム、ブルーテープまたはＵＶテープ材料で形成される保護膜２を合金４２基板１の背面に形成し、パッケージのカバー層を形成するために保護層がトレンチ２３内を充填するように、この処理が進められる。例えば、トレンチ２３の深さは、約２．０ミリから１０．０ミリである。この実施形態において、スクライブライン上のより厚い基板１は、先行する実施形態と同様により薄い層になるようにエッチングされ、トレンチ２３はカバー材の中に充たされるので、このような構造体も、レーザマーキングを促進し、パッケージのより良好な鋸切断性を創造する。同様に、パッケージを分離するために、ダイシング（レーザ）鋸が、スクライブライン２２に沿った加工ウェーハを切断する。
結論として、本発明の構造体および工程は、ダメージからのシリコンチップの保護、材料の非脆弱性、良好な熱伝導性、シリコン基板（２．６）に近いＣＴＥ（から４．１）の合金４２の使用、チップの完全なパッケージング、パッケージの薄型化が可能、多層のＲＤＬ導電層を含めたいくつかの有利な点を有する。したがって、本発明の金属カバーを備えたＷＬ−ＣＳＰの構造体および工程は、信頼性テストにおけるパッケージング性能およびライフサイクルを向上させることができる。
当業者に理解されるように、本発明の前述の好ましい実施形態は本発明を例示するものであり、本発明を限定するものではない。添付の特許請求の範囲の精神および範囲内に含まれる種々の修正および同様の構成を包含することを意図しており、このような修正および同様の構造体をすべて包含するように、その範囲は広範に解釈を与えられるべきである。したがって、本発明の好ましい実施形態を示し記載してきたが、本発明の精神および範囲から逸脱することなく、種々の変形をそこに行うことができることを理解されたい。
本発明による接着剤でウェーハ上に固着された金属層の該略図である。 本発明による複数のダイスの上に形成されトレンチ内に充填される誘電層の該略図である。 本発明による複数のダイスのパッドを露出するために、複数のダイスの上に形成される誘電層の該略図である。 本発明による導電トレース上を覆うソルダーマスクおよび導電トレースの露出した一部の上に形成されるソルダーボールの該略図である。 本発明による金属カバー層の背面に形成される保護膜の概略図である。 本発明による金属カバー層の背面に形成される保護膜の概略図である。

Claims (5)

  1. 中に形成されるトレンチを有し、上に形成される複数のダイスを有するウェーハと、
    前記複数のダイスの上に形成され、前記複数のダイスのパッドを露出するために前記トレンチ内に充填される誘電層と、
    接着剤によって前記ウェーハ上に固着される金属層と、
    前記金属層の背面に形成される保護膜と、
    前記誘電層の上に形成され、前記パッドに接続される導電トレースと、
    前記導電トレースの一部を露出するために、前記導電トレースおよび前記誘電層の上を覆うソルダーマスクと、
    前記露出部分上に形成され、前記導電トレースに接続されるソルダーボールと
    を備えるウェーハレベルパッケージ。
  2. 前記金属基板が、合金４２（４２％Ｎｉ、５８％Ｆｅ）を有する、請求項１に記載のパッケージ。
  3. 前記保護膜の材料が、エポキシ樹脂、合成物、誘電層、シリコン、ブルーテープ、ＵＶテープ、シリコンゴム、シリコン樹脂、弾性ＰＵ、多孔性ＰＵまたはアクリルゴムを有する、請求項１に記載のパッケージ。
  4. 前記保護膜が、レーザまたはインクによるマーキングが可能である、請求項１に記載のパッケージ。
  5. 中に形成されるトレンチを有し、上に形成される複数のダイスを有するウェーハと、
    中に形成されるトレンチを備え、接着剤によって前記ウェーハに固着される基板と、
    前記基板の背面に形成され、前記トレンチ内に充填される保護膜と、
    前記複数のダイスの上に形成され、前記複数のダイスのパッドを露出するために前記トレンチの中に充填される誘電層と、
    前記誘電層の上に形成され、前記パッドに接続される導電トレースと、
    前記導電トレースの一部を露出するために、前記導電トレースおよび前記誘電層の上を覆うソルダーマスクと、
    前記露出部分上に形成され、前記導電トレースに接続されるソルダーボールと
    を備えるウェーハレベルパッケージ。
JP2007316244A 2006-12-07 2007-12-06 金属カバーを備えたｗｌ−ｃｓｐ構造体および工程 Withdrawn JP2008177548A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/567,795 US7468544B2 (en) 2006-12-07 2006-12-07 Structure and process for WL-CSP with metal cover

Publications (1)

Publication Number Publication Date
JP2008177548A true JP2008177548A (ja) 2008-07-31

Family

ID=39363415

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007316244A Withdrawn JP2008177548A (ja) 2006-12-07 2007-12-06 金属カバーを備えたｗｌ−ｃｓｐ構造体および工程

Country Status (7)

Country Link
US (1) US7468544B2 (ja)
JP (1) JP2008177548A (ja)
KR (1) KR20080052496A (ja)
CN (1) CN101197336A (ja)
DE (1) DE102007059181A1 (ja)
SG (1) SG143238A1 (ja)
TW (1) TWI358803B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017514314A (ja) * 2014-05-05 2017-06-01 クアルコム，インコーポレイテッド 無機層内の高密度インターコネクトおよび有機層内の再配線層を備える集積デバイス

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8629532B2 (en) 2007-05-08 2014-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor wafer with assisting dicing structure and dicing method thereof
US7932179B2 (en) * 2007-07-27 2011-04-26 Micron Technology, Inc. Method for fabricating semiconductor device having backside redistribution layers
CN101807511B (zh) * 2009-02-13 2012-03-28 万国半导体股份有限公司 激光标识晶片水平芯片级封装的方法
CN102097404B (zh) * 2009-12-10 2013-09-11 万国半导体有限公司 低衬底电阻的晶圆级芯片尺寸封装及其制造方法
CN102034720B (zh) * 2010-11-05 2013-05-15 南通富士通微电子股份有限公司 芯片封装方法
CN102034721B (zh) * 2010-11-05 2013-07-10 南通富士通微电子股份有限公司 芯片封装方法
CN102130026B (zh) * 2010-12-23 2012-06-27 中国科学院半导体研究所 基于金锡合金键合的圆片级低温封装方法
WO2012100720A1 (zh) * 2011-01-30 2012-08-02 南通富士通微电子股份有限公司 封装方法
CN102683226A (zh) * 2011-03-14 2012-09-19 SKLink株式会社 晶圆级封装结构及其制造方法
TWI505413B (zh) * 2011-07-20 2015-10-21 Xintec Inc 晶片封裝體及其製造方法
US8963282B2 (en) * 2011-09-14 2015-02-24 Nanya Technology Corp. Crack stop structure and method for forming the same
US9257392B2 (en) * 2012-04-11 2016-02-09 Mediatek Inc. Semiconductor package with through silicon via interconnect
US20150001713A1 (en) * 2013-06-29 2015-01-01 Edmund Goetz Multiple level redistribution layer for multiple chip integration
CN105374773A (zh) * 2014-08-25 2016-03-02 万国半导体股份有限公司 Mcsp功率半导体器件及制备方法
CN104299949A (zh) * 2014-09-28 2015-01-21 南通富士通微电子股份有限公司 晶圆级芯片封装结构
CN104362102A (zh) * 2014-09-28 2015-02-18 南通富士通微电子股份有限公司 晶圆级芯片规模封装工艺
CN105778644B (zh) * 2014-12-15 2019-01-29 碁達科技股份有限公司 雷射切割用保护膜组成物及应用
JP2017162876A (ja) * 2016-03-07 2017-09-14 株式会社ジェイデバイス 半導体パッケージの製造方法
US20190131247A1 (en) * 2017-10-31 2019-05-02 Microchip Technology Incorporated Semiconductor Wafer Cutting Using A Polymer Coating To Reduce Physical Damage
CN110970362B (zh) * 2018-09-28 2022-06-07 典琦科技股份有限公司 芯片封装体的制造方法
TWI683415B (zh) * 2018-09-28 2020-01-21 典琦科技股份有限公司 晶片封裝體的製造方法
CN111653528A (zh) * 2020-07-22 2020-09-11 江苏长晶科技有限公司 芯片封装结构、方法和半导体器件

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10135270A (ja) * 1996-10-31 1998-05-22 Casio Comput Co Ltd 半導体装置及びその製造方法
US6184573B1 (en) * 1999-05-13 2001-02-06 Siliconware Precision Industries Co., Ltd. Chip packaging
US6607941B2 (en) * 2002-01-11 2003-08-19 National Semiconductor Corporation Process and structure improvements to shellcase style packaging technology
TWI227550B (en) * 2002-10-30 2005-02-01 Sanyo Electric Co Semiconductor device manufacturing method
TWI229890B (en) * 2003-04-24 2005-03-21 Sanyo Electric Co Semiconductor device and method of manufacturing same
JP4222092B2 (ja) * 2003-05-07 2009-02-12 富士電機デバイステクノロジー株式会社 半導体ウェハ、半導体装置および半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017514314A (ja) * 2014-05-05 2017-06-01 クアルコム，インコーポレイテッド 無機層内の高密度インターコネクトおよび有機層内の再配線層を備える集積デバイス

Also Published As

Publication number Publication date
CN101197336A (zh) 2008-06-11
TW200828544A (en) 2008-07-01
US7468544B2 (en) 2008-12-23
US20080136026A1 (en) 2008-06-12
KR20080052496A (ko) 2008-06-11
SG143238A1 (en) 2008-06-27
DE102007059181A1 (de) 2008-06-12
TWI358803B (en) 2012-02-21

Similar Documents

Publication Publication Date Title
US7468544B2 (en) Structure and process for WL-CSP with metal cover
US7498646B2 (en) Structure of image sensor module and a method for manufacturing of wafer level package
US7514767B2 (en) Fan out type wafer level package structure and method of the same
TWI353659B (en) Water level package with good cte performance and
TWI539508B (zh) 半導體裝置之製造方法及電子裝置之製造方法
US7884461B2 (en) System-in-package and manufacturing method of the same
US8178964B2 (en) Semiconductor device package with die receiving through-hole and dual build-up layers over both side-surfaces for WLP and method of the same
US6498387B1 (en) Wafer level package and the process of the same
US7061106B2 (en) Structure of image sensor module and a method for manufacturing of wafer level package
US20080136004A1 (en) Multi-chip package structure and method of forming the same
US20080083980A1 (en) Cmos image sensor chip scale package with die receiving through-hole and method of the same
JP2009016839A (ja) 除去可能な保護膜を利用する画像センサパッケージ及び該画像センサパッケージの作製方法
JP2008258621A (ja) 半導体デバイスパッケージの構造、および半導体デバイスパッケージ構造の形成方法
JP2008252087A (ja) 半導体装置パッケージ構造及びその方法
JP2008182225A (ja) ダイ収容スルーホールを備えたウエハレベルパッケージおよびその方法
JP2008258582A (ja) ダイ受入れキャビティを備えたウェハレベル・イメージセンサパッケージおよびその方法
JP2008160084A (ja) ダイ収容キャビティを備えたウェーハレベルパッケージおよびその方法
JP2008193064A (ja) ダイ収容スルーホールを備えたウエハレベルパッケージおよびその方法
KR20080077934A (ko) 축소된 구조를 갖는 멀티칩 패키지 및 그 형성 방법
JP2008211179A (ja) スルーホールを有するダイを有する半導体イメージデバイスパッケージとその方法
JP2004363279A (ja) 光電変換装置の製造方法、並びにその製造に用いる疑似ウェーハの製造方法
JP2003218278A (ja) ウェーハレベル・チップスケール・パッケージの製造方法
JP2004342862A (ja) 半導体装置及びその製造方法、疑似ウェーハ及びその製造方法、並びにマルチチップモジュール
TWI418004B (zh) 晶片封裝結構以及晶片封裝製程
KR20090032225A (ko) 웨이퍼 레벨 칩 스케일 패키지 및 그의 제조방법

Legal Events

Date Code Title Description
A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20090223