CN102683226A - 晶圆级封装结构及其制造方法 - Google Patents

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Abstract

本发明提供一种可抑制切割刀磨损而延长切割刀寿命的晶圆级封装结构及其制造方法。晶圆级封装制造方法例如包含：树脂形成步骤(400)，在基板(450)的表面上，形成包含形成着配线的槽(462)的绝缘性第一树脂(460)；第一成膜步骤(410)，在第一树脂(460)的表面，通过物理气相生长成膜成为部分配线的第一金属(470)；第二成膜步骤(420)，在第一金属(470)的表面上，进一步成膜成为配线的一部分的硬度比第一金属(470)低的第二金属(480)；设置步骤(430)，在和槽(462)的侧面未成膜第一金属(470)的部位或变薄的部位相当的高度H0、H1处设置切割刀(490)；以及切割步骤(440)，通过扫描切割刀(490)，至少将第一树脂(460)切割。

Description

晶圆级封装结构及其制造方法
技术领域
本发明涉及一种晶圆级封装(wafer lever package)结构及其制造方法。
背景技术
近年来，对于使用半导体的电路系统(circuit system)的小型化的要求非常高。为满足这种要求，半导体电路中有时会安装与其芯片尺寸接近的封装(CSP(Chip Size Package，芯片级封装))。
作为实现CSP的方法之一，已知有被称为WLP(Wafer LeverPackage，晶圆级封装)的封装方法。WLP的一例为对通过切割(dicing)而单片化之前的硅晶圆(silicon wafer)形成外部电极等的方法，通过切割而形成的单片化是在形成外部电极等之后而进行。如果使用WLP，则可对多个半导体芯片同时进行再配线图案(pattern)及外部端子电极(第二电极)等的形成，因此期待可提高生产性。由此，WLP为半导体装置。
晶圆级封装包含输入端(fan in)与输出端(fan out)。输入端是在与芯片尺寸相同的区域设置作为半导体装置的外部电极(外部端子)。例如，经过形成在芯片上的钝化(passivation)膜上的再配线等，在该芯片的表面区域内形成外部端子。输出端是在比芯片尺寸大的区域设置作为半导体装置的外部端子。例如，经过形成在芯片上的钝化膜上的再配线等，在埋入该芯片的绝缘树脂的表面区域形成外部端子。在输出端，例如在由埋入有多个芯片的绝缘树脂而形成的绝缘树脂晶圆上形成再配线及外部电极。由此，可提高生产性。另外，硅晶圆是在所谓晶圆前步骤(从电路的烧结到芯片上的钝化膜形成为止)结束后，进行切割而单片化为功能单位，并且将这些经单片化的多个芯片搭载于所述绝缘树脂晶圆。输出端也是WLP。
而且近年来，将LSI封装(Large-scale integration package，大规模集成电路封装)与晶圆工艺(wafer process)一体加工，而实现小型化及低成本化，进而实现性能提高。但是，晶圆上的再配线及绝缘层等的形成是通过将PVD(Physical Vapor Deposition，物理气相沉积)或电镀(plating)与光刻法(photolithography method)组合而进行，要求更低成本化。
作为其对策，研究有通过应用类似于金属镶嵌工艺(damasceneprocess)的制造方法在永久光阻剂(permanent resist)的凹部内将金属作为配线进行图案化(patterning)的方法，该金属镶嵌工艺是将作为永久光阻剂的绝缘材料通过辊模(roll die)挤压或光刻法等加工成凹凸，在其上的全面被覆金属层，并且对永久光阻剂的凸部及金属层进行研磨。
然而，当该方法中的研磨使用晶圆前步骤中所采用的CMP(Chemical Mechanical Polishing，化学机械抛光)法时，与以往方式即PVD或电镀与光刻法的组合相比，价格上不存在优点。作为与CMP法不同的方法有机械研磨法，但机械研磨法会产生研磨粒等的污染(contamination)等，为保持均质的平坦加工面的加工时间变长。
与此相对，专利文献1～专利文献4的切割方法的切割时间较短，可容易进行平坦加工，因此作为低价格方法而提出。
先行技术文献
专利文献
专利文献1：日本专利特开平7-326614号公报
专利文献2：日本专利特开2004-319965号公报
专利文献3：日本专利特开2005-64451号公报
专利文献4：日本专利特开2005-12098号公报
发明内容
[发明所要解决的问题]
本发明的至少一个课题在于，当在永久光阻剂的凹部内将金属作为配线形成时，在专利文献1～专利文献4中所使用的切割方法中，由于是对永久光阻剂材料与金属的复合体进行切割，因此如果不考虑永久光阻剂材料的材质、金属的材质或金属的形成方法等，则会产生刀片自身振动(颤动)、刀片磨损、刀片上附着被切割物等问题，生产性并不良好。
[解决问题的技术手段]
本发明的晶圆级封装制造方法的具代表性构成的特征在于包含：树脂形成步骤，在基板的表面形成包含形成着配线的槽的绝缘性第一树脂；第一成膜步骤，在第一树脂的表面，通过物理气相生长成膜成为部分配线的第一金属；第二成膜步骤，在第一金属的表面成膜成为部分配线的硬度比第一金属低的第二金属；设置步骤，在与槽的侧面未成膜第一金属的高度或在槽的侧面已成膜的第一金属的厚度比在第一树脂的上表面已成膜的第一金属的厚度薄的部位相当的高度处，或者比在槽的底面已成膜的第一金属的厚度薄的部位相当的高度处设置切割刀；以及切割步骤，通过扫描切割刀而切割至少第一树脂。
根据所述构成，例如第一成膜步骤的结果为，从第一树脂的上表面到槽的侧面的上部为止，成膜硬度相对高的第一金属。但是，在槽的侧面成膜的第一金属的厚度随着进一步朝向下方(槽的底部)移动而逐渐变小，最终变为零。如果接着进行第二成膜步骤，则在已成膜在槽的底部、第一树脂的上表面及槽的侧面的上部的第一金属上成膜第二金属。
本发明的特征在于，在进行了如上所述的成膜之后的切割步骤中，切割刀例如以在槽的侧面未成膜第一金属(厚度为零)的高度为目标，沿着该高度的切割线进行切割。因此切割刀所切割的是例如切割对象中最柔软的第一树脂与硬度比第一金属相对低的第二金属这两种。
当切割刀在靠近第一树脂的上表面的高度切割第一树脂的情况下，硬度比第二金属相对高的第一金属在槽的侧面的一部分也以相当量的厚度成膜。因此，变成对还包含第一金属的三种材料进行切割。如果与这种情况相比，则本发明(以未成膜第一金属的(厚度为零)高度为目标)的切割刀的磨损程度非常小，从而可大幅度延长切割刀的寿命。而且，具有防止形成配线的金属的配线图案产生畸变这样的显着效果。
另一方面，在本发明中，当切割刀以第一金属的厚度较薄的高度为目标时，变成对还包含第一金属的三种物质进行切割。但是本发明的特征在于，切割刀以在相当于在槽的侧面已成膜的第一金属的厚度比在第一树脂的上表面已成膜的第一金属的厚度薄的部位的高度，或者相当于比在槽的底面已成膜的第一金属的厚度薄的部位的高度为目标进行切割。因此，如果与对在槽的侧面已成膜的第一金属的厚度较大的高度进行切割的情况进行比较，则切割刀的磨损程度小，从而可延长切割刀的寿命。
所述第一树脂可将苯酚(phenol)树脂、不饱和聚酯(polyester)树脂、三聚氰胺(melamine)树脂或尿素(urea)树脂作为主要成分。例如，使用金刚石(diamond)制造的车刀(bite)等切割刀进行的切割较理想的是不会因切割时的局部发热而产生塑性变形的热硬化树脂。这是因为，为使切割刀的锋利程度为良好，而认为良好的是具有适当的弹性模数，应力畸变曲线中的断裂强度相对低的树脂。例如，应该设为相对于应力的畸变优选为数％以下，难以产生裂纹(Craze)且对切割刀的缠绕较少的材料。所述树脂均含有例如弹性模数表现为2～4GPa这一程度的稳固且延伸较少的π型环状基。
而且这些树脂具有稳固且延伸较少的特性，因此当切割这些树脂时，在与一起进行切割的邻接的金属之间很难产生间隙。因此具有防止因树脂产生畸变而使形成配线的金属产生畸变这样的显着效果。
所述基板在至少部分表面包含钝化膜，钝化膜可与第一树脂连接。这是因为，通过将钝化膜与第一树脂连接，第一树脂的密接性(粘接力)提高，切割性能进一步提高。
钝化膜可将聚酰亚胺(polyimide)树脂作为主要成分。这是因为，作为与钝化膜连接的第一树脂使用的苯酚树脂、不饱和聚酯树脂、三聚氰胺树脂或尿素树脂是与聚酰亚胺树脂粘接的感光性树脂，具有粘接力强且容易切割的性能。
第一成膜步骤可以通过使用在与槽相对应的位置具有开口部的金属遮罩(metal mask)的离子电镀(ion plating)法而进行。
根据所述构成，第一成膜步骤的结果为在金属遮罩及槽内成膜第一金属。如果接着将金属遮罩剥离(lift off)进行第二成膜步骤，则在已成膜在槽内的第一金属上成膜第二金属，在第一树脂的上表面及槽的侧面仅直接成膜第二金属。因此，在切割步骤中，无需在意槽的侧面的第一金属的成膜厚度，沿着不存在第一金属的切割线或第一金属的厚度较薄的切割线便可进行切割。
另外，第二成膜步骤可以通过物理气相生长而进行，例如，可以通过使用在与槽相对应的位置具有开口部的金属遮罩的离子电镀法而进行。
根据所述构成，第一成膜步骤及第二成膜步骤的结果为在金属遮罩及槽内成膜第一及第二金属。如果接着将金属遮罩剥离，则成为只在槽内成膜第一及第二金属的状态。因此在这种情况下，在切割步骤中，也无需考虑槽的侧面的第一金属的成膜厚度，沿着不存在第一金属的切割线或第一金属的厚度较薄的切割线便可进行切割。
另一方面，第二成膜步骤也可以通过溅镀(sputtering)法而进行。这是因为，即使硬度相对比第一金属低的第二金属的成膜厚度比使用离子电镀法的第二金属的成膜厚度厚，对切割刀的磨损等的影响仍较小。
第二成膜步骤也可代替离子电镀法或溅镀等物理气相生长而通过电镀法进行。这是因为，即使硬度相对比第一金属低的第二金属的成膜厚度比使用物理气相生长的第二金属的成膜厚度厚，对切割刀的磨损等的影响仍较小。
在所述树脂形成步骤中，可将与槽邻接的第一树脂的截面以基板的表面为基准形成为长方形或正锥形(taper)。
即使如上所述与槽邻接的第一树脂的截面为正锥形状，随着沿着槽的侧面朝向下方(槽的底部)移动，所成膜的第一金属的厚度逐渐变小，例如，比在第一树脂的上表面成膜的第一金属的厚度小。
而且，如果与槽邻接的第一树脂的截面为长方形，则槽的侧面成为垂直的面。因此，可实现如上所述的随着沿着槽的侧面朝向下方移动，第一金属的成膜厚度逐渐变小且最终变为零这样的可应用本发明的切割步骤的结构。
所述金属遮罩的开口部的宽度可以比槽的宽度窄。这是因为，由此可有意使槽的侧面的第一金属的成膜厚度进一步变薄。
在所述树脂形成步骤中，可将与槽邻接的第一树脂的截面以基板的表面为基准形成为倒锥形。
如上所述只要第一树脂具有该倒锥形截面，则槽的侧面成为第一树脂的末端狭窄这样的倾斜面。因此，槽的侧面的第一金属的成膜厚度比第一树脂具有长方形截面时的第一金属的成膜厚度更薄。由此，槽的侧面的第一金属的厚度变得更薄。因此，例如在第一金属的厚度为零的高度设置切割刀进行切割步骤的范围(margin)变宽。
所述构成的特征在于，如此通过将槽的侧面的第一金属的成膜厚度有意识地变得更薄，而使可应用本发明的切割步骤的第一金属的厚度薄的范围(margin)变宽。
当如上所述将第一树脂的截面设为倒锥形状时，第一成膜步骤可以通过溅镀法进行。这是因为，例如通过将第一树脂的截面设为倒锥形状，槽的侧面的第一金属的成膜厚度变得与使用离子电镀法的成膜厚度相同。
当如上所述将第一树脂的截面设为倒锥形状时，第二成膜步骤既可以通过离子电镀法进行，也可以通过溅镀法进行。多数情况下离子电镀法在特定时间内的金属的成膜厚度比溅镀法大，从而实现了成本削减。另一方面，在通过溅镀装置的混载产品的生产线来制造本申请的晶圆级封装的情况下，例如通过将第一树脂设为倒锥形而可在第一及第二成膜步骤中应用溅镀法。可抑制新的离子电镀法装置的设备投资。这是因为，硬度相对比第一金属低的第二金属的成膜厚度对切割刀的磨损等的影响较小。
所述基板是包含电路及对电路输入输出信号的内部端子电极的半导体基板，在槽内成膜的第一金属及第二金属可形成配线层，所述配线层将内部端子电极与作为输入端设置在相当于半导体基板的芯片的区域内的外部端子电极连接。
所述基板包含半导体芯片及绝缘性第二树脂，所述半导体芯片包含电路及对电路输入输出信号的内部端子电极，所述绝缘性第二树脂覆盖半导体芯片的至少侧面，在槽内成膜的第一金属及第二金属可形成配线层，所述配线层将内部端子电极与作为输出端设置在半导体芯片的区域外的第二树脂中的外部端子电极连接。
例如，所述基板是将对晶圆进行切割的多个芯片重新排列在第二树脂中的输出端WLP用基板。
[发明的效果]
根据本发明，可提供一种能够抑制切割刀的磨损而延长切割刀的寿命的晶圆级封装的制造方法。而且，由于防止形成配线的金属的配线图案产生畸变，因此具有经济且可实现细微图案加工这样的显着效果。
附图说明
图1是表示本发明的优选实施方式的电路基板(硅晶圆)的结构的示意性截面图。
图2是从球侧观察通过本发明而组装的封装的俯视图。
图3是通过本发明而组装的封装的侧视图。
图4是说明本发明的WLP制造方法的再配线部的俯视图。
图5是说明本发明的WLP制造方法的第一实施方式的截面图。
图6是说明本发明的WLP制造方法的截面图。
图7是说明本发明的WLP制造方法的截面图。
图8是说明本发明的WLP制造方法的截面图。
图9是说明本发明的WLP制造方法的截面图。
图10是说明本发明的WLP制造方法的截面图。
图11是本发明的WLP的配线层21的截面图。
图12是说明本发明的WLP制造方法的截面图。
图13是说明本发明的WLP制造方法的截面图。
图14是说明本发明的WLP制造方法的截面图。
图15是说明本发明的WLP制造方法的截面图。
图16是说明本发明的WLP制造方法的截面图。
图17是表示本发明的WLP制造方法的第二至第七实施方式中共用流程的流程图。
图18是表示按照图17的流程图而制造的WLP的变化的一例的概略图。
图19是表示本发明的WLP制造方法的第二实施方式的图。
图20是表示在图19中WLP制造方法已结束的结果所获得的晶圆级封装的中间体的图。
图21是表示本发明的各实施方式中所利用的各种树脂及金属的物性值的表。
图22是表示不适合作为图19的第一树脂的树脂(聚酰亚胺树脂等)所产生的裂纹(Craze)的例的示意图。
图23是表示各种树脂的应力-畸变曲线的图表。
图24是微观观察图19的高度H0的切割的示意图。
图25是表示本发明的WLP制造方法的第三实施方式的图。
图26是表示在图25中WLP制造方法已结束的结果所获得的WLP的中间体的图。
图27是表示本发明的WLP制造方法的第四实施方式的图。
图28是表示在图27中WLP制造方法已结束的结果所获得的WLP的中间体的图。
图29是表示本发明的WLP制造方法的第五实施方式的图。
图30是表示根据图29的成膜状态将金属遮罩剥离而进行第二成膜步骤的成膜结果的图。
图31是表示根据图30的成膜状态进行了切割、平坦化步骤的结果所获得的WLP的中间体的图。
图32是表示本发明的WLP制造方法的第六实施方式的图。
图33是表示本发明的WLP制造方法的第七实施方式的图，是本实施方式中所使用的基板的俯视图。
图34是图33的截面图。
图35是例示图33的输出端用WLP基板的制造步骤的图。
图36是例示对于图33的输出端用WLP基板应用图17所示的WLP制造方法而制造的WLP的完成体的图。
[符号的说明]
1     基板
2     芯片提取电极(内部端子电极)
3     钝化膜
4     障壁金属配线
4b    槽内部的障壁金属材料
4u    树脂上表面的障壁金属材料
5     铝配线
5b    槽内部的铝配线
5u    树脂上表面的铝配线
6     用于制作形成配线层的槽的树脂
6a    经感光的树脂
7     障壁金属配线
8     铜配线
9     焊球
10    硅晶圆
11    保护绝缘膜
21    配线层(第一配线层)
22    配线层(第二配线层)
22s   配线层的侧面
200   遮罩
201   槽
202   感光用的光
203    遮罩开口部
300    遮罩
301    遮罩开口部
400    树脂形成步骤
410    第一成膜步骤
420    第二成膜步骤
430    设置步骤
440    切割步骤
442    内部端子电极
522    内部端子电极
523    内部端子电极
444    钝化膜
528    钝化膜
446    纳米压模
450    基板
452    第一树脂
452A   第一树脂
460    第一树脂
465    第一树脂
500    第一树脂
461    聚酰亚胺树脂
454    槽
456    槽
462    槽
502    槽
470    第一金属
480    第二金属
490    切割刀(bite)
492    有机物主体部
494    裂纹
496    原纤维
498    空穴
510    金属遮罩
512    开口部
520    输出端用WLP基板
524    半导体芯片
526    第二树脂
530    半导体晶圆
532    芯片固定胶带
540    外部端子电极
550    外部端子电极
560    阻焊剂
具体实施方式
下面，一边参照附图，一边对本发明的优选实施方式进行详细说明。
图1是表示本发明的优选实施方式的电路基板(包含硅晶圆)的结构的示意性截面图。
如图1所示，本实施方式的硅晶圆10包括作为晶圆本体的基板1、形成在基板1的表面的芯片提取电极(内部端子电极)2、以及与芯片提取电极2电性连接的焊球(solder ball)(外部端子电极)9。基板1是包含其后进行单片化的多个半导体芯片的集合基板。这些半导体芯片中所形成的电路彼此相同。
基板1的表面除设置有芯片提取电极2的区域以外的大致整面由绝缘性钝化膜3覆盖。虽然并无特别限定，但芯片提取电极2例如包含铝(Al)。可对芯片提取电极2与下述配线层相连接的表面预先实施电镀(例如Ni+Au)。另外，在本说明书中，当提及“基板1”时，有时包含芯片提取电极2及钝化膜3。因此，所谓“基板1的表面”，有时也指芯片提取电极2的表面及钝化膜3的表面。
包含这些基板1、芯片提取电极2及钝化膜3的部分是通过所谓的前步骤(扩散步骤)而制作的部分。在前步骤中，与电路相关的极细微的内部配线等通过使用分档器(stepper)等的极高精度的光刻法而形成在基板上。成为这些内部配线的端子的部分为芯片提取电极2。本实施方式的硅晶圆10是通过对其表面以晶圆级实施加工，而形成图1所示的配线层21、22及焊球9等。另外，在本发明中，外部端子电极并不限定为焊球9。作为本申请发明的特征之一的树脂6确定配线层21(第一金属配线)与配线层21(与第一配线物理邻接的第二金属配线)的电性绝缘。
图2是通过本发明而组装的封装的俯视图。在图2中，使形成有焊球9的面为表面来进行表示。
图3是通过本发明而组装的封装的侧视图。在图3中，使形成有焊球9的面为上表面来进行表示。
如图1所示，基板1的表面设置有芯片提取电极2与钝化膜3。如上所述，钝化膜3覆盖基板1的表面中除设置有芯片提取电极2的区域以外的大致整面。提取电极2与积层障壁(barrier)金属配线4b及铝配线5b而成的配线层21连接。虽然并无特别限定，但作为障壁金属配线4b的厚度只要设为0.3μm左右便可，作为铝配线5b的厚度只要设为5μm左右便可。
另外，即使配线5b的材质为铜(Cu)也无问题，在将铜(Cu)作为配线层的情况下，也可以通过电镀法在障壁金属上积层铜(Cu)。
配线层21的平面形状的一例如图4所示，虽然并无特别限定，配线层21的上表面中除由配线层22覆盖的部分22a以外，全部由保护绝缘膜11(图1)覆盖。在本说明书中，有时将配线层21、22的上表面中未由保护绝缘膜11覆盖的部分称为“第一部分”，将由保护绝缘膜11覆盖的部分称为“第二部分”。因此，配线层21不包含第一部分。
另外，如图1所示，配线层21的端部与积层障壁金属配线7及铜配线8而成的第二配线层22连接。虽然并无特别限定，但作为障壁金属配线7的厚度只要设为0.3μm左右便可，作为铜配线8的厚度只要设为10μm左右便可。铜配线8也可为铝配线。第二配线层22是作为成为焊球9的基底的柱状电极(post electrode)而发挥功能的配线层，并且相对于基板1的表面垂直设置。换句话说，第二配线层22与再配线部21一样不包含沿着基板1的表面延伸的部分。
作为障壁金属配线4及7，可使用包含Ti、Cr、Ta或Pd的单层膜，或者Ti与Ni的积层膜等。在本发明中并非必需设置障壁金属配线4及7，但一般来说，如果在钝化膜3的表面直接形成铝配线5，则两者的密接性不足，一旦在暴露在大气中的铝配线5的表面直接形成铜配线8，则两者的密接性不足，因此优选设置所述障壁金属配线4及7。但是，在本发明中，当通过PVD(物理气相生长)法形成配线5及8时，通过控制被覆能量而可调整密接性及被覆应力。因此在这种情况下，如果与以往的WLP相比，设置障壁金属配线4及7的必然性较低。
如图1所示，基板1的表面中除形成焊球9的区域以外的整面由保护绝缘膜11覆盖。对保护绝缘膜11的材料并无特别限定，但优选使用通过PVD法覆膜电绝缘性无机物者或通过固化处理(cure)等将液状的有机绝缘材料固化的材料。
根据该结构，配线层21的表面中除由配线层22覆盖的部分以外全部由保护绝缘膜11覆盖。同样地，配线层22的表面中除由焊球9覆盖的部分(第一部分)以外全部由保护绝缘膜11覆盖(第二部分)。
[实施例1]
接下来，对本实施方式的晶圆级封装的第一实施方式的制造方法进行说明。
图5～图16是用于说明本实施方式的晶圆级封装的第一实施方式的制造方法的步骤图。图5至图10相当于图2中的左侧所示的多个芯片提取电极2沿着Y轴方向展开时的截面图。图11至图16相当于图2中的左侧所示的任意一个芯片提取电极2及配线层21以及焊球(外部端子电极)9的X轴方向的截面图。
首先，准备前步骤已结束的基板1，如图5所示，由绝缘性优异的树脂6覆盖其表面(树脂涂布步骤)。树脂涂布膜的厚度虽然并无特别限定，但较理想为5μm到30μm左右。对作为本申请发明的特征之一的树脂6的材料，在下文进行叙述。
接下来以应该形成配线层21(图1)的区域的部分成为如图8所示的槽201的方式去除树脂6(槽形成步骤)。去除树脂例如通过光刻法进行，因此可实现槽宽度(再配线宽度)为10μm以下的细微加工。作为步骤，如图6所示，从树脂6的上方覆盖遮罩200，该遮罩200将树脂6中形成槽的部分作为开口部203，如图7所示通过开口部203照射感光用的光202，使成为槽201的部分的树脂6成为经感光的树脂6a。
接下来，将遮罩剥离(剥离步骤)，施加固化处理后，通过清洗去除经感光的树脂6a(显影步骤)，由此形成槽201(图8)。
另外，形成所述槽201的光刻法步骤通过正片法(positive method)进行了说明，当然底片法(negative method)的步骤也毫无问题。另外，槽201的形成法也可以通过蚀刻(etching)法或雷射(laser)加工法而形成。
如此形成应该形成配线层21的区域部分的槽201，接下来，如图9所示，不使用遮罩而是通过PVD法使障壁金属材料4及铝5依序被覆在基板1整面(成膜步骤)。此处，被覆在槽201的内部的障壁金属材料4b和铝5b经过后面的步骤而形成第一配线层21。
另外，铝5b也可以为铜(Cu)，在设为铜(Cu)的情况下，可不通过PVD法而是通过电镀法进行积层。在将铜(Cu)进行积层的情况下，可选择PVD法、电镀法中的任一种制作方法。
在被覆成为第一配线层21的成膜之后，通过切割刀从已成膜的表面相对于基板1的表面平行地切割，去除4u和5u部分使得配线层21仅残留在通过树脂而形成的槽201的内部(切割步骤)。由此完成配线21(参照图10、图11)。另外，即使在切割步骤中切割部分树脂6也无问题。关于从基板1的表面(或背面)到切割刀为止的位置(高度)，最理想的是切割线(扫描线)处于不存在障壁金属材料4的位置(高度)。详情于下文进行叙述。
接着形成第二配线层22。第二配线层22的形成方法如图12所示，准备设置有与配线层22的平面形状相对应的开口部301的金属遮罩300，将金属遮罩300以应该形成配线层22的区域经过开口部301而露出的方式覆盖在基板1的表面上(遮蔽步骤)。
接下来，在如图13所示覆盖着金属遮罩300的状态下，通过PVD法使障壁金属材料7及铜8依序被覆(成膜步骤)。由此，成为在经过金属遮罩300的开口部301而露出的基板1的表面(准确说是铝配线5b的表面)及金属遮罩300的上表面堆积着障壁金属材料7及铜8的状态。
接着，如图14所示，只要将金属遮罩300从基板1剥离(剥离步骤)，则无需使用光刻法便形成包含障壁金属配线7及铜配线8的第二配线层22。
接下来，如图15所示，在去除应该形成焊球9的部分的基板1的表面，通过PVD法选择性地覆膜具有电绝缘性无机物质(保护绝缘膜形成步骤)。如果选择性地供给绝缘材料，则配线层21的整面及配线层22的侧面22s由保护绝缘膜11覆盖。在供给绝缘材料之前的阶段，配线层22在基板上最突出，因此只要以避开配线层22的方式选择性地供给绝缘材料，则配线层22的整个上表面不会被绝缘材料覆盖。另外，对于保护绝缘膜11的形成，也可以通过使用丝网印刷(screen print)法选择性地供给具有流动性的绝缘材料，并且进行固化处理而固化的方法。
其后，只要对配线层22的露出部分供给焊料并且使该焊料熔融，则如图16所示形成焊球9(电极形成步骤)。根据所述内容，一系列的WLP步骤结束。其后，只要沿着划线(scribe line)将基板1切割，则可对各半导体芯片进行单片化(切割步骤)。另外，基板1的切割也可以在形成保护绝缘膜11之后且形成焊球9之前进行。另外，也可以将配线层22的柱状电极当作外部端子电极以代替焊球9。
如以上所说明那样，根据本实施方式的硅晶圆10的制造方法，通过两次PVD覆膜和一次光刻法步骤而直接形成配线层21、22。另外，形成槽201的周围的树脂6与通过以往的光刻法而制作的WLP不同，并非去除而是成为构成WLP的一部分。有时将树脂6称为永久光阻剂。因此，与使用以往一般性的方法的WLP相比，步骤数减少到二分之一以下。而且，遮罩200与遮罩300价格便宜而可大量生产，并且可重复使用遮罩200及遮罩300。根据这些，可提供生产性高且低成本的硅晶圆10。
(晶圆级封装制造方法)
图17是表示本发明的晶圆级封装制造方法的第二至第七实施方式中共用流程的流程图。另外，所述第一实施方式也按照图17的流程。图18是表示按照图17的流程图而制造的晶圆级封装的变化的一例的概略图。
如图18所示，在本方法中，使用基板450，基板450例如可为半导体基板(例如硅晶圆)。基板450中排列着内部端子电极(芯片提取电极)442及绝缘体的钝化膜444(只要无特别说明，则将这些统称为基板450)。
在本方法中，首先进行树脂形成步骤400(图17)，该树脂形成步骤400是在所述基板450的表面形成凹凸形状的具有绝缘性第一树脂452。在树脂形成步骤400中，例如图18(a)所示，在基板450的表面涂布第一树脂452。第一树脂452可将苯酚树脂、不饱和聚酯树脂、三聚氰胺树脂或尿素树脂作为主要成分。
接下来，如图18(b)～(c)所示，通过光刻法去除部分第一树脂452(内部端子电极442的位置)，在所残留的第一树脂452A之间形成槽454。当形成槽454时，隔着光罩(photo mask)(省略图示)照射紫外线，由此形成经曝光的部分452和未曝光的第一树脂452A(图18(b))。如果将所述经曝光的部分452和未曝光的第一树脂452A浸入到显影液中并去除经曝光的部分452，则如图18(c)所示，在所残留的第一树脂452A之间形成槽454。第一树脂452A相当于“凸”，槽454相当于“凹”。如果将基板450作为视点，则第一树脂452所具有的“凹”为槽有时也为孔。这种情况可根据使图2及图4所示的配线层21为绝缘材料的树脂6的形状而理所当然地理解。另外，第一树脂452与树脂6相同。
但是，树脂形成步骤400中所使用的技术并不限定为如上所述的光刻法。也可如图18(d)所示，通过纳米压印(nanoimprint)而形成槽456，该纳米压印是将形成有纳米级(nanoscale)凹凸图案的纳米压模(nanostamper)446与第一树脂452抵压而将凹凸图案转录。
如此只要树脂形成步骤400中所形成的第一树脂452中存在由槽454、456所产生的高低差即凹凸便可。可如图18(c)的槽454那样底处不包含第一树脂452，也可如图18(d)的槽456那样底处包含第一树脂452。
在本方法中，如图17所示，在树脂形成步骤400之后包含成膜成为部分配线的第一金属470的第一成膜步骤410及成膜成为部分配线的第二金属480的第二成膜步骤420。在第一成膜步骤410、第二成膜步骤420中，均通过物理气相生长(PVD：Physical Vapor Deposition)来成膜第一金属470及第二金属480。作为PVD的例，可列举蒸镀(电阻加热蒸镀、电子束蒸镀、分子束外延(molecular beam epitaxy)法等)、离子电镀法、离子束沉积(ion beam deposition)、溅镀等。
另外，在本方法中，包含设置步骤430及切割步骤440，所述设置步骤430是在特定位置设置切割刀490，所述切割步骤440是通过切割刀490将金属(配线)及第一树脂切割并且进行平坦化。关于这些步骤将在下面的本发明的各实施方式中说明。
[实施例2]
(第二实施方式)
图19是表示本发明的晶圆级封装制造方法的第二实施方式的图。
图20是表示在图19中晶圆级封装制造方法已结束的结果所获得的晶圆级封装的中间体的图。
在本实施方式中，图17的树脂形成步骤400中，将与槽462邻接的第一树脂460的截面设为长方形。对所述第一树脂460及槽462进行成膜硬度相对高的第一金属470的第一成膜步骤410及进一步成膜硬度相对低的第二金属480的第二成膜步骤420。其结果，获得图19所示的成膜状态。
第一金属470可设为Ti、Cr、Ta或Pd，第二金属480可设为Cu或Al。由这些材质可知，作为障壁金属使用的第一金属470与作为配线金属使用的第二金属480之间存在硬度差。
接下来，如图17所示，进行设置步骤430。在设置步骤430中，在图19的槽462的侧面(第一树脂460的侧壁)已成膜的第一金属470并未成膜的相当于厚度为零的部位的高度即高度H0处设置切割刀490并且切割第一树脂460及第二金属480。其结果，获得图20所示的晶圆级封装的中间体。
根据本实施方式，第一成膜步骤410的结果如图19所示，在第一树脂460的上表面到槽462的侧面的上部为止，成膜硬度相对高的第一金属470。但是随着进一步朝向下方移动，在第一树脂460的侧面成膜的第一金属470的厚度逐渐变小，最终变为零。若接着进行第二成膜步骤420，则如图19所示，在成膜在槽462的底部、第一树脂460的上表面及槽462的侧面的上部的第一金属470上成膜第二金属480。另外，第二成膜步骤420也可如图9的配线5那样，以填埋槽462的方式成膜第二金属480。另外，在第一树脂460的上表面成膜的第一金属470的厚度与在槽462的底部成膜的第一金属470的厚度为大致相同的厚度。
(由切割刀切割未成膜第一金属的部位)
本实施方式的特征在于，在进行了如上所述的成膜之后，在设置步骤430中，例如沿着未成膜第一金属470的相当于厚度为零的部位的高度H0的切割线设置切割刀490，并且在图17所示的切割步骤440中沿着基板450的表面扫描切割刀490，由此进行切割。因此，切割刀490所切割的是最柔软的第一树脂460和硬度比第一金属470相对低的第二金属480这两种。另外，第二金属480的成膜的厚度为任意，与切割刀490的设置高度H并无直接关联。例如，当第二金属480的成膜厚度较薄时，也存在切割刀490以高度H0的切割线进行切割的只是第一树脂460的情况。例如，当第二金属480的成膜厚度较薄时，也存在高度H1的切割线为槽462中所形成的第二金属480的表面的情况。另外，所谓“最柔软”，是指被切割的对象的多个材料中最柔软的材质。另外，本申请的技术范围也包含固定切割刀490并扫描基板450，或者将两者分别独立扫描的情况。
当在比所述高度H0高的位置进行切割的情况下，硬度相对高的第一金属470也在槽462的侧面成膜。因此，变成对还包含第一金属470的三种材料进行切割。如果与所述情况进行比较，则本实施方式中切割刀490的磨损程度最小，从而可最大限度延长切割刀490的寿命。
(由切割刀切割第一金属的成膜厚度较小的部位)
但是，在设置步骤430及切割步骤440中，如果在槽462的侧面已成膜的硬度最高的第一金属470的厚度较小，则以其高度为目标进行切割便可。例如图19的区域A放大图所示，为高度H1时，第一金属470的成膜厚度T1比在第一树脂460的上表面已成膜的相同的第一金属470的厚度T2(参照图19的区域B放大图)薄。也可以该高度H1的切割线进行切割。
根据所述构成，切割刀490对第一金属470、第二金属480及第一树脂460这三种进行切割，但第一金属470的成膜厚度T1小到满足所述条件的程度。如果将这种情况与在比所述高度H1更高的位置进行切割的情况相比，则切割刀490的磨损程度小，从而可延长切割刀490的寿命。
(截面长方形的树脂)
另外，在本实施方式中，第一树脂460具有长方形的截面，因此第一树脂460的侧面成为垂直的面。因此，随着沿着第一树脂460的侧面朝向下方移动，第一金属470的成膜厚度逐渐变小且最终变为零，从而可实现能够应用本实施方式的切割步骤440的结构。
(比较例)
将专利文献1作为比较例与本发明的实施方式进行比较。在专利文献1的技术中，如该文献的图10及段落所述，虽然公开了在SiO2层间绝缘膜22的边缘(edge)面上、且比和障壁金属24的界面略低的位置上抵接切割刀6，并且沿着X方向进行切割的内容，但是并未公开有关障壁金属24的硬度及切割刀的劣化(磨损)的课题，并且既未公开也未暗示有关以抑制切割刀的劣化为视点的切割刀的高度的研究。另外，也未公开暗示有关下述层间绝缘膜22的材质与切割刀的关系的研究。
另一方面，在本发明中，具有如下显着效果，即通过严格规定切割刀的设定高度与第一金属470的关系来抑制切割刀的磨损，也可提高切割性能。另外，在本发明中，具有如下显着效果，即通过严格规定作为下述电性绝缘的第一树脂460的材质与切割刀的关系来抑制切割刀的磨损，也可提高切割性能。
(本发明能抑制切割刀磨损的理由)
如上所述，越是大量切割硬度相对高的第一金属470，换句话说，第一金属470的线段长度占切割线的线段长度的比率越大，切割刀490的磨损越激烈，因此本发明的各实施方式的特征之一在于，以第一金属470的厚度较薄的部位或变为零的部位为目标进行切割，尽可能抑制第一金属470的切割量。下面，关于物理常数与切割刀490的磨损进行研究。
图21是表示本发明的各实施方式中所利用的各种树脂及金属的物性值的表。图21中，包含苯酚树脂作为可用作第一树脂460(标注了其他符号的“第一树脂”也相同)的原材料的代表。而且，包含Ti作为可用作第一金属470的金属的代表，包含Cu或Al作为可用作第二金属480的金属的代表。另外，聚酰亚胺树脂是苯酚树脂的比较例。
当使用切割刀490进行切割时，切割刀490感受到所切割的材料的阻力感，由此切割刀490产生磨损的原因有，第一，所切割的材料具有硬度，第二，材料具有粘性(即弹性伸展的大小)。这是因为，如果切割刀490对具有粘性的材料进行切割，则切割刀490将未切断的材料拖延。由于Ti的所述硬度、粘性这两者均高，因此是特别磨损切割刀490的材料。
但是，本发明的各实施方式是对未成膜有以Ti为代表的高硬度的第一金属470的部位或者相当于其厚度较薄的部位的高度进行切割。由此抑制了第一金属470的切割量。因此，抑制切割刀490的磨损，从而可大幅度延长其寿命。
而且，苯酚树脂中聚合物(polymer)构成所需要的官能烷基、羟基等网络(network)形成基一般较多，与聚酰亚胺的胺基等网络形成基相比，采用密集的三维结构。因此，弹性模数相对高，硬度也高，塑性变形(裂纹变形)范围小。特别是由于苯酚树脂的主体为环状结构，因此不会产生切割对象物附着在切割刀而使加工性能劣化等问题，容易进行切割加工。如此与经切割的金属的特性上的差变小，由此排除加工上的问题。
(本发明能提高切割性能的理由：第一树脂的原材料)
如上所述，第一树脂460除了苯酚树脂以外，也将不饱和聚酯树脂、三聚氰胺树脂或尿素树脂作为主要成分。这是因为，使用切割刀进行的切割较理想的是不会因切割时的局部发热而产生塑性变形的热硬化树脂。而且，为使切割刀的锋利程度良好，认为第一树脂460良好为具有适度的弹性模数，相对于极限应力的畸变小且强度相对低的树脂。
图22是表示不适合作为图19的第一树脂460的树脂(聚酰亚胺树脂等)所产生的裂纹(Craze)的例的示意图。所谓裂纹，是指排列二维缠绕原子链的二维链而变得难以切断的状态。如图22所示，如果在想要开封塑料袋时施加力F，则出现分成了有机物主体(bulk)部492和延伸而变成白浊部分的裂纹494，阻力非常强的现象。出现白浊的裂纹494包含微小纤维即原纤维(fibril)496与空隙部分即空穴(void)498。
图23是表示各种树脂的应力-畸变曲线的图表。作为第一树脂460，优选相对于应力的畸变为数％以下的树脂，该树脂为难以产生裂纹且对切割刀的缠绕较少的材料。如图23(b)所示，所述苯酚树脂、不饱和聚酯树脂、三聚氰胺树脂或尿素树脂均满足该条件。其原因在于含有稳固且延伸较少的π型环状基。
另一方面，如图23(a)所示，聚酰亚胺树脂为相对于应力的畸变达到数十％的高强度的树脂，容易产生图22所示的裂纹。因此作为第一树脂460的原材料，存在使切割刀490的切割性能下降之虞，因此聚酰亚胺树脂不适合。
此处，对将苯酚树脂、不饱和聚酯树脂、三聚氰胺树脂或尿素树脂“作为主要成分”这样的语句的定义进行说明。
苯酚树脂中存在将苯酚与甲醛混合，通过酸性催化剂缩合聚合，并且高分子化的被称为酚醛(novolac)型的树脂，以及通过碱性催化剂缩合聚合的被称为可溶酚醛(resole)型的树脂。前者在其原本状态下为热塑性，在低分子状态下为液体。如果在所述前者中混合1～20重量％的环六亚甲基四胺等作为硬化剂，则进行缩合聚合而成为热硬化树脂。后者本身具有自身反应性活性基，因此通过加热而进行热硬化。
有关电子零件用途，主要使用容易控制热硬化聚合反应的酚醛型。本申请中称为永久光阻剂的是酚醛型，在作为光阻剂(photo resist)进行加工的情况下，酚醛型苯酚树脂在其成分中占100％。在作为光阻剂以外的例如涂布材料使用的情况下，有时也混入各种高强度的宏单体(macromonomer)，例如纤维素(cellulose)等填充剂或颜料(特别是黑色颜料等)或填充料(filler)(硅玻璃(silica glass)微粒子)等以添加物总量计0.1～50重量％左右。
由图23(a)的应力畸变曲线可知，苯酚树脂的延伸较少，强度也并非如此高，因此作为电子材料较为脆弱。对应稍微提升强度等的要求，可使用环氧改质苯酚树脂(进行改质的部分，即对应混合百分比而使环氧的性质变强)，或者因耐热性较差而使用聚乙烯缩醛改质苯酚树脂。而且，为提高热循环(cycle)可靠性而使用腈橡胶(nitrile rubber)改质苯酚树脂，或者为提高印刷性而使用松香(rosin)改质苯酚树脂等，为改善各种性质而进行改质。以该改质树脂的混合比为1％到50重量％的级别(level)进行。因此本文中所谓“将苯酚树脂作为主要成分”，定义为苯酚树脂50重量％以上。
三聚氰胺树脂是使由三聚氰胺与甲醛的缩合反应而获得的羟甲基三聚氰胺发生聚合缩合反应而合成，但由于制作氮环状基，因此冲击强度比尿素树脂强。一般来说，使羟甲基三聚氰胺浸渍在纤维等中而制作强化塑料，但作为电子零件添加5～40重量％的纤维素添加剂使用。当然也可使用百分之百的树脂。环氧或尿素树脂的改质加工是通过在合成时适当添加环氧单体或尿素而自由进行。而且，也可为通过混合而具有中间性质的树脂。本文中所谓“将三聚氰胺树脂作为主要成分”，此处定义为50重量％以上。
不饱和聚酯树脂是由顺丁烯二酸酐、间苯二甲酸系等不饱和聚酯与乙二醇等多元醇的缩合聚合而制作的热硬化性树脂，由于顺丁烯二酸酐和苯乙烯均为环状基，因此特征在于机械强度强。因此也可以使用百分之百的树脂。特别是作为浸渍在纤维中的强化塑料的用途优异。由各种酯化合物制作各种种类，而为了确保异种树脂的改质树脂的表面平滑性，合成时要考虑混合戊二烯等的改质、防止具有相容性的丙烯酸胺基甲酸酯等因混合透明性或光导致黄变的改质等。一般来说，作为合成时混合制作的反应基，有苯酚、环氧、胺基甲酸酯，并且可自由调配，但是本文中所谓“将不饱和聚酯树脂作为主要成分”，定义为50重量％以上。
尿素树脂(urea resin)是使尿素与甲醛发生缩合反应而合成者，由于是不具有环状化合物的直链网络，因此破坏韧性下降。因此，考虑有很少使用百分之百的树脂，为增加破坏韧性而在合成时添加环状化合物即具有双酚A骨架的甘氨酸化合物0.5～30重量％进行改质等。而且纤维素优选作为填充剂使用，通过添加5～40重量％而可调整机械性质。与三聚氰胺树脂或苯酚树脂的匹配性也为良好，通过在反应时添加三聚氰胺或苯酚而生成彼此性质的中间性质。本文中所谓“将尿素树脂作为主要成分”，定义为50重量％以上。
图24是从截面观察图19的高度H0时的切割后的树脂与金属的示意图。图24(a)是表示直接使用图19的原材料，交替切割第一树脂460(苯酚树脂等)与第二金属480(Cu或Al)的情况。另一方面，图24(b)是表示假设将图19的第一树脂460变更为聚酰亚胺树脂461的情况。直接使用图19的原材料的情况如图24(a)所示，可无问题地进行切割。由于第一树脂460具有稳固且延伸较少的特性，因此切割时，在与一起进行切割的邻接的第二金属480之间很难产生空隙。而且，第一树脂460也很难从基板450剥离。因此，具有防止形成配线的金属的配线图案产生畸变这样的显着效果。
但是如图24(b)所示，如果使用聚酰亚胺树脂461代替第一树脂460，则由于其强度较高，因此聚酰亚胺树脂461与切割刀挤压而产生畸变，与先行进行切割的第二金属480(左侧)之间产生空隙463，也容易与基板450产生剥离467。而且，如果聚酰亚胺树脂461产生畸变，则也使其后续的切割对象即第二金属480(右侧)产生畸变，也会使第二金属480与基板450产生剥离469。
如果产生所述空隙及剥离，则存在配线、树脂图案畸变之虞。即，容易产生金属的脱落、树脂的脱落、内部空穴等，并且有可能产生配线的断线、配线的短路(short)。特别是在高配线密度的配线的情况下，由于树脂与金属、金属与基板、树脂与基板的粘接面积原本就小，因此容易产生如上所述的与金属的剥离(例如空隙463)、从基板的剥离(例如剥离467、469)。由此，关键在于如图24(a)那样使用容易切割的第一树脂460。
(通过本发明而使切割性能提高的原因：钝化膜)
如图19所示，基板450在至少部分表面包含钝化膜444，钝化膜444与第一树脂460连接。通过将钝化膜444与第一树脂460连接而提高第一树脂460的密接性(粘接力)，并且进一步提高切割性能。
本实施方式的钝化膜444是将聚酰亚胺树脂作为主要成分。作为与钝化膜444连接的第一树脂460使用的苯酚树脂、不饱和聚酯树脂、三聚氰胺树脂、尿素树脂中的任一种均是与聚酰亚胺树脂粘接的感光性树脂，具有粘接力强，容易切割的性能。这是因为，所述第一树脂460的材料相对较多地包含钝化膜444的材料即聚酰亚胺树脂的反应基，即与羧基或胺基具有反应性的羧基、羟基、胺基，并且镶嵌在主链或副链上。
[实施例3]
(第三实施方式：第一树脂的截面为正锥形状)
图25是表示本发明的晶圆级封装制造方法的第三实施方式的图，对于图18(c)所示的第一树脂452A实施第一成膜步骤410、第二成膜步骤420、设置步骤430及切割步骤440。图26是表示在图25中晶圆级封装制造方法已结束的结果所获得的晶圆级封装的中间体的图。
在本实施方式中，图17的树脂形成步骤400中，将与槽454邻接的第一树脂452A的截面设为正锥形状即上底比下底短的梯形。
对于形成具有如图25所示的正锥形状的截面的第一树脂452A，作为一例，只要利用正型光阻剂(positive resist)作为图18(a)的第一树脂452进行树脂形成步骤400便可。即，正型光阻剂是经曝光的部分通过显影而消失的光阻剂。这是因为，正型光阻剂是越往曝光部分的光阻膜的上层部，显影液的溶解性越高，所获得的图案容易形成正锥形。
第一树脂452A的截面是上底短下底长的梯形。因此第一树脂452A的侧面成为末端扩展的倾斜面。在这种情况下，第一金属470的槽454的侧面的成膜厚度与具有长方形截面的第一树脂460(图19)相比变厚。
但是，即使第一树脂452A具有正锥形状的截面，随着沿着槽454的侧面朝向下方移动，所成膜的第一金属470的厚度逐渐变小，最终小于在第一树脂452A的上表面所成膜的第一金属470的厚度。因此，只要以满足该条件的高度H5进行切割，则切割刀490的磨损得到抑制，并且可以制造图26所示的中间体。
[实施例4]
(第四实施方式：第一树脂的截面为倒锥形状)
图27是表示本发明的晶圆级封装制造方法的第四实施方式的图。
图28是表示在图27中晶圆级封装制造方法已结束的结果所获得的晶圆级封装的中间体。
在本实施方式中，图17的树脂形成步骤400中，将与槽502邻接的第一树脂500的截面设为倒锥形状即下底比上底短的梯形。
对于形成具有如图27所示的倒锥形状的截面的第一树脂500，作为一例，只要利用负型光阻剂(negative resist)进行树脂形成步骤400便可。负型光阻剂是经曝光的部分通过显影而残留(未曝光的部分消失)光阻剂。这是因为，负型光阻剂是越往曝光部分的光阻膜的上层部，显影液的溶解性越低，所获得的图案容易成为倒锥形。
由于第一树脂500具有所述梯形截面，因此第一树脂500的侧面成为下端狭窄这样的倾斜面。第一树脂500的侧面的倾斜角度通过在曝光及显影时调节光源的波长及强度而可控制在例如45～80度左右之间。
因此，第一金属470的成膜厚度比使用具有长方形截面的第一树脂460(图19)的第二实施方式的情况更薄。即在槽502的侧面的上部，第一金属470的厚度急剧变薄。这是因为，第一金属470很难停留在这种峭壁状的倾斜面上。因此，在第一金属470的厚度为零的高度设置切割刀490并进行切割步骤440的范围变宽。在本实施方式中，以所述高度H2的切割线进行切割步骤440。该情况缓和制造范围(margin)。
如此一来，本实施方式的特征在于，通过强制使槽502的侧面的第一金属470的成膜厚度变薄，而使可应用切割步骤440的第一金属470的厚度较薄的范围变宽。
如上所述当将第一树脂500的截面设为倒锥形状时，第一成膜步骤410可以通过溅镀法进行。这是因为，通过将第一树脂500的截面设为倒锥形状，槽502的侧面的第一金属的成膜厚度变薄，也可以通过离子电镀法不将成膜厚度控制为较薄。
如上所述当将第一树脂的截面设为倒锥形状时，第二成膜步骤可以通过离子电镀法进行，也可以通过溅镀法或电镀法来进行。这是因为，硬度相对低的第二金属的成膜厚度对切割刀的磨损等的影响较小。
[实施例5]
(第五实施方式：第一成膜步骤中使用金属遮罩)
图29是表示本发明的晶圆级封装制造方法的第五实施方式的图。在本实施方式中，图17的树脂形成步骤400中，与第二实施方式相同，以使具有长方形截面的第一树脂460残留的方式形成槽462。其后，经过在与槽462相对应的位置具有开口部512的金属遮罩510进行第一成膜步骤410。其结果，如图29所示，在位于第一树脂460上的金属遮罩510及槽462上成膜第一金属470。由于使用金属遮罩510，因此在槽462的侧面成膜的第一金属470少。但并非是在侧面完全未成膜，而是在槽462的底面附近且在侧面上也成膜第一金属470。
图30是表示根据图29的成膜状态将金属遮罩510剥离并且进行第二成膜步骤420的成膜结果的图。在成膜在槽462内的第一金属470上成膜第二金属480，在第一树脂460的上表面仅直接成膜第二金属480。因此，在切割步骤440中，无需在意第一树脂460侧面的第一金属470的成膜厚度，便可沿着不存在第一金属470的高度H3的切割线进行切割。图31是表示根据图30的成膜状态进行了切割步骤440的结果所获得的晶圆级封装的中间体的图。
在本实施方式中，如图29所示，较理想的是金属遮罩510的开口部512的宽度W1比槽462的宽度W2窄。这是因为，由此可强制使槽462的侧面的第一金属470的成膜厚度变得更薄。
[实施例6]
(第六实施方式：第一、第二成膜步骤中使用金属遮罩)
图32是表示本发明的晶圆级封装制造方法的第六实施方式的图。在本实施方式中，图17的树脂形成步骤400中，也与第二实施方式相同，以使具有长方形截面的第一树脂460残留的方式形成槽462。其后，经过在与槽462相对应的位置具有开口部512的金属遮罩510进行第一成膜步骤410及第二成膜步骤420。金属遮罩510的设置(set)与剥离为一次。其结果，如图32所示，在位于第一树脂460上的金属遮罩510及槽462中成膜第一及第二金属470、480。
如果根据图32的成膜状态将金属遮罩510剥离，则成为只在槽462内成膜有第一及第二金属470、480的状态。因此本实施方式中，也与第五实施方式相同，在切割步骤440中，无需考虑第一树脂460侧面的第一金属470的成膜厚度，便可沿着不存在第一金属470的高度H4的切割线进行切割。
表示根据图32的成膜状态进行了切割步骤440的结果所获得的晶圆级封装的中间体的图与所述图31相同。
在本实施方式中，第二成膜步骤也可以通过溅镀法或电镀法进行。这是因为，即使硬度相对低的第二金属的成膜厚度变厚，对切割刀的磨损等的影响也较小。
(第一至第六实施方式的基板)
到此为止的各实施方式中的基板450假设为包含电路及对电路输入输出信号的内部端子电极的半导体基板(例如硅晶圆)。即为切割成各芯片之前的晶圆。
作为这些输入端的代表，表示有图1所示的第一实施方式中的晶圆级封装的完成体。由于基板1如上所述为硅晶圆，因此在槽内成膜的配线21形成有配线层(再配线层)，所述配线层是将内部端子电极2与作为输入端设置在相当于半导体基板1的芯片的区域内的外部端子电极9相连接。
[实施例7]
(第七实施方式：输出端用WLP基板)
图33是表示本发明的晶圆级封装制造方法的第七实施方式的图，是本实施方式中所使用的基板的俯视图。图34是图33的截面图。图34(a)是图33的X-X截面图，图34(b)是图34(a)的区域C放大图。在本实施方式中，与第一至第六实施方式不同，并非对简单的半导体基板450(硅晶圆)，而是对输出端用WLP基板520应用了图17所示的晶圆级封装制造方法。
如图34(a)及(b)所示，输出端用WLP基板520包含半导体芯片524及绝缘性第二树脂526(密封树脂)，所述半导体芯片524包含电路(省略图示)及对电路输入输出信号的内部端子电极522、523，所述绝缘性第二树脂526覆盖半导体芯片524的至少侧面。内部端子电极522、523可设为铝垫(Al pad)。
在半导体芯片524的表面，在内部端子电极522、523以外的区域设置有钝化膜528，内部端子电极522、523露出。钝化膜528可设为聚酰亚胺树脂、氮化硅、氧化硅等。
图35是例示图33的输出端用WLP基板520的制造步骤的图。首先，如图35(a)所示，在表面，使用磨石531从设置有内部端子电极与钝化膜的半导体晶圆530切割芯片，从而进行单片化。
接下来，如图35(b)所示，将经单片化的半导体芯片524的内部端子电极522、523的侧与其他芯片一起以面朝下(face down)的方式排列在芯片固定胶带(tape)532上。芯片固定胶带532包含所积层的基材534及粘接层536，并且通过粘接层536来固定半导体芯片524。
接下来，如图35(c)所示，通过绝缘性第二树脂526来密封半导体芯片524，如图35(d)所示，将芯片固定胶带532剥下。由此完成图33、图34所示的输出端用WLP基板520。
图36是例示对图33的输出端用WLP基板520应用图17所示的晶圆级封装制造方法而制造的晶圆级封装的完成体的一部分的图。在槽内成膜的第一金属470及第二金属480形成有配线层，该配线层是将内部端子电极522、523与作为输出端设置在半导体芯片524的区域外的第二树脂526中的外部端子电极(例如焊球)540、550连接。在外部端子电极540、550的周围成膜有绝缘性阻焊剂(solder resist)560。
如上所述，本发明的所有实施方式中所谓“基板”，并不限定为半导体基板，也包含玻璃基板或其他原材料(有机物、无机物)的基板。另一方面，所谓“半导体基板”，可为硅晶圆，也可如第七实施方式那样为输出端WLP用基板。
(附记)
下面，作为附记，将本发明的半导体装置作为附记公开。
<附记1>(图19)
半导体装置包含：半导体基板450；绝缘性第一树脂层460，形成在所述半导体基板450的表面且包含形成着配线的槽462；以及金属层，作为所述配线形成在所述槽462中；所述第一树脂层460将苯酚树脂、不饱和聚酯树脂、三聚氰胺树脂或尿素树脂作为主要成分。
<附记2>(图19)
在附记1所记载的半导体装置中，所述半导体基板450在至少部分表面包含钝化膜444，钝化膜444与所述第一树脂层460连接。
<附记3>(图19)
在附记2所记载的半导体装置中，所述钝化膜444将聚酰亚胺树脂作为主要成分。
<附记4>(图19)
在附记3所记载的半导体装置中，所述第一树脂层460是相对于所述聚酰亚胺树脂进行粘接的树脂。
<附记5>(图19)
在附记4所记载的半导体装置中，所述第一树脂层460为感光性树脂。
<附记6>(图19)
在附记1至5中任一项所记载的半导体装置中，所述金属层包含障壁金属即第一金属470及Cu或Al即第二金属480。
<附记7>(图19)
在附记6所记载的半导体装置中，所述第一金属470为Ti、Cr、Ta或Pd。
<附记8>(图19)
在附记1至7中任一项所记载的半导体装置中，所述第一树脂层460的截面以所述半导体基板450的表面为基准为长方形、正锥形或倒锥形。
<附记9>(图1)
在附记1至3中任一项所记载的半导体装置中，所述半导体基板1更包含电路及对该电路输入输出信号的内部端子电极2、以及作为输入端设置在相当于所述半导体基板1的芯片的区域内的外部端子电极9，所述配线将所述内部端子电极2与所述外部端子电极9连接。
<附记10>(图36)
在附记1至3中任一项所记载的半导体装置中，所述半导体基板520包含：半导体芯片524，包含电路及对该电路输入输出信号的内部端子电极522、523；绝缘性第二树脂层526，覆盖该半导体芯片524的至少侧面；以及外部端子电极(焊球)540、550，作为输出端设置在所述半导体芯片524的区域外的第二树脂层526中；所述第一树脂层460形成在所述半导体芯片524及该芯片524的区域外的所述第二树脂层526的表面，所述配线(第一金属(例如Ti)470与第二金属(例如Cu)480)将所述内部端子电极522、523与所述外部端子电极540、550连接。
[工业利用可能性]
本发明例如可利用于晶圆级封装制造方法中。

Claims (44)

1.一种晶圆级封装的制造方法，其特征在于包含：
树脂形成步骤，在基板的表面上形成包含形成着配线的槽的绝缘性第一树脂；
第一成膜步骤，在所述第一树脂的表面，通过物理气相生长成膜成为部分所述配线的第一金属；
第二成膜步骤，在所述第一金属的表面，成膜成为所述配线的一部分的硬度比所述第一金属低的第二金属；
设置步骤，在所述槽的侧面的未成膜所述第一金属的高度设置切割刀；以及
切割步骤，通过扫描所述切割刀，至少切割所述第一树脂。
2.一种晶圆级封装的制造方法，其特征在于包含：
树脂形成步骤，在基板的表面形成包含形成着配线的槽的绝缘性第一树脂；
第一成膜步骤，在所述第一树脂的表面，通过物理气相生长成膜成为部分所述配线的第一金属；
第二成膜步骤，在所述第一金属的表面成膜成为所述配线的一部分的硬度比所述第一金属低的第二金属；以及
设置步骤，在与所述槽的侧面未成膜所述第一金属的高度或在所述槽的侧面已成膜的所述第一金属的厚度比在所述第一树脂的上表面已成膜的所述第一金属的厚度薄的部位相当的高度处，或者比在所述槽的底面已成膜的所述第一金属的厚度薄的部位相当的高度处设置切割刀；以及
切割步骤，通过扫描所述切割刀，至少切割所述第一树脂；
所述第一树脂将苯酚树脂、不饱和聚酯树脂、三聚氰胺树脂或尿素树脂作为主要成分。
3.根据权利要求2所述的晶圆级封装的制造方法，其特征在于：
所述基板在至少部分表面包含钝化膜，该钝化膜与所述第一树脂连接。
4.根据权利要求3所述的晶圆级封装的制造方法，其特征在于：
所述钝化膜将聚酰亚胺树脂作为主要成分。
5.一种晶圆级封装的制造方法，其特征在于包含：
树脂形成步骤，在基板的表面形成包含形成着配线的槽的绝缘性第一树脂；
第一成膜步骤，在所述第一树脂的表面，通过物理气相生长成膜成为部分所述配线的第一金属；
第二成膜步骤，在所述第一金属的表面成膜成为所述配线的一部分的硬度比所述第一金属低的第二金属；
设置步骤，在与所述槽的侧面未成膜所述第一金属的高度或在所述槽的侧面已成膜的所述第一金属的厚度比在所述第一树脂的上表面已成膜的所述第一金属的厚度薄的部位相当的高度处，或者比在所述槽的底面已成膜的所述第一金属的厚度薄的部位相当的高度处设置切割刀；以及
切割步骤，通过扫描所述切割刀，至少切割所述第一树脂；
所述第一成膜步骤是通过使用在与所述槽相对应的位置具有开口部的金属遮罩的离子电镀法而进行。
6.根据权利要求2所述的晶圆级封装的制造方法，其特征在于：
所述第二成膜步骤是通过物理气相生长而进行。
7.根据权利要求6所述的晶圆级封装的制造方法，其特征在于：
所述第二成膜步骤是通过使用在与所述槽相对应的位置具有开口部的金属遮罩的离子电镀法而进行。
8.根据权利要求6所述的晶圆级封装的制造方法，其特征在于：
所述第二成膜步骤是通过溅镀法而进行。
9.根据权利要求2所述的晶圆级封装的制造方法，其特征在于：
所述第二成膜步骤是通过电镀法而进行。
10.根据权利要求5所述的晶圆级封装的制造方法，其特征在于：
在所述树脂形成步骤中，将与所述槽邻接的所述第一树脂的截面以所述基板的表面为基准形成为长方形或正锥形。
11.根据权利要求5或10所述的晶圆级封装的制造方法，其特征在于：
所述开口部的宽度比所述槽的宽度窄。
12.一种晶圆级封装的制造方法，其特征在于包含：
树脂形成步骤，在基板的表面形成包含形成着配线的槽的绝缘性第一树脂；
第一成膜步骤，在所述第一树脂的表面，通过物理气相生长成膜成为部分所述配线的第一金属；
第二成膜步骤，在所述第一金属的表面成膜成为所述配线的一部分的硬度比所述第一金属低的第二金属；
设置步骤，在与所述槽的侧面未成膜所述第一金属的高度或在所述槽的侧面已成膜的所述第一金属的厚度比在所述第一树脂的上表面已成膜的所述第一金属的厚度薄的部位相当的高度处，或者比在所述槽的底面已成膜的所述第一金属的厚度薄的部位相当的高度处设置切割刀；以及
切割步骤，通过扫描所述切割刀，至少切割所述第一树脂；
在所述树脂形成步骤中，将与所述槽邻接的所述第一树脂的截面以所述基板的表面为基准形成为倒锥形。
13.根据权利要求12所述的晶圆级封装的制造方法，其特征在于：
所述第一成膜步骤是通过溅镀法或离子电镀法而进行。
14.根据权利要求12或13所述的晶圆级封装的制造方法，其特征在于：
所述第二成膜步骤是通过物理气相生长而进行。
15.根据权利要求12或13所述的晶圆级封装的制造方法，其特征在于：
所述第二成膜步骤是通过电镀法而进行。
16.根据权利要求14所述的晶圆级封装的制造方法，其特征在于：
所述第二成膜步骤是通过溅镀法或离子电镀法而进行。
17.根据权利要求2所述的晶圆级封装的制造方法，其特征在于：
通过扫描所述切割刀而切割所述第二金属。
18.根据权利要求2所述的晶圆级封装的制造方法，其特征在于：
通过扫描所述切割刀而切割厚度比形成在所述第一树脂的上表面或所述槽的底面的所述第一金属薄的所述第一金属。
19.根据权利要求2所述的晶圆级封装的制造方法，其特征在于：
所述基板是包含电路及对该电路输入输出信号的内部端子电极的半导体基板，
在所述槽内已成膜的所述第一金属及所述第二金属形成配线层，所述配线层是将所述内部端子电极与作为输入端设置在相当于所述半导体基板的芯片的区域内的外部端子电极连接。
20.根据权利要求2所述的晶圆级封装的制造方法，其特征在于：
所述基板包含半导体芯片及绝缘性第二树脂，所述半导体芯片包含电路及对该电路输入输出信号的内部端子电极，所述绝缘性第二树脂覆盖该半导体芯片的至少侧面，
在所述槽内已成膜的所述第一金属及所述第二金属形成配线层，所述配线层是将所述内部端子电极与作为输出端设置在所述半导体芯片的区域外的第二树脂中的外部端子电极连接。
21.一种晶圆级封装的制造方法，其特征在于包含：
树脂形成步骤，在基板的表面形成包含形成着配线的槽的绝缘性第一树脂；
第一成膜步骤，在所述第一树脂的表面，通过物理气相生长成膜成为部分所述配线的第一金属；
第二成膜步骤，在所述第一金属的表面成膜成为所述配线的一部分的硬度比所述第一金属低的第二金属；
设置步骤，在成膜在所述槽的侧面的厚度发生变化的所述第一金属的较薄部分，且在与所述第一树脂的上表面已成膜的所述第一金属相比或者与所述槽的底面已成膜的所述第一金属相比厚度较薄的部分相当的高度处设置切割刀；以及
切割步骤，通过扫描所述切割刀，至少切割所述第一树脂。
22.根据权利要求1或21所述的晶圆级封装的制造方法，其特征在于：
所述第一树脂将苯酚树脂、不饱和聚酯树脂、三聚氰胺树脂或尿素树脂作为主要成分。
23.根据权利要求22所述的晶圆级封装的制造方法，其特征在于：
所述基板在至少部分表面包含钝化膜，该钝化膜与所述第一树脂连接。
24.根据权利要求23所述的晶圆级封装的制造方法，其特征在于：
所述钝化膜将聚酰亚胺树脂作为主要成分。
25.根据权利要求21所述的晶圆级封装的制造方法，其特征在于：
所述第一成膜步骤是通过使用在与所述槽相对应的位置具有开口部的金属遮罩的离子电镀法而进行。
26.根据权利要求21所述的晶圆级封装的制造方法，其特征在于：
所述第二成膜步骤是通过物理气相生长而进行。
27.根据权利要求26所述的晶圆级封装的制造方法，其特征在于：
所述第二成膜步骤是通过在与所述槽相对应的位置具有开口部的金属遮罩的离子电镀法而进行。
28.根据权利要求26所述的晶圆级封装的制造方法，其特征在于：
所述第二成膜步骤是通过溅镀法而进行。
29.根据权利要求21所述的晶圆级封装的制造方法，其特征在于：
所述第二成膜步骤是通过电镀法而进行。
30.根据权利要求25所述的晶圆级封装的制造方法，其特征在于：
在所述树脂形成步骤中，将与所述槽邻接的所述第一树脂的截面以所述基板的表面为基准形成为长方形或正锥形。
31.根据权利要求25或30所述的晶圆级封装的制造方法，其特征在于：
所述开口部的宽度比所述槽的宽度窄。
32.根据权利要求21所述的晶圆级封装的制造方法，其特征在于：
在所述树脂形成步骤中，将与所述槽邻接的所述第一树脂的截面以所述基板的表面为基准形成为倒锥形。
33.根据权利要求32所述的晶圆级封装的制造方法，其特征在于：
所述第一成膜步骤是通过溅镀法或离子电镀法而进行。
34.根据权利要求32或33所述的晶圆级封装的制造方法，其特征在于：
所述第二成膜步骤是通过物理气相生长而进行。
35.根据权利要求32或33所述的晶圆级封装的制造方法，其特征在于：
所述第二成膜步骤是通过电镀法而进行。
36.根据权利要求34所述的晶圆级封装的制造方法，其特征在于：
所述第二成膜步骤是通过溅镀法或离子电镀法而进行。
37.根据权利要求1所述的晶圆级封装的制造方法，其特征在于：
通过扫描所述切割刀而切割所述第二金属。
38.根据权利要求1所述的晶圆级封装的制造方法，其特征在于：
所述基板是包含电路及对该电路输入输出信号的内部端子电极的半导体基板，
在所述槽内已成膜的所述第一金属及所述第二金属形成配线层，所述配线层将所述内部端子电极与作为输入端设置在相当于所述半导体基板的芯片的区域内的外部端子电极连接。
39.根据权利要求1所述的晶圆级封装的制造方法，其特征在于：
所述基板包含半导体芯片及绝缘性第二树脂，所述半导体芯片包含电路及对该电路输入输出信号的内部端子电极，所述绝缘性第二树脂覆盖该半导体芯片的至少侧面，
在所述槽内已成膜的所述第一金属及所述第二金属形成配线层，所述配线层将所述内部端子电极与作为输出端设置在所述半导体芯片的区域外的第二树脂中的部端子电极连接。
40.根据权利要求1所述的晶圆级封装的制造方法，其特征在于：
所述第一树脂的断裂强度(tensile strength)为80MPa以下。
41.根据权利要求40所述的晶圆级封装的制造方法，其特征在于：
所述第一树脂将苯酚树脂作为主要成分。
42.根据权利要求1所述的晶圆级封装的制造方法，其特征在于：
在所述树脂形成步骤中，将与所述槽邻接的所述第一树脂的截面以所述基板的表面为基准形成为长方形或正锥形。
43.根据权利要求42所述的晶圆级封装的制造方法，其特征在于：
所述第一树脂将苯酚树脂、不饱和聚酯树脂、三聚氰胺树脂或尿素树脂作为主要成分。
44.根据权利要求43所述的晶圆级封装的制造方法，其特征在于：
所述基板在至少部分表面包含钝化膜，该钝化膜与所述第一树脂连接。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050013989A1 (en) * 2002-05-28 2005-01-20 Yoshiyuki Hirose Aluminum nitride sintered compact having metallized layer and method for preparation thereof
CN101043022A (zh) * 2006-03-20 2007-09-26 台湾积体电路制造股份有限公司 半导体元件的制造方法及其半导体元件
CN101116018A (zh) * 2005-06-13 2008-01-30 Lg化学株式会社 使导电层图形化的方法、制备偏振片的方法以及使用该方法制备的偏振片
CN101197336A (zh) * 2006-12-07 2008-06-11 育霈科技股份有限公司 包含金属覆盖的晶圆级封装结构与制备方法
US20090057898A1 (en) * 2007-09-05 2009-03-05 Shinko Electric Industries Co., Ltd. Semiconductor device and method of manufacturing the same
EP2075825A1 (en) * 2007-12-28 2009-07-01 Interuniversitaire Microelectronica Centrum vzw ( IMEC) semiconductor device comprising conductive structures and a planarized surface
CN101911264A (zh) * 2008-03-19 2010-12-08 日矿金属株式会社 在基材上形成有阻挡层兼种子层的电子构件

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050013989A1 (en) * 2002-05-28 2005-01-20 Yoshiyuki Hirose Aluminum nitride sintered compact having metallized layer and method for preparation thereof
CN101116018A (zh) * 2005-06-13 2008-01-30 Lg化学株式会社 使导电层图形化的方法、制备偏振片的方法以及使用该方法制备的偏振片
CN101043022A (zh) * 2006-03-20 2007-09-26 台湾积体电路制造股份有限公司 半导体元件的制造方法及其半导体元件
CN101197336A (zh) * 2006-12-07 2008-06-11 育霈科技股份有限公司 包含金属覆盖的晶圆级封装结构与制备方法
US20090057898A1 (en) * 2007-09-05 2009-03-05 Shinko Electric Industries Co., Ltd. Semiconductor device and method of manufacturing the same
EP2075825A1 (en) * 2007-12-28 2009-07-01 Interuniversitaire Microelectronica Centrum vzw ( IMEC) semiconductor device comprising conductive structures and a planarized surface
CN101911264A (zh) * 2008-03-19 2010-12-08 日矿金属株式会社 在基材上形成有阻挡层兼种子层的电子构件

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