CN103545246B - 半导体结构的形成方法 - Google Patents

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Abstract

一种半导体结构的形成方法，包括：提供衬底，所述衬底包括第一区域和第二区域；在所述衬底表面形成第一介质层；在第一区域上方的第一介质层中形成贯穿所述第一介质层厚度的第一类插塞；在所述第一介质层和第一介质层中第一类插塞表面形成第二介质层；在第一区域上方形成贯穿所述第二介质层厚度、且与所述第一类插塞连接的第一类金属互连层；在所述第二介质层和第二介质层中第一类金属互连层表面由下至上依次形成N‑2层介质层；在第二区域上方形成贯穿第一介质层至第N介质层厚度的第二类插塞；其中，N为大于2的正整数。本发明半导体结构的形成方法降低了光刻图案的密度，减少了光刻和刻蚀的次数，进而降低了工艺成本。

Description

半导体结构的形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。
背景技术
随着集成电路的制作向超大规模集成电路(ULSI)发展，半导体器件的特征尺寸(Critical Dimension，CD)越来越小，芯片的集成度也越来越高。为了提高器件的集成度，目前的半导体芯片通常包括若干层半导体结构，并通过在层与层之间设置通孔或金属互连线使位于不同层的半导体结构实现连接，形成具有特定功能的芯片。
现有工艺中，用于实现不同层半导体结构连接的通孔主要有两类，一类是只贯穿一层介质层厚度的第一类通孔，另一类是贯穿两层及两层以上介质层厚度的第二类通孔。相应的，在第一类通孔中填充金属层，形成贯穿一层介质层厚度的第一类插塞；在第二类通孔中填充金属层，形成贯穿两层及两层以上介质层厚度的第二类插塞；与所述第一类插塞连接的金属互连层为第一类金属互连层；与所述第二类插塞连接的金属互连层为第二类金属互连层。
如图1所示，为一包含多层半导体结构的半导体器件，包括：衬底101；位于所述衬底101上的第一介质层103；贯穿所述第一介质层103厚度的第一类插塞109；位于所述第一介质层103和第一类插塞109上的第二介质层105；贯穿所述第二介质层105厚度且与第一类插塞109连接的第一金属互连线111；贯穿所述第一介质层103、第二介质层105和第三介质层106厚度的第二类插塞113；位于所述第三介质层106和第二类插塞113上的第四介质层107；贯穿所述第四介质层107且与第二类插塞113连接的第二金属互连线115。
现有技术在形成半导体器件时，通常在将位于同一介质层中所有插塞、金属互连线或MOS器件全部制作完成后，再形成下一层介质层以及位于下一层介质层中的插塞、金属互连线或MOS器件。因此，通过现有工艺制作图1中贯穿所述第一介质层103、第二介质层105和第三介质层106厚度的第二类插塞113时，需要将第二类插塞113按照其贯穿的介质层数分成位于第一介质层103中的第二类插塞113a、位于第二介质层105中的第二类插塞113b和位于第三介质层106中的第二类插塞113c三部分。形成第二类插塞113包括以下步骤：在第一介质层103中形成第二类插塞113a；在第一介质层103和第二类插塞113a上形成第二介质层105；在第二介质层105中形成与第二类插塞113a正对的第二类插塞113b；在第二介质层105和第二类插塞113b上形成第三介质层106；在第三介质层106中形成与第二类插塞113b正对的第二类插塞113c。而上述将一个插塞根据其贯穿介质层的层数分成多步的形成方法会导致形成工艺复杂化。
而且，随着芯片集成度的提高，同一介质层中的插塞、金属互连线或MOS器件也越来越密集。在形成同一介质层中插塞、金属互连线或MOS器件时，通过光刻工艺在介质层表面形成的图案也越来越密集，这对光刻工艺提出了更高的要求。上述将一个插塞根据其贯穿介质层的层数分成多步的形成方法，必然会导致第二类插塞所贯穿的、除最顶层介质层外其它介质层表面的图案密度增加，进而导致曝光难度增加。
为了降低各介质层表面的图案密度，以减小光刻工艺中曝光难度，现有工艺中通过双重图形曝光工艺或多重图形曝光工艺对介质层表面图案进行曝光。以双重图形曝光工艺为例，将一套高密集度的介质层表面图案分解成两套分立的、密度低一些的图形，然后将它们转印到目标介质层上。双重图形曝光有多种不同的实现方法，其基本步骤为：先在光刻胶上印制一部分图形，显影，刻蚀，然后重新涂覆一层光刻胶，再在光刻胶上印制另一部分的图形，最后利用硬掩模或选择性刻蚀来完成整个光刻过程。由于双重图形曝光的第二次曝光时在第一次曝光图形的基础或者间隙中进行，因此这种工艺对光刻的套刻精度要求较高。多重图形曝光工艺与双重图形曝光工艺的方法类似，且随着曝光次数的增加，多套刻精度的要求也相应增加。
另外，双重图形曝光工艺或多重图形曝光工艺形成介质层表面图案会导致形成半导体结构的成本上升，不利于工艺成本控制。
更多半导体结构的形成方法可参考公开号为CN101996927A的中国专利申请。
因此，提供一种半导体结构的形成方法，以降低形成半导体结构的工艺难度以及制造成本，成为目前亟待解决的问题之一。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，降低形成半导体结构的工艺难度以及制造成本，提高所形成半导体结构的性能。
为解决上述问题，本发明提供了一种半导体结构的形成方法，包括：提供衬底，所述衬底包括第一区域和第二区域；在所述衬底表面形成第一介质层；在第一区域上方的第一介质层中形成贯穿所述第一介质层厚度的第一类插塞；在所述第一介质层和第一介质层中第一类插塞表面形成第二介质层；在第一区域上方形成贯穿所述第二介质层厚度、且与所述第一类插塞连接的第一类金属互连层；在所述第二介质层和第二介质层中第一类金属互连层表面由下至上依次形成N-2层介质层；在第二区域上方形成贯穿第一介质层至第N介质层厚度的第二类插塞；其中，N为大于2的正整数。
可选的，第一介质层至第N介质层的材质为低介电常数材料或超低介电常数材料。
可选的，形成第二类插塞的步骤包括：在第二区域上方形成贯穿第一介质层至第N介质层厚度的第二类通孔；在所述第二类通孔中填充金属材料，形成第二类插塞。
可选的，形成第二类插塞的步骤包括：在所述第N层介质层表面形成第N+1介质层；在第二区域上方形成贯穿第一介质层至第N介质层厚度的第二类通孔以及与所述第二类通孔正对且贯穿所述第N+1介质层厚度的第二类沟槽；在所述第二类通孔和第二类沟槽中填充金属材料，形成贯穿第一介质层至第N介质层厚度的第二类插塞和贯穿第N+1介质层厚度的第二类金属互连层。
可选的，所述第二类通孔和第二类沟槽构成大马士革结构，所述大马士革结构的形成方法为先形成通孔再形成沟槽、先形成沟槽再形成通孔或自对准工艺中的一种。
可选的，所述第一类插塞的材质为铜。
可选的，所述第二类插塞的材质为铜。
可选的，所述第一类插塞或第二类插塞的形成工艺为物理气相沉积工艺或化学气相沉积工艺。
可选的，当N为3时，所述半导体结构的形成方法还包括：在第三介质层形成后，在第一区域上方形成贯穿第三介质层厚度且与第二介质层中第一类金属互连层连接的第一类插塞。
可选的，当N为3时，所述半导体结构的形成方法还包括：在所述第三介质层和第三介质层中第一类插塞表面形成第四介质层；形成贯穿所述第四介质层厚度且与第三介质层中第一类插塞和第一介质层至第三介质层中第二类插塞连接的金属互连层。
可选的，当N为4时，所述半导体结构的形成方法还包括：在第三介质层形成后，在第一区域上方形成贯穿第三介质层厚度且与第二介质层中第一类金属互连层连接的第一类插塞；在第三介质层和第三介质层中第一类插塞表面形成第四介质层；形成贯穿第四介质层厚度且与第三介质层中第一类插塞连接的第一类金属互连层。
与现有技术相比，本发明技术方案具有以下优点：在形成贯穿多层介质层的第二类插塞时，将所述第二类插塞贯穿的介质层全部沉积完成后，通过一次光刻、刻蚀和填充工艺形成所述第二类插塞，以降低第二类插塞所贯穿的、除最顶层介质层外其它介质层上的图案密度，避免采用双重图形曝光工艺或多重曝光工艺，降低形成半导体结构的工艺难度以及制造成本，提高半导体结构的可制造性。
附图说明
图1为现有工艺所形成半导体结构的剖面结构示意图；
图2～图7为本发明半导体结构的形成方法一个实施例中所形成半导体结构各阶段的剖面结构示意图；
图8～图15为本发明半导体结构的形成方法另一个实施例中所形成半导体结构各阶段的剖面结构示意图；
图16～图23为本发明半导体结构的形成方法再一个实施例中所形成半导体结构各阶段的剖面结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
正如背景技术部分所述，现有技术形成半导体结构时，贯穿多层介质层厚度的第二类插塞需要根据其贯穿介质层的层数，分多次光刻、刻蚀和填充工艺形成，因此对光刻中的对准工艺提出了更高的要求；且多次刻蚀又会造成形成半导体结构的成本上升，不利于成本控制。另外，随着半导体中芯片集成度的提高，半导体器件上的插塞、金属互连线或MOS器件的图案密度也不断增大，上述半导体结构的形成方法会导致第二类插塞所贯穿的、除最顶层介质层外其它介质层表面的图案密度增加，增加了光刻工艺的曝光难度。而将介质层表面的图案分成多次曝光，以降低每次曝光过程中图案密度的方法又会导致工艺成本上升和对准的难度增加。
针对上述缺陷，本发明提供了一种半导体结构的其形成方法，下面结合具体实施例对本发明半导体结构的形成方法做进一步说明。
实施例一
下面结合附图2～图7对本发明一个实施例中半导体结构的形成方法进行详细说明。
参考图2，提供衬底201，所述衬底201包括第一区域2011和第二区域2012两个区域。
本实施例中，所述衬底201的材质为单晶硅或单晶硅锗，或者单晶掺碳硅；或者还可以包括其它的材料，本发明对此不做限制。
此外，所述衬底201中形成有器件结构(图未示)，所述器件结构可以为半导体前段工艺中形成的器件结构，例如MOS晶体管等；所述衬底201中还可以包括用于实现电连接的金属互连线。
参考图3，在所述衬底201表面形成第一介质层203；
本实施例中，所述第一介质层203至第三介质层中各介质层的材质可以为低介电常数材料(low k)或超低介电常数材料(Ultra low k，ULK)，用于隔离后续形成的金属互连线或插塞，以减小金属互连线或插塞之间的寄生电容。
本实施例中，形成所述第一介质层203至第N介质层各介质层的方法为化学气相沉积(CVD，Chemical Vapor Deposition)工艺，但本发明不限于此。
继续参考图3，在所述衬底201第一区域2011上方的第一介质层203中形成贯穿所述第一介质层203厚度的第一类插塞204。
本实施例中，所述第一类插塞204的材质为铜，形成所述第一类插塞204的方法为物理气相沉积(Physical Vapor Deposition，PVD)工艺。
形成所述第一类插塞204具体包括以下步骤：
在所述第一介质层203表面形成掩模层(图未示)和光刻胶层(图未示)；
图案化所述光刻胶层，形成包含第一类通孔图案的光刻胶层；
以所述包含第一类通孔图案的光刻胶层为掩模，刻蚀所述掩模层，形成包含第一类通孔图案的掩模层；
以所述包含第一类通孔图案的掩模层为掩模，刻蚀所述第一介质层203，至露出衬底201，形成第一类通孔(图未示)；
去除所述包含第一类通孔图案的光刻胶层和掩模层；
在所述第一类通孔内以及第一类通孔开口两侧的第一介质层表面沉积金属材料；
平坦化所述金属材料，至暴露出第一介质层203。
本发明并不限制光刻胶的材料，可以是任意材料的光刻胶。
参考图4，在所述第一介质层203和第一类插塞204表面形成第二介质层205。
继续参考图4，在第一区域2011上方的第二介质层205中形成贯穿所述第二介质层205厚度、且与所述第一类插塞204连接的第一类金属互连层206。
本实施例中，所述第一类金属互连层206的材质为铜，其形成方法为物理气相沉积工艺(Physical Vapor Deposition，PVD)或者化学气相沉积工艺。所述第一类金属互连层206与第一类插塞204的形成方法类似，在此不做赘述。
参看图5，在所述第二介质层205和第二介质层205中第一类金属互连层206表面形成第三介质层207。
参考图6，在第二区域2012上方形成贯穿第一介质层203、第二介质层205和第三介质层207厚度的第二类通孔209。
形成所述第二类通孔209具体包括以下步骤：
在所述第三介质层207表面形成掩模层(图未示)和光刻胶层(图未示)；
图案化所述光刻胶层，形成包含第二类通孔图案的光刻胶层；
以包含第二类通孔图案的光刻胶层为掩模，刻蚀所述掩模层，形成包含第二类通孔图案的掩模层；
以包含第二类通孔图案的掩模层为掩模，刻蚀所述第一介质层203、第二介质层205和第三介质层207，至露出衬底201；
去除包含第二类通孔图案的光刻胶层和掩模层。
参考图7，在所述第二类通孔209内填充金属材料，形成第二类插塞210。
本实施例中，形成第二类插塞210具体包括以下步骤：
在图6中所述第二类通孔209内以及第二类通孔209开口两侧的第三介质层207表面沉积金属材料(图未示)；
平坦化所述金属材料，至暴露出第三介质层207。
具体的，所述第二类插塞210的材质为铜，平坦化所述金属材料的方法为化学机械研磨工艺(CMP，Chemical Mechanical Polishing)。
至此，形成了包含贯穿三层介质层厚度的第二类插塞的半导体结构。
实施例二
下面结合附图8～图15对本发明另一个实施例中半导体结构的形成方法进行详细说明。
参考图8，提供衬底301，所述衬底301包括第一区域3011和第二区域3012两个区域。
本实施例中，所述衬底301的材质为单晶硅或单晶硅锗，或者单晶掺碳硅；或者还可以包括其它的材料，本发明对此不做限制。
此外，所述衬底301中形成有器件结构(图未示)，所述器件结构可以为半导体前段工艺中形成的器件结构，例如MOS晶体管等；所述衬底301中还可以包括用于实现电连接的金属互连线。
参考图9，在所述衬底301表面形成第一介质层303。
本实施例中，所述第一介质层303至第五介质层中各介质层的材质可以为低介电常数材料或超低介电常数材料，用于隔离后续形成的金属互连线或插塞，以减小金属互连线或插塞之间的寄生电容。形成所述第一介质层303至第五介质层中各介质层的方法为化学气相沉积工艺，但本发明不限于此。
继续参考图9，在所述衬底301第一区域3011上方的第一介质层303中形成贯穿所述第一介质层303厚度的第一类插塞304。
本实施例中，所述第一类插塞304的材质为铜，形成所述第一类插塞304的方法为物理气相沉积工艺或者化学气相沉积工艺。
参考图10，在所述第一介质层303和第一类插塞3074表面形成第二介质层305。
继续参考图10，在第一区域3011上方的第二介质层305中形成贯穿所述第二介质层305厚度、且与所述第一类插塞304连接的第一类金属互连层306。
本实施例中，所述第一类金属互连层306的材质为铜，其形成方法为物理气相沉积工艺或者化学气相沉积工艺。
参考图11，在所述第二介质层305和第一类金属互连层306表面由下至上依次形成第三介质层307、第四介质层309、第五介质层311、第六介质层313和包含第二类通孔图案的掩模层315a，所述掩模层315a中第二类通孔图案位于第二区域3012上方。
参考图12，以包含第二类通孔图案的掩模层315a为掩模，刻蚀第一介质层303至第六介质层313，形成贯穿第一介质层303至第六介质层313厚度的第二类通孔316a。
参考图13，图案化图12中所述包含第二类通孔图案的掩模层315a，形成包含第二类沟槽图案的掩模层315b，所述掩模层315b中第二类沟槽图案位于第二区域3012上方，且与第二类通孔316a正对。
参考图14，以包含第二类沟槽图案的掩模层315b为掩模，刻蚀所述第六介质层313，形成第二类沟槽318。
继续参考图14，去除包含第二类沟槽图案的掩模层315b。
本实施例中，所述第二类沟槽318与贯穿第一介质层303至第五介质层311厚度的第二类通孔316b构成大马士革结构。上述大马士革结构通过via-first工艺(即：先形成通孔再形成沟槽)形成。
在其它实施例中，上述大马士革结构还可通过trench-first工艺(即：先形成沟槽再形成通孔)或者self-aligned工艺(即：自对准工艺)形成，其具体形成步骤作为本领域技术人员的公知技术在此不做赘述。
参考图15，在所述第二类通孔316b和第二类沟槽318中填充金属材料，分别形成第二类插塞320和第二类金属互连层322。
本实施例中，所述第二类插塞320和第二类金属互连层322的材质为铜，形成第二类插塞320和第二类金属互连层322的工艺为物理气相沉积工艺或者化学气相沉积工艺，其具体形成方法作为本领域技术人员的公知技术，在此不做赘述。
实施例三
下面结合附图16～图23对本发明一个实施例中半导体结构的形成方法进行详细说明。
参考图16，提供衬底401，所述衬底401包括第一区域4011和第二区域4012两个区域。
本实施例中，所述衬底401的材质为单晶硅或单晶硅锗，或者单晶掺碳硅；或者还可以包括其它的材料，本发明对此不做限制。
此外，所述衬底401中形成有器件结构(图未示)，所述器件结构可以为半导体前段工艺中形成的器件结构，例如MOS晶体管等；所述衬底401中还可以包括用于实现电连接的金属互连线。
参考图17，在所述衬底401表面形成第一介质层403；
本实施例中，所述第一介质层403至第三介质层中各介质层的材质可以为低介电常数材料或超低介电常数材料，用于隔离后续形成的金属互连线或插塞，以减小金属互连线或插塞之间的寄生电容。
本实施例中，形成所述第一介质层403至第N介质层各介质层的方法为化学气相沉积工艺，但本发明不限于此。
继续参考图17，在所述衬底401第一区域4011上方的第一介质层403中形成贯穿所述第一介质层403厚度的第一类插塞404。
本实施例中，所述第一类插塞404的材质为铜，形成所述第一类插塞404的方法为物理气相沉积工艺或者化学气相沉积工艺。
参考图18，在所述第一介质层403和第一介质层403中第一类插塞404表面形成第二介质层405。
继续参考图18，在第一区域4011上方的第二介质层405中形成贯穿所述第二介质层405厚度、且与所述第一类插塞404连接的第一类金属互连层406。
本实施例中，所述第一类金属互连层406的材质为铜，其形成方法为物理气相沉积工艺或者化学气相沉积工艺。所述第一类金属互连层406与第一类插塞404的形成方法类似，在此不做赘述。
参看图19，在所述第二介质层405和第二介质层405中第一类金属互连层406表面形成第三介质层407。
参考图20，在第一区域4011上方形成贯穿第三介质层407厚度且暴露出部分第一类金属互连层406的第一类通孔421，在第二区域4012上方形成贯穿第一介质层403、第二介质层405和第三介质层407厚度的第二类通孔409。
形成所述第一类通孔421和第二类通孔409具体包括以下步骤：
在所述第三介质层407表面形成掩模层(图未示)和光刻胶层(图未示)；
图案化所述光刻胶层，形成包含第一类通孔图案和第二类通孔图案的光刻胶层，所述光刻胶层中第一类通孔图案与第一介质层403中第一类插塞404正对，所述第二类通孔图案位于第二区域4012上方的光刻胶层中；
以包含第一类通孔图案和第二类通孔图案的光刻胶层为掩模，刻蚀所述掩模层，形成图案化掩模层；
以图案化掩模层为掩模，刻蚀第一区域4011上的第三介质层407和第二区域4012上的第一介质层403至第三介质层407，分别形成第一类通孔421和第二类通孔409；
去除包含第一类通孔图案和第二类通孔图案的光刻胶层和图案化掩模层。
参考图21，在所述第一类通孔421和第二类通孔409内填充金属材料，分别形成第一类插塞423和第二类插塞411。
本实施例中，形成第一类插塞423和第二类插塞411具体包括以下步骤：
在所述第一类通孔421和第二类通孔409内以及第一类通孔421和第二类通孔409开口两侧的第三介质层407表面沉积金属材料(图未示)；
平坦化所述金属材料，至暴露出第三介质层407。
具体的，所述第一类插塞423和第二类插塞411的材质为铜，平坦化所述金属材料的方法为化学机械研磨工艺。
参考图22，在所述第三介质层407、第一类插塞423和第二类插塞411表面形成第四介质层413。
参考图23，形成贯穿所述第四介质层413厚度且与所述第一类插塞423和第二类插塞411连接的金属互连层415。
本实施例中，所述金属互连层415的材质为铜。
在其他实施例中，在第一介质层、第一区域上方第一介质层中第一类插塞、第二介质层以及第一区域上方第二介质层中第一类金属互连层形成后，还可包括：在第一区域上方第二介质层以上的N-2层介质层中，形成贯穿奇数介质层且与位于该奇数介质层下方相邻介质层中第一类金属互连层连接的第一类插塞，以及形成贯穿偶数介质层且与位于该偶数介质层下方相邻介质层中第一类插塞连接的第一类金属互连层。
上述实施例中，在形成贯穿两层以上介质层厚度的第二类插塞时，在将所述第二类插塞贯穿的介质层全部沉积完成后，通过一次光刻、刻蚀和填充工艺形成所述第二类插塞，以降低第二类插塞所贯穿的、除最顶层介质层外其它介质层上的图案密度，避免采用双重图形曝光工艺或多重曝光工艺，降低形成半导体结构的工艺难度以及制造成本，提高半导体结构的可制造性。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (11)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括第一区域和第二区域；
在所述衬底表面形成第一介质层；
在第一区域上方的第一介质层中形成贯穿所述第一介质层厚度的第一类插塞；
在所述第一介质层和第一介质层中第一类插塞表面形成第二介质层；
在第一区域上方形成贯穿所述第二介质层厚度、且与所述第一类插塞连接的第一类金属互连层；
在所述第二介质层和第二介质层中第一类金属互连层表面由下至上依次形成N-2层介质层；
在第二区域上方形成贯穿第一介质层至第N介质层厚度的第二类插塞；
其中，N为大于2的正整数。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，第一介质层至第N介质层的材质为低介电常数材料或超低介电常数材料。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成第二类插塞的步骤包括：
在第二区域上方形成贯穿第一介质层至第N介质层厚度的第二类通孔；
在所述第二类通孔中填充金属材料，形成第二类插塞。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，形成第二类插塞的步骤包括：
在所述第N层介质层表面形成第N+1介质层；
在第二区域上方形成贯穿第一介质层至第N介质层厚度的第二类通孔以及与所述第二类通孔正对且贯穿所述第N+1介质层厚度的第二类沟槽；
在所述第二类通孔和第二类沟槽中填充金属材料，形成贯穿第一介质层至第N介质层厚度的第二类插塞和贯穿第N+1介质层厚度的第二类金属互连层。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述第二类通孔和第二类沟槽构成大马士革结构，所述大马士革结构的形成方法为先形成通孔再形成沟槽、先形成沟槽再形成通孔或自对准工艺中的一种。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一类插塞的材质为铜。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二类插塞的材质为铜。
8.如权利要求6或7所述的半导体结构的形成方法，其特征在于，所述第一类插塞或第二类插塞的形成工艺为物理气相沉积工艺或化学气相沉积工艺。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，当N为3时，还包括：在第三介质层形成后，在第一区域上方形成贯穿第三介质层厚度且与第二介质层中第一类金属互连层连接的第一类插塞。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，还包括：在所述第三介质层和第三介质层中第一类插塞表面形成第四介质层；
形成贯穿所述第四介质层厚度且与第三介质层中第一类插塞和第一介质层至第三介质层中第二类插塞连接的金属互连层。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，当N为4时，所述半导体结构的形成方法还包括：
在第三介质层形成后，在第一区域上方形成贯穿第三介质层厚度且与第二介质层中第一类金属互连层连接的第一类插塞；
在第三介质层和第三介质层中第一类插塞表面形成第四介质层；
形成贯穿第四介质层厚度且与第三介质层中第一类插塞连接的第一类金属互连层。
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