FR2901635A1 - Dispositif de connexion tridimensionnel dans un substrat - Google Patents

Dispositif de connexion tridimensionnel dans un substrat Download PDF

Info

Publication number
FR2901635A1
FR2901635A1 FR0652081A FR0652081A FR2901635A1 FR 2901635 A1 FR2901635 A1 FR 2901635A1 FR 0652081 A FR0652081 A FR 0652081A FR 0652081 A FR0652081 A FR 0652081A FR 2901635 A1 FR2901635 A1 FR 2901635A1
Authority
FR
France
Prior art keywords
substrate
trench
trenches
metallization
rear face
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
FR0652081A
Other languages
English (en)
Inventor
Francois Baleras
Christophe Lecouvey
David Henry
Christiane Puget
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique CEA filed Critical Commissariat a lEnergie Atomique CEA
Priority to FR0652081A priority Critical patent/FR2901635A1/fr
Publication of FR2901635A1 publication Critical patent/FR2901635A1/fr
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

L'invention concerne un procédé de réalisation d'une connexion électrique dans un substrat ou un composant (2) présentant une face avant et (4) et une face arrière (6), comportant:a) une gravure d'au moins un via (8, 8') dans le substrat, depuis la face arrière, et d'au moins une tranchée (10, 10') par la face arrière,b) la métallisation (14, 14') d'au moins les parois du via et du fond de la tranchée.

Description

diminution de la valeur de l'impédance de la connexion, avec, de plus, la
possibilité de contrôler et d'adapter ces valeurs aux contraintes du produit. Cette technologie est directement compatible avec un conditionnement hermétique, par exemple dans des applications telles que le packaging des MEMS. Enfin, les vias offrent la possibilité de répartition surfacique des Entrées/Sorties (E/S), alors que cette répartition est uniquement périphérique dans le cas du Wire Bonding. Cela permet de gagner en surface, à nombre d'E/S équivalent, ou, sur la même surface, de mettre beaucoup plus d'E/S. Bien que la technique des vias présente donc des avantages par rapport au wire-bonding, elle présente un inconvénient important, qui est son coût, relativement élevé par rapport au wire-bonding. En outre la maîtrise des procédés de réalisation des vias est beaucoup plus complexe que celle du montage filaire. Le nombre d'étapes technologiques est plus important (au minimum 2 à 3 niveaux de lithographie). Sont représentés sur les figures 8A et 8B des schémas simplifiés d'une connexion par fil 100 et d'une connexion par via traversant 102 d'un composant 104, 104' sur un substrat 105, 105'. Pour la réalisation d'un via dans le composant 104', par exemple en silicium, il faut, au minimum, deux ou trois étapes élémentaires . - Perçage du trou 102 dans le composant 104' par laser, ou gravure chimique, ou gravure sèche. - Isolation du trou (facultatif si le substrat est isolant). -Réalisation du contact électrique par métallisation ou utilisation d'un matériau conducteur 106. Il faut maîtriser ces trois étapes élémentaires pour la fabrication des vias; cependant il faut rajouter des étapes supplémentaires pour connecter ces vias au substrat 105'. Comme on peut le voir sur la figure 1B, il faut connecter les vias aux entrées/sorties du composant (c'est la fonction du plot 108) et il faut redistribuer les entrées/sorties sur sa face arrière 110. Le traitement de la face arrière 110 nécessite plusieurs étapes supplémentaires. La métallisation de la face arrière est en général réalisée en même temps que la métallisation des vias. La délimitation des pistes conductrices est obtenue par lithographie. Ensuite la métallisation est protégée par une couche de passivation qui est ouverte au niveau du plot de sortie. Il faut rajouter des étapes (métallisation, lithographie et gravure) pour faire les plots 108 de connexions du composant. Cette technologie de redistribution sur la face arrière présente plusieurs problèmes : - son coût, lié au nombre d'opérations, - les limitations en termes de diamètre de vias, ce diamètre étant lié à l'épaisseur minimum du substrat : plus l'épaisseur du substrat est importante, plus les vias doivent être larges afin, notamment, d'assurer le dépôt d'isolation sur toute la hauteur du via et, ainsi, de garantir l'isolation par rapport au substrat, - le traitement des deux faces 110, 111 du composant, avec les risques associés de contamination et/ou de rayures de la face avant 111, - les caractéristiques électriques de reroutage (longueur des connexions...) : ce reroutage est inadapté à une plaquette amincie dans laquelle le composant 104' peut être réalisé. Ces plaquettes amincies sont en effet souvent trop fragiles pour être traitées des deux côtés. Ou bien, on ne peut pas amincir la plaquette, car cela supprimerait la technologie réalisée en surface. Tout cela nuit à l'intégration 3D.
Les diverses techniques connues de réalisation de vias ne prennent donc pas en compte le développement du reroutage. Pour diminuer le coût de la technologie d'interconnexions en trois dimensions ( 3D ), il se pose donc le problème de trouver une solution qui gère simultanément la fabrication du via et le reroutage. EXPOSÉ DE L'INVENTION L'invention vise à résoudre ces problèmes. Selon l'invention on réalise un substrat comportant des moyens de connexion en 3 dimensions : la distribution en 3D des connexions comporte des vias conducteurs et des tranchées conductrices enterrées dans le substrat. Ces éléments de connexion permettent de relier les deux faces, avant et arrière, d'un substrat. Cette technique permet de réaliser des
connexions dans le substrat, au lieu de réaliser d'abord des vias dans le substrat puis des pistes métalliques en surface du substrat. Selon l'invention on réalise des connexions dans l'épaisseur d'un substrat, éventuellement enterrées dans cette épaisseur. L'invention est donc favorable à la compacité des systèmes électroniques, puisque l'on peut ainsi rapprocher les connexions de la zone active et éliminer une grande partie de l'épaisseur du substrat. Ces interconnexions tridimensionnelles peuvent être réalisées à l'échelle d'un substrat entier. Un procédé de réalisation selon l'invention 15 comporte les étapes suivantes : -.une gravure des vias et des tranchées par la face arrière, -.une métallisation localisée d'au moins les parois des vias et du fond de la tranchée. 20 Une isolation des vias, des tranchées et éventuellement de la face arrière du substrat, peut être réalisée, par exemple par dépôt CVD de SiO2 ou Si3N4. Avantageusement, la métallisation peut être 25 réalisée par exemple par pulvérisation de cuivre et recharge par électrolyse. De préférence elle est réalisée sur toute la face arrière, et éventuellement aussi sur la face avant. La localisation au niveau des tranchées 30 peut être obtenue par polissage mécanique et/ou mécano-chimique (CMP). Avantageusement, l'étape a) comporte : - une gravure partielle d'un ou plusieurs via, puis une gravure du reste du via et de la tranchée.
De préférence, la vitesse de gravure dans la zone de la tranchée étant inférieure à celle dans la zone du via. Ainsi, l'étape a) peut être réalisée à l'aide d'un masque présentant des motifs de superficie plus importante dans la région du via que la superficie du motif dans la région de la tranchée. L'invention concerne également un substrat de connexion électrique comportant : - au moins un via entre une face arrière et 15 une face avant d'un substrat, et au moins une tranchée ouverte en face arrière, - une couche de métallisation d'au moins les parois du via et du fond de la tranchée. Un tel substrat peut en outre comporter au 20 moins une couche d'isolation du via et de la tranchée. Dans un procédé ou un dispositif selon l'invention, il est également possible de former ou d'avoir des rugosités dans au moins une tranchée. On peut également réaliser ou avoir: 25 - au moins deux tranchées de profondeurs différentes par rapport à la face arrière du substrat, pour un même via, - et/ou au moins une tranchée inclinée par rapport à un plan défini par le substrat. 30 Les parois d'un via peuvent être recouvertes d'une couche isolante et d'une couche de métallisation, laissant une ouverture centrale dans le via. Ou bien, au moins un via est recouvert d'une couche isolante, puis d'une couche de métallisation, la partie centrale du via étant comblée avec un matériau isolant. Selon une variante, au moins un via est recouvert d'une couche isolante puis rempli d'un métal. En ce qui concerne les tranchées, au moins une tranchée peut être recouverte d'une couche isolante et d'une couche de métallisation, et/ou au moins une tranchée peut être recouverte d'une couche isolante et remplie d'un métal. Plusieurs tranchées de largeur très fine 15 peuvent être reliées à un via commun. Le diamètre d'au moins un via peut varier en fonction de sa profondeur dans le substrat, par exemple le diamètre d'au moins un via, mesuré en face avant du substrat, est inférieur au diamètre de ce même 20 via mesuré en face arrière du substrat. L'invention permet de gérer simultanément la fabrication du ou des nias et le reroutage vers la surface. L'invention présente aussi l'avantage d'être adaptée à l'amincissement des puces. C'est un avantage 25 pour l'empilement de puces. L'invention concerne également un dispositif électronique comportant un composant relié à un dispositif selon l'invention et tel que décrit ci-dessus.
BRÈVE DESCRIPTION DES DESSINS - Les figures 1 - 4 illustrent des exemples de différents types de substrats connecteurs selon l'invention, - la figure 5 représente un exemple de motifs pour réaliser une tranchée et un via dans un substrat, - les figures 6A - 6I représentent des étapes d'un procédé de réalisation d'un substrat connecteur selon l'invention, - les figures 7A - 7H représentent des étapes d'un autre procédé de réalisation d'un substrat connecteur selon l'invention, - les figures 8A et 8B représentent des dispositifs connus de montage de composants sur un substrat, - les figures 9 et 10 illustrent d'autres modes de réalisation de l'invention, - les figures 11A et 11B illustrent respectivement un dispositif selon l'art antérieur et un dispositif selon l'invention ; EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS Selon l'invention, on réalise un substrat 2 avec des moyens de connexion tridimensionnels dans le substrat. Un dispositif obtenu par un procédé selon l'invention est représenté en figure 1. Il comporte un substrat 2, de face avant 4 et de face arrière 6, ce substrat étant muni d'au moins une tranchée 10 et d'un via 8 débouchant au niveau de, ou dans, cette tranchée. Sur la figure 1 sont représentés deux vias 8, 8' et deux tranchées 10, 10', chaque via étant relié à une tranchée, ou chaque via débouchant en face arrière 6 dans une zone d'une tranchée. Un même via peut déboucher dans une ou plusieurs tranchées, de formes identiques ou différentes et plus ou moins complexes. Les parois des vias et des tranchées sont recouvertes d'une couche de métallisation 12, 12', 14, 14'.
Le dispositif obtenu comporte des vias débouchant, les tranchées étant, dans l'exemple de la figure 1, remplies de métal 14, 14'. Une couche 16, 16' d'isolation peut être prévue sur le substrat et/ou les parois du ou des vias et/ou de la ou des tranchées, notamment si le substrat est semi-conducteur. Dans ce cas elle est formée avant la couche de métallisation. Si le substrat est suffisamment isolant, par exemple si il s'agit d'une céramique, on peut ne pas réaliser la couche d'isolation. Selon une variante, illustré en figure 2, le substrat comporte des tranchées 10, 20, 10', 20', conduisant à un même via, ayant des profondeurs différentes, mesurées à partir de la face arrière 6 du substrat 2. Ces diverses tranchées peuvent être isolées par la couche 16, 16' et métallisées par une couche de métallisation 14, 14' remplissant, en épaisseur, tout (figure 1) ou partie (figure 2) des tranchées. Les parois des vias 8, 8' sont recouvertes d'une couche isolante 16, 16' puis par la couche de métallisation 12, 12'. Ainsi plusieurs tranchées de profondeur différente peuvent conduire, de préférence progressivement, c'est-à-dire avec une profondeur croissante, depuis la face arrière, à un même via. Sur la figure 2, deux tranchées 20, 10, respectivement d'une première profondeur p1, puis d'une deuxième profondeur p2, supérieure à p1, conduisent à un même via 8. Il en va de même pour le deuxième via 8' et les deux tranchées 20', 10'. On peut donc réaliser plusieurs profondeurs de gravure pour les tranchées. Dans ces cas là, on peut faire en même temps le via, une tranchée telle que la tranchée 10, 10' (la plus profonde) puis une deuxième tranchée 20, 20', moins profonde que la première, cette deuxième tranchée pouvant être utilisée pour former un plot de connexion du composant, ce qui est bien illustré sur la figure 2. Une ou plusieurs couches 23, 23' pourront être prévues à cet effet pour faciliter la connexion : on peut citer par exemple un empilement Titane/Nickel/Or, adapté à la localisation de billes fusibles. Dans les exemples des figures 1 et 2, et dans les autres exemples ci-dessous, les couches métalliques ou les métallisations permettent de relier électriquement ou de connecter les deux faces 4, 6 du substrat, sans avoir besoin de réaliser des pistes métalliques en surépaisseur par rapport au plan 6 du substrat, ou au moins en minimisant le nombre ou l'étendue de ces pistes. Sur les figures 1 et 2, les références 5, 5' désignent des connexions en face avant, permettant chacune de relier un via 8, 8' et un plot d'une zone active 7, par exemple un composant réalisé lui aussi dans le substrat 2, mais en face avant. Selon encore une variante, représentée en figure 3 (vue de côté, en coupe), on peut aussi réduire la longueur de la connexion en faisant une tranchée 30 inclinée par rapport au plan du substrat ou du composant 2. Les références 14, 16 et 8 ont la même signification que dans les exemples précédents. Cette configuration améliore la résistance des lignes et favorise, en éliminant les angles, l'accrochage des couches 14, 16 (couche d'isolant 16, puis couche de métal 14). Sur la figure 3 seul un via est représenté, mais une tranchée inclinée peut être réalisée pour plusieurs vias d'un même composant.
Dans les exemples ci-dessus, les parois des vias et des tranchées sont recouvertes d'une couche isolante puis d'une couche de métal par-dessus la couche isolante. Selon un autre mode de réalisation, les vias 8, 8' et/ou les tranchées 10, 10', 20, 20' peuvent être remplis partiellement avec du métal ou, plus généralement, un matériau assurant une conduction électrique suffisante, et comblés partiellement ou totalement avec un ou des matériaux isolants ou conducteurs. Par exemple, comme illustré sur la figure 4, on peut déposer d'abord une couche métallique 14, 14' en un matériau tel que du tungstène (sur une couche isolante 16, 16'), puis les vias 8 et les tranchées sont remplis avec du verre fusible 15, 15'. Ce remplissage peut être réalisé par dépôt sous forme liquide et recuit de solidification. 30 Le fait de boucher les vias permet de pouvoir traiter indépendamment les faces par la suite. Il n'y a en effet plus de trous traversants et il est possible, lors de certaines étapes technologiques, d'éviter par exemple la pollution de la face non traitée, pollution qui serait possible si il subsistait des trous traversant car les produits polluants pourraient atteindre la face non traitée en passant par ces trous. Sur la figure 4 seule une tranchée 10, 10' est représentée pour chaque via 8, 8', mais on pourrait aussi avoir au moins deux tranchées, dont les profondeurs s'échelonnent progressivement, comme expliqué ci-dessus en liaison avec la figure 2. Dans un dispositif selon l'invention, aucune zone de métallisation n'apparaît au-dessus de la face arrière 6 et ne gêne donc à l'extérieur du substrat 1. Toutes les connexions sont enterrées, y compris les éventuels plots 23, 23' de la face arrière (figure 2). Les parties métalliques ou les contacts affleurent la face arrière 6 du substrat ou du composant, ou sont en dessous de cette face arrière tout en étant accessible par cette même face arrière. La fabrication des interconnexions 3D selon l'invention met de préférence en oeuvre une méthode particulière, exposée ci-dessous, pour la gravure du substrat ou du composant 2. Les vias sont généralement obtenus par gravure profonde du substrat. Or la vitesse de gravure profonde (DRIE Deep reactive ion etching, ou gravure ionique réactive profonde) est proportionnelle à la surface d'ouverture des motifs du masque à travers lequel la gravure a lieu la vitesse de gravure augmente avec la taille des ouvertures. La dimension L de la tranchée dans le plan du substrat 2 étant supérieure à celle, 1, du via (voir figure 4), mesurée dans ce même plan, il est possible de travailler en plusieurs étapes (par deux niveaux de masquage): - tout d'abord par gravure partielle du via (ler niveau de masquage), à partir de la face arrière 6, permettant d'atteindre une certaine profondeur de gravure dans le substrat, - puis par ouverture du motif pour la tranchée (2ème niveau de masquage), à partir de la face arrière, permettant la gravure simultanée du via et de la tranchée pour achever la gravure, le via débouchant finalement en face avant 4, tandis que la tranchée reste ouverte uniquement du côté de la face arrière 6. Avantageusement, pour limiter le nombre de niveaux de masquage, l'invention est réalisée grâce à un masque de gravure particulier permettant d'obtenir une vitesse de gravure plus lente au niveau de la tranchée que au niveau du via. Pour cela, la tranchée n'est pas gravée à travers un unique motif, continu, de grande taille, mais à travers une pluralité ou une multitude de motifs dont chacun est plus petit que le via. La figure 5 illustre un exemple de motifs 40, 42 dans un masque de tailles différentes, permettant d'obtenir des vitesses de gravure différentes d'une zone à l'autre. De cette façon, la vitesse de gravure du via (gravé à travers le motif 42, dont la surface est supérieure à celle de chacun des motifs 40) est plus élevée que celle des zones du substrat gravées à travers les motifs 40 plus petits. Lors de la gravure, les zones du substrat gravées à travers les petits motifs 40 finissent par se rejoindre sous le masque, formant ainsi une tranchée. Par exemple, si les petits motifs 40 du masque ont un diamètre de 5 }gym et sont répartis avec un pas de 15 }gym sur une surface de tranchée de, typiquement 200 }gym x 1 mm et si les motifs 42 (permettant d'obtenir les nias) ont chacun 50 }gym de côté, une gravure DRIE d'un substrat silicium à travers un tel masque permet d'obtenir simultanément une profondeur de gravure de 40 }gym au niveau de la tranchée et de 80 }gym au niveau du via, du fait de la différence des vitesses de gravure. Dans le cas de la figure 3, on réalise une tranchée inclinée par rapport au plan du substrat 2 en élargissant progressivement la largeur des petits motifs 40 au fur et à mesure que ceux - ci se rapprochent du via. Après les étapes d'isolation et de métallisation, on peut séparer les différentes pistes métalliques (entrées/sorties) par une solution de polissage mécano-chimique (CMP) ou de grinding (polissage mécanique). De ce fait, on élimine une étape de photolithographie sur des plaquettes percées, ce qui limite significativement les coûts et la complexité du procédé de reroutage. Un exemple de procédé de réalisation d'un substrat selon l'invention va être donné, en liaison avec les figures 6A - 6I : On réalise d'abord (figure 6A) un dépôt 60 d'une résine photosensible, ou de tout autre matériau de masquage adapté en face arrière 6 d'un substrat 2. Ce dernier peut être en un matériau semi-conducteur, (par exemple du silicium, ou du germanium, ou de l'AsGa, ou du SiGe) ou isolant (par exemple en ceramique). Il peut être massif ou formé d'un empilement de couches (c'est par exemple un SOI). Par photolithographie, gravure du masque et élimination de la résine, on réalise (figure 6B) des ouvertures 40, 42, de tailles différentes, comme expliqué ci-dessus en liaison avec la figure 5, dans le matériau 60 de masquage. Une gravure profonde du substrat 2 peut alors être réalisée (figure 6C). Comme expliqué ci-dessus, la vitesse de gravure dans les zones de motifs 40 de petite taille est plus petite que la vitesse de gravure dans les zones de motifs 42 de plus grande taille. A partir des motifs de plus grande taille on réalise donc des gravures plus profondes qu'à partir des motifs de plus petite taille. La poursuite de la gravure amplifie ce phénomène (figure 6D). Les gravures des petits motifs finissent par se rejoindre pour former une ou plusieurs tranchées 10, 10', 10", et les vias 8, 8', 8" sont ouverts sur la face avant 4 et sont donc traversant (figure 6E). Comme illustré sur la figure 9, il est également possible que les vias ne soient pas traversants mais débouchent directement au niveau de zones conductrices 9, 9' situées en face avant 4, assurant ainsi la connexion avec la ou les zones actives 7. Ce mode de réalisation de la figure 9 est compatible avec les modes de réalisation des figures 1 - 5 précédentes. On procède ensuite à une élimination du matériau de masquage (figure 6F). Les tranchées et les parois des vias peuvent ensuite être isolées (figure 6G), par une couche 16, 16', 16", par exemple un dépôt de SiO2 ou de Si3N4.
Les tranchées et les vias peuvent ensuite être couvertes d'une couche 14, 14', 14" de métallisation (figure 6H), par exemple par pulvérisation de Ti et de Cu et recharge électrolytique de Cu.
Les pistes métalliques peuvent ensuite être séparées simplement par amincissement, par exemple par polissage chimique et/ou mécano chimique de la face arrière (figure 6I). Un autre exemple de procédé de réalisation d'un substrat selon l'invention va être donné, en liaison avec les figures 7A - 7H. Dans cet autre procédé l'invention permet de créer une rugosité en fond de tranchée, liée à la présence de multiples petits motifs de gravure. Cette rugosité améliore l'accrochage des couches déposées ensuite. Les deux premières étapes (figures 7A et 7B) sont identiques aux deux premières étapes du procédé décrit précédemment. On renvoie donc aux commentaires faits en liaison avec les figures 6A et 6B.
Un élargissement des motifs sous le masque, par une gravure humide anisotrope, par exemple par gravure TMAH, est ensuite réalisé (figure 7C). Les étapes des figures 7D et 7E sont ensuite des étapes de gravure sèche du substrat. Là encore, la vitesse de gravure dépend de la taille des motifs 40, 42. Les multiples petits motifs de gravure initiaux (la gravure humide a créé la rugosité) permettent de former des rugosités 46, 46', 46" (la gravure sèche permet de propager la rugosité initiale). Puis les gravures des petits motifs finissent par se rejoindre pour former une ou plusieurs tranchées 10, 10', 10" (qui conservent les rugosités), la profondeur des vias s'accroissant. Au final les vias 8, 8', 8" peuvent être ouverts sur la face avant 4 et sont donc traversant (figure 7F). On élimine le matériau de masquage et on procède au dépôt d'une couche isolante 16, 16', 16", par exemple une couche de SiO2 par CVD (figure 7G), dont l'accrochage est favorisé par les rugosités. Les vias et les tranchées sont ensuite remplis d'un métal ou recouverts d'une métallisation, par exemple par pulvérisation de Ti et de Cu et électrolyse de cuivre. Un polissage, réalisé en face arrière 6, avec arrêt sur le substrat 2, permet de séparer les pistes (figure 7H). Un dispositif et un procédé selon l'invention présentent de nombreux avantages par rapport aux technologies existantes.
Tout d'abord, le procédé permet d'obtenir un reroutage, sans sur-épaisseur par rapport à la face arrière du substrat, ce qui peut entre autre faciliter des étapes technologiques ultérieures. L'invention permet également, comme expliqué précédemment, de réduire la longueur des connexions. Un procédé selon l'invention permet de réaliser un reroutage 3D compatible avec les technologies d'amincissement. En effet le substrat peut être partiellement aminci en face arrière 6, sur une partie de l'épaisseur de la tranchée sans altérer le reroutage via les tranchées. Cet amincissement n'est pas possible lorsque le reroutage se fait, comme dans l'art antérieur, en surépaisseur par rapport à la face arrière du substrat (cas de la figure 11A par exemple).
Comme illustré en figure 10, l'amincissement peut avoir lieu jusqu'au niveau d'un plan AA' parallèle au plan du substrat et situé dans le substrat, mais sous sa surface arrière 6. Cet amincissement laisse donc subsister une partie de la ou des tranchées de la face arrière, et de la matière qui y est déposée ou formée. La ou les tranchée(s) peut ou peuvent être plus ou moins profonde(s). Un amincissement en face arrière 6 d'une tranchée ayant une première profondeur peut donc être réalisé sur une partie de l'épaisseur du substrat, laissant subsister une tranchée d'une deuxième profondeur, inférieure à la première profondeur. Des tranchées profondes permettent également de réduire d'autant la hauteur des nias, tout se passe alors comme si le substrat avait été aminci.
Ainsi, on peut réduire le diamètre de ces vias : les figures 11A, 11B représentent schématiquement un dispositif selon l'art antérieur et un dispositif selon l'invention. Plus le via est profond, plus son diamètre est large pour assurer l'accrochage de l'isolant ou du métal sur toute la profondeur du via. L'invention (figure 11B), avec un ou des via(s) 8 débouchant dans une tranchée 10, permet d'avoir un ou des via(s) moins profonds, dont le diamètre D2 est inférieur à Dl, ce dernier étant le diamètre d'un via 80 classique, aboutissant à un reroutage 94 de surface. On peut ainsi gagner en surface active et en temps de gravure. Afin d'assurer un bon accrochage de l'isolant sur toute la hauteur des parois d'un via, on réalise de préférence un via dont le diamètre est d'autant plus important que sa hauteur est grande. A titre indicatif, pour graver des vias de 500 }gym de hauteur et 100pm de diamètre, la vitesse de gravure adaptée pour obtenir des vias de bonne qualité est typiquement de 4pm/mn. Il faut donc 2h30 pour graver les vias. La réduction de ce temps permet de réduire les coûts. Les coûts de fabrication de l'interconnexion selon l'invention sont donc réduits. Selon l'invention, l'interconnexion peut être réalisée avant ou après les autres technologies (par exemple après la fabrication de la zone active 7). Le procédé ne ralentit pas la vitesse de gravure du via, et il permet de graver simultanément des cavités avec des

Claims (20)

REVENDICATIONS
1. Procédé de réalisation d'une connexion électrique dans un substrat ou un composant (2) 5 présentant une face avant et (4) et une face arrière (6), comportant : a) -.une gravure d'au moins un via (8, 8') dans le substrat, depuis la face arrière, et d'au moins une tranchée (10, 10', 20, 20') par la face arrière, le 10 via débouchant dans la tranchée, b) -la métallisation (14, 14') d'au moins les parois du via et du fond de la tranchée.
2. Procédé selon la revendication 1, 15 comportant en outre une étape de formation d'une couche d'isolation (16, 16') du via et de la tranchée.
3. Procédé selon la revendication 2, l'étape de formation d'une couche d' isolation 20 comportant un dépôt CVD de SiO2 ou du Si3N4.
4. Procédé selon l'une des revendications 1 à 3, la métallisation étant réalisée au moins sur toute la face arrière (6) du substrat.
5. Procédé selon l'une des revendications 1 à 3, la métallisation étant réalisée sur toute la face arrière (6) du substrat et sur sa face avant. 30
6. Procédé selon la revendication 4 ou 5, une localisation de la métallisation au niveau des 25tranchées étant obtenue par polissage mécanique et/ou mécano - chimique.
7. Procédé selon l'une des revendications 1 5 à 6, l'étape a) comportant : - une gravure partielle d'un ou plusieurs via, - puis une gravure du reste du via et de la tranchée.
8. Procédé selon l'une des revendications 1 à 6, la gravure du ou des nias et de la ou des tranchées étant simultanée ou réalisée au cours d'une même étape de gravure. 15
9. Procédé selon l'une des revendications 1 à 8, la vitesse de gravure dans la zone de la tranchée étant inférieure à celle dans la zone du via.
10. Procédé selon l'une des revendications 1 à 9, l'étape a) étant réalisée à l'aide d'un masque présentant des motifs (42) dans la région du via ayant une superficie plus importante que la superficie des motifs (40) dans la région de la tranchée.
11. Procédé selon l'une des revendications 1 à 10, comportant la formation de rugosités (46) dans au moins une tranchée. 30
12. Procédé selon l'une des revendications 1 à 11, dans lequel on réalise au moins deux tranchées 10 20 25(10, 20, 10', 20') de profondeurs différentes par rapport à la face arrière (6) du substrat (2).
13. Procédé selon l'une des revendications 1 à 12, dans lequel on réalise au moins une tranchée (30) inclinée par rapport à un plan défini par le substrat (2).
14. Procédé selon l'une des revendications 1 à 13, dans lequel au moins un via est recouvert d'une couche isolante et d'une couche de métallisation (12, 12'), laissant une ouverture centrale dans le via.
15. Procédé selon l'une des revendications 1 à 14, dans lequel au moins un via est recouvert d'une couche isolante, puis d'une couche de métallisation (12, 12'), la partie centrale du via étant comblée avec au moins un matériau isolant (15, 15').
16. Procédé selon l'une des revendications 1 à 14, dans lequel au moins un via est recouvert d'une couche isolante puis rempli d'un métal ou de plusieurs métaux.
17. Procédé selon l'une des revendications 1 à 16, dans lequel au moins une tranchée est recouverte d'une couche isolante et d'une couche de métallisation (14, 14').
18. Procédé selon l'une des revendications 1 à 17, dans lequel au moins une tranchée estrecouverte d'une couche isolante et remplie d'un métal (14, 14') ou de plusieurs métaux.
19. Procédé selon l'une des revendications 5 1 à 18, dans lequel le substrat est aminci en face arrière sur une partie de l'épaisseur de la tranchée.
20. Substrat (1) de connexion électrique comportant : - au moins un via (8, 8') entre une face arrière (6) et une face avant (4) d'un substrat (2), et au moins une tranchée (10, 10', 20, 20', 30) ouverte en face arrière, au moins un via débouchant dans au moins une tranchée, - une couche de métallisation (14, 14') d'au moins les parois du via et du fond de la tranchée. 23. Substrat selon la revendication 20, comportant en outre une couche (16, 16') d'isolation du 20 via et de la tranchée, 24. Substrat selon la revendication 20 ou 21, comportant des rugosités (46, 46', 46") au fond d'au moins une tranchée. 25. Substrat selon l'une des revendications 20 à 22, comportant au moins deux tranchées (10, 20, 10', 20') de profondeurs différentes par rapport à la face arrière (6) du substrat (2). 10 15 25 3024. Substrat selon l'une des revendications 20 à 23, la tranchée la moins profonde localisant les plots de connexion en face arrière du substrat. 25. Substrat selon l'une des revendications 20 à 24, comportant au moins une tranchée (30) inclinée par rapport à un plan défini par le substrat (2). 26. Substrat selon l'une des revendications 20 à 25, au moins un via étant recouvert d'une couche isolante et d'une couche de métallisation (12, 12'), laissant une ouverture centrale dans le via. 27. Substrat selon l'une des revendications 20 à 26, au moins un via étant recouvert d'une couche isolante, d'une couche de métallisation (12, 12'), la partie centrale du via étant comblée avec un ou plusieurs matériau(x) isolant(s) (15, 15'). 28. Substrat selon l'une des revendications 20 à 27, au moins un via étant recouvert d'une couche isolante et rempli d'un métal ou de plusieurs métaux. 29. Substrat selon l'une des revendications 20 à 28, au moins une tranchée étant recouverte d'une couche isolante et d'une couche de métallisation (14, 14') . 30. Substrat selon l'une des revendications 20 à 29, au moins une tranchée étant recouverte d'unecouche isolante et remplie d'un métal (14, 14') ou de plusieurs métaux.5
FR0652081A 2006-06-09 2006-06-09 Dispositif de connexion tridimensionnel dans un substrat Pending FR2901635A1 (fr)

Priority Applications (1)

Application Number Priority Date Filing Date Title
FR0652081A FR2901635A1 (fr) 2006-06-09 2006-06-09 Dispositif de connexion tridimensionnel dans un substrat

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR0652081A FR2901635A1 (fr) 2006-06-09 2006-06-09 Dispositif de connexion tridimensionnel dans un substrat

Publications (1)

Publication Number Publication Date
FR2901635A1 true FR2901635A1 (fr) 2007-11-30

Family

ID=37575236

Family Applications (1)

Application Number Title Priority Date Filing Date
FR0652081A Pending FR2901635A1 (fr) 2006-06-09 2006-06-09 Dispositif de connexion tridimensionnel dans un substrat

Country Status (1)

Country Link
FR (1) FR2901635A1 (fr)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2477219A2 (fr) * 2011-01-12 2012-07-18 Canon Kabushiki Kaisha Dispositif à semi-conducteurs et procédé de fabrication de dispositif à semi-conducteurs
FR2994023A1 (fr) * 2012-07-25 2014-01-31 Commissariat Energie Atomique Procede de realisation de vias
EP2831913A4 (fr) * 2012-03-30 2015-12-16 Silex Microsystems Ab Procédé de réalisation d'un trou d'interconnexion et d'une structure d'acheminement
EP3764169A1 (fr) * 2019-07-10 2021-01-13 Patek Philippe SA Genève Procede pour depolir par endroits un composant horloger en silicium
CN115084082A (zh) * 2022-07-19 2022-09-20 甬矽电子(宁波)股份有限公司 扇出型封装结构和扇出型封装方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60140850A (ja) * 1983-12-28 1985-07-25 Hitachi Ltd 積層集積型半導体回路装置の製法
JPS60160645A (ja) * 1984-02-01 1985-08-22 Hitachi Ltd 積層半導体集積回路装置
US4927784A (en) * 1987-05-01 1990-05-22 Raytheon Company Simultaneous formation of via hole and tube structures for GaAs monolithic microwave integrated circuits
WO1991014281A1 (fr) * 1990-03-16 1991-09-19 Westonbridge International Limited Procede d'attaque servant a obtenir au moins une cavite dans un substrat et substrat obtenu grace a ce procede
US5438212A (en) * 1993-02-25 1995-08-01 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with heat dissipation structure
WO2003032700A1 (fr) * 2001-10-05 2003-04-17 Advantest Corporation Procede de fabrication de panneau de cablage
EP1418617A2 (fr) * 2002-11-05 2004-05-12 Shinko Electric Co. Ltd. Composant semiconducteur et méthode de fabrication correspondante
US20050067713A1 (en) * 2002-01-22 2005-03-31 Canon Kabushiki Kaisha Semiconductor device and method of manufacturing semiconductor device

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60140850A (ja) * 1983-12-28 1985-07-25 Hitachi Ltd 積層集積型半導体回路装置の製法
JPS60160645A (ja) * 1984-02-01 1985-08-22 Hitachi Ltd 積層半導体集積回路装置
US4927784A (en) * 1987-05-01 1990-05-22 Raytheon Company Simultaneous formation of via hole and tube structures for GaAs monolithic microwave integrated circuits
WO1991014281A1 (fr) * 1990-03-16 1991-09-19 Westonbridge International Limited Procede d'attaque servant a obtenir au moins une cavite dans un substrat et substrat obtenu grace a ce procede
US5438212A (en) * 1993-02-25 1995-08-01 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with heat dissipation structure
WO2003032700A1 (fr) * 2001-10-05 2003-04-17 Advantest Corporation Procede de fabrication de panneau de cablage
US20050067713A1 (en) * 2002-01-22 2005-03-31 Canon Kabushiki Kaisha Semiconductor device and method of manufacturing semiconductor device
EP1418617A2 (fr) * 2002-11-05 2004-05-12 Shinko Electric Co. Ltd. Composant semiconducteur et méthode de fabrication correspondante

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2477219A2 (fr) * 2011-01-12 2012-07-18 Canon Kabushiki Kaisha Dispositif à semi-conducteurs et procédé de fabrication de dispositif à semi-conducteurs
EP2477219A3 (fr) * 2011-01-12 2014-06-04 Canon Kabushiki Kaisha Dispositif à semi-conducteurs et procédé de fabrication de dispositif à semi-conducteurs
US8772944B2 (en) 2011-01-12 2014-07-08 Canon Kabushiki Kaisha Semiconductor device and method for manufacturing semiconductor device
KR101505392B1 (ko) 2011-01-12 2015-03-24 캐논 가부시끼가이샤 반도체장치 및 반도체장치의 제조 방법
EP2831913A4 (fr) * 2012-03-30 2015-12-16 Silex Microsystems Ab Procédé de réalisation d'un trou d'interconnexion et d'une structure d'acheminement
US9355895B2 (en) 2012-03-30 2016-05-31 Silex Microsystems Ab Method of providing a via hole and routing structure
FR2994023A1 (fr) * 2012-07-25 2014-01-31 Commissariat Energie Atomique Procede de realisation de vias
US8853073B2 (en) 2012-07-25 2014-10-07 Commissariat A L'energie Atomique Et Aux Energies Alternatives Method for producing vias
EP2690655A3 (fr) * 2012-07-25 2016-05-25 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procédé de réalisation de vias
EP3764169A1 (fr) * 2019-07-10 2021-01-13 Patek Philippe SA Genève Procede pour depolir par endroits un composant horloger en silicium
CN115084082A (zh) * 2022-07-19 2022-09-20 甬矽电子(宁波)股份有限公司 扇出型封装结构和扇出型封装方法

Similar Documents

Publication Publication Date Title
EP2816624B1 (fr) Procédé de réalisation d'une liaison électrique traversante et d'un condensateur traversant dans un substrat
EP1966825B1 (fr) Procede de fabrication collective de modules electroniques 3d
WO2001009944A1 (fr) Procede de fabrication de connexions traversantes dans un substrat et substrat equipe de telles connexions
FR2992466A1 (fr) Procede de realisation de contact pour led et structure resultante
FR2992467A1 (fr) Procede de realisation d'un composant a contact electrique traversant et composant obtenu
EP1302954B1 (fr) Réalisation d'inductance et de via dans un circuit monolithique
FR2928033A1 (fr) Composant de connexion muni d'inserts creux.
FR3021455A1 (fr) Procede d'aplanissement d'evidements remplis de cuivre
WO2021099713A1 (fr) Procede de fabrication d'une puce fonctionnelle adaptee pour etre assemblee a des elements filaires
FR2901635A1 (fr) Dispositif de connexion tridimensionnel dans un substrat
FR2985088A1 (fr) Via tsv dote d'une structure de liberation de contraintes et son procede de fabrication
FR2990297A1 (fr) Empilement de structures semi-conductrices et procede de fabrication correspondant
EP4002441A2 (fr) Circuit electronique pour un collage moleculaire hybride
EP2690655B1 (fr) Procédé de réalisation de vias
EP0923125A1 (fr) Procédé de réalisation d'interconnexions métalliques dans des circuits intégrés
EP2676288B1 (fr) Procede de realisation d'un support de substrat
EP2750185A1 (fr) Procédé amélioré de réalisation d'une structure de reprise de contact
FR3110769A1 (fr) Procédé de traitement d'un circuit électronique pour un collage moléculaire hybride
EP2498287B1 (fr) Procédé de réalisation d'interconnexions verticales à travers des couches structurées.
EP2543625B1 (fr) Procédé de réalisation d'un insert métallique dans une pièce horlogère
EP3171395B1 (fr) Realisation d'interconnexions par recourbement d'elements conducteurs sous un dispositif microelectronique tel qu'une puce
EP4152373A2 (fr) Procede de fabrication d'un circuit electronique pour auto-assemblage a un autre circuit electronique
WO2024126599A1 (fr) Procédé de préparation d'un empilement en vue d'un collage
WO2023194142A1 (fr) Substrat comprenant des vias et procédés de fabrication associés
EP2884532B1 (fr) Procédé de fabrication d'un organe électriquement conducteur pour composant électronique présentant une extrémité munie d'une cavité