KR100651474B1 - 칩 내장형 인쇄회로기판의 제조방법 - Google Patents

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Abstract

본 발명은 칩 내장형 인쇄회로기판의 제조방법에 관한 것으로, 비관통형의 칩 실장부가 형성된 적층판 상에 칩의 일부를 내장한 후 절연층 및 추가의 적층판을 이용하여 칩의 잔여부를 내장시킴으로써 제조공정 중 칩이 손상될 우려가 적고 테이프 등의 부자재가 필요하지 않은 칩 내장형 인쇄회로기판의 제조방법에 관한 것이다.
칩, 내장형, 인쇄회로기판, 실장부, 비관통형, 전도성 접착 물질

Description

칩 내장형 인쇄회로기판의 제조방법{Manufacturing method of PCB for embedded chip}
도 1a 내지 도 1f은 종래의 일례에 따른 칩 내장형 인쇄회로기판의 제조방법을 도시한 공정도이다.
도 2a 내지 도 2g는 종래의 다른 예에 따른 칩 내장형 인쇄회로기판의 제조방법을 도시한 공정도이다.
도 3은 본 발명의 제1 실시예에 따른 칩 내장형 인쇄회로기판의 제조방법을 도시한 순서도이다.
도 4a 내지 도 4g는 본 발명의 제1 실시예에 따른 칩 내장형 인쇄회로기판의 제조방법을 도시한 공정도이다.
도 5a 내지 도 5c는 본 발명에 따른 칩 실장부 가공방법을 도시한 공정도이다.
도 6a 및 6b는 도 4d의 요부 확대도이다.
도 7은 본 발명의 제2 실시예에 따른 칩 내장형 인쇄회로기판의 제조방법을 도시한 순서도이다.
도 8a 내지 도 8i는 본 발명의 제2 실시예에 따른 칩 내장형 인쇄회로기판의 제조방법을 도시한 공정도이다.
도 9a 및 9b는 도 8d의 요부 확대도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
100, 200 : 제1 절연층 110, 210 : 제1 금속층
115, 215 : 제2 금속층 120, 220 : 적층판
130, 230 : 칩 실장부 140 : 전도성 접착 물질
145, 245 : 충전제 150, 250 : 비전도성 접착 물질
160, 260 : 칩 170, 270 : 제2 절연층
175, 275 : 윈도우 280 : 비아홀
290 : 도금층
본 발명은 칩 내장형 인쇄회로기판의 제조방법에 관한 것으로, 보다 상세하게는 비관통형의 칩 실장부를 이용하여 칩을 내장한 칩 내장형 인쇄회로기판의 제조방법에 관한 것이다.
최근 하나의 전자기기에 많은 기능이 집적되는 경향이 뚜렷해 지면서, 이들 기능을 발휘하는 부품들의 크기와 부피가 크게 줄어들고 있다. 단순히 표면 실장형 부품의 크기를 줄이는 방법은 현재 충분히 소형화되어 있는 부품의 크기에서 더 크기를 줄인다고 해서 그 전체 단위 부품의 크기가 축소되는 효과가 크지는 않아서, 이들 부품을 기판 내부에 넣는 방법을 선행하고 있다.
이러한 방법은 기판 자체의 내층에 예를 들어, 칩이 묻혀 있는 형태로서, 기판 자체의 크기에 관계없이 칩이 인쇄회로기판의 일부분으로 통합되어 있다면, 이것을 "칩 내장형"이라고 하며, 이러한 기판을 칩 내장형 인쇄회로기판(Chip Embedded PCB)이라고 한다.
상술한 칩 내장형 인쇄회로기판의 가장 중요한 특징은 외부에서 제작되어 성능이 확인된 칩을 삽입하는 것이므로, 기판에서 직접 제작하는 것보다 안정된 수율을 유지할 수 있다는 것이다.
도 1a 내지 도 1f는 종래의 칩 내장형 인쇄회로기판의 제조방법의 일례로, 일본특허공개공보 제2004-335641호에 개시되어 있으며, 이를 참조하여 설명하면 다음과 같다.
먼저, 도 1a에 도시된 바와 같이, 제1 시트(sheet)(1)에 칩(2)을 접착한다.
여기서, 제1 시트(1)는 동박층이고, 칩(2)은 접착성 물질(3)을 이용하여 접착될 수 있다.
이후, 도 1b에 도시된 바와 같이, 칩(2)이 접착된 제1 시트(1) 상에 반경화성의 개구부를 갖는 제2 시트(4) 및 도전체(6)가 일면에 적층된 제3 시트(5, 6)를 배열하고, 도 1c에 도시된 바와 같이 적층한다.
제3 시트(5, 6)는 반경화성의 절연재(5)의 일면에 도전체(6)가 형성된 RCC(Resin Coated Copper)인 것이 바람직하다.
다음으로, 도 1d에 도시된 바와 같이, 칩(2)의 전극부 직상에 위치하는 제2 시트(4) 및 제3 시트(5, 6)의 일부를 제거하여 비아홀(7)을 형성한다.
이후, 도 1e에 도시된 바와 같이, 비아홀(7) 내부, 제1 시트(1) 및 제3 시트(5, 6) 상에 동도금층(8)을 형성한다.
마지막으로, 도 1f에 도시된 바와 같이, 동도금층(8) 상에 회로패턴(9)을 형성하여 칩 내장형 인쇄회로기판을 완성한다.
상술한 바와 같은 종래의 칩 내장형 인쇄회로기판의 제조방법에 따르면, 먼저, 동박층인 제1 시트(1) 상에 접착성 물질(3)을 이용하여 표면에 칩(2)을 실장한 후 수많은 공정을 수행하여 제품을 제조함으로써, 실장된 칩(2)의 손상 위험이 높고, 취급이 용이하지 않아 제조의 효율성이 떨어지는 문제점이 있었다.
도 2a 내지 도 2f는 종래의 칩 내장형 인쇄회로기판의 다른 일례로, 국제출원공개공보 WO 03/065778에 개시되어 있으며, 이를 참조하여 설명하면 다음과 같다.
먼저, 도 2a에 도시된 바와 같이, 동박적층판(1, 2) 상에 비아홀(3)을 형성한다.
즉, 동박적층판(1, 2)은 절연재(2)의 양면에 동박(1)이 적층된 형태로, 이후 형성될 회로패턴의 층간 도통을 위하여 비아홀(3)을 형성한다.
이후, 도 2b에 도시된 바와 같이, 비아홀(3)이 형성된 동박적층판(1, 2) 상에 동도금층(4)을 형성한다.
다음으로, 도 2c에 도시된 바와 같이, 동도금층(4) 상에 회로패턴(5)을 형성 한다.
이때, 회로패턴(5)은 동도금층(4)이 내부에 형성된 비아홀(3)에 의해 층간 도통이 될 수 있다.
이후, 도 2d에 도시된 바와 같이, 실장될 칩의 크기에 대응하는 윈도우(6)를 형성하고, 도 2e에 도시된 바와 같이 윈도우(6)의 일면에 테이프(7)를 부착한다.
여기서, 테이프(7)는 이후 실장될 칩을 고정시키기 위한 것으로, 일면의 회로패턴에 상에 부착되어 형성될 수 있다.
다음으로, 도 2f에 도시된 바와 같이, 윈도우(6) 내의 테이프(7) 상에 칩(8)을 실장한다.
이후, 도 2g에 도시된 바와 같이, 윈도우(6)와 칩(8) 사이의 공간을 절연물질(9)로 메우고, 테이프(7)를 제거하여 칩 내장형 인쇄회로기판을 완성한다.
상술한 바와 같은 종래의 칩 내장형 인쇄회로기판은, 상하부가 관통이 된 윈도우(6)를 형성하여 칩(8)을 내장시킴으로써 테이프(7) 등의 부자재를 필요로 하여, 공정의 수는 물론 제품의 비용 증가를 발생시키는 문제점이 있었다.
이처럼, 종래의 칩 내장형 인쇄회로기판의 제조기술들은 칩을 동박층 또는 RCC 상에 먼저 부착하거나, 관통형의 윈도우를 형성한 후 그 속에 칩을 삽입하여 내장시키는 방법이 대부분이어서, 테이프 등의 부자재를 필요로 할 뿐만 아니라 취급상의 어려움이 많고 실장된 칩이 손상될 우려가 발생하는 문제점이 있었다.
본 발명은 상술한 바와 같은 문제를 해결하기 위하여, 칩을 고정시키기 위한 테이프 등의 부자재를 사용하지 않는 칩 내장형 인쇄회로기판의 제조방법을 제공하는 것이다.
또한, 본 발명은 상술한 바와 같은 문제를 해결하기 위하여, 제조공정 중 칩이 손상될 우려가 없고 취급이 용이한 칩 내장형 인쇄회로기판의 제조방법을 제공하는 것이다.
상기 기술적 과제를 해결하기 위하여, 본 발명은, (A) 제1 절연층의 양면에 제1 및 제2 금속층이 적층된 적층판을 제공하는 단계, (B) 상기 제1 절연층 및 상기 제1 금속층을 소정의 영역만큼 제거하여 칩 실장부를 형성하는 단계, (C) 상기 칩 실장부 내에 접착 물질을 도포하고 칩의 일부를 실장하는 단계, (D) 상기 칩의 잔여부가 실장되도록, 상기 칩 실장부에 대응하는 크기의 윈도우가 형성된 제2 절연층 및 상기 (B) 단계의 추가의 적층판을 적층하는 단계, 및 (E) 외부에 노출된 상기 제2 금속층 상에 회로패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법을 제공한다.
본 발명에 따른 칩 내장형 인쇄회로기판의 제조방법에 있어서, (B) 단계는 (B-1) 상기 제1 금속층을 소정의 영역만큼 에칭 공정으로 제거하여 상기 제1 절연층의 일부를 노출시키는 단계, (B-2) 상기 노출된 제1 절연층을 레이저 가공으로 제거하여 칩 실장부를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 칩 내장형 인쇄회로기판의 제조방법에 있어서, 레이저 가공은 임의의 크기를 갖는 레이저 빔으로 1차 가공한 후, 상기 임의의 크기보다 작은 크기를 갖는 레이저 빔으로 2차 가공하는 것을 특징으로 한다.
또한, 본 발명에 따른 칩 내장형 인쇄회로기판의 제조방법에 있어서, 접착 물질은 전도성 접착 물질을 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 칩 내장형 인쇄회로기판의 제조방법에 있어서, 전도성 접착 물질은 실장될 칩의 전극에 대응하는 위치에만 도포된 것을 특징으로 한다.
또한, 본 발명에 따른 칩 내장형 인쇄회로기판의 제조방법에 있어서, (E) 단계 이전에, (F) 상기 칩의 전극이 외부에 노출되도록 비아홀을 형성하는 단계, 및 (G) 상기 비아홀 내부 및 상기 제2 금속층 상에 동도금층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 칩 내장형 인쇄회로기판의 제조방법에 있어서, 접착 물질은 충전제를 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 칩 내장형 인쇄회로기판의 제조방법에 있어서, 충전제는 상기 칩의 강도와 비슷하거나 약한 강도를 갖는 것을 특징으로 한다.
또한, 본 발명에 따른 칩 내장형 인쇄회로기판의 제조방법에 있어서, 제1 및 제2 금속층은 동박인 것을 특징으로 한다.
또한, 본 발명에 따른 칩 내장형 인쇄회로기판의 제조방법에 있어서, 제2 금속층은 동박의 일면에 니켈, 은, 금과 같은 추가의 금속막이 형성된 이중 금속막인 것을 특징으로 한다.
또한, 본 발명에 따른 칩 내장형 인쇄회로기판의 제조방법에 있어서, 제2 절연층은 열전도도가 높은 물질인 것을 특징으로 한다.
또한, 본 발명에 따른 칩 내장형 인쇄회로기판의 제조방법에 있어서, 제2 절연층은 굴곡강도가 높은 물질인 것을 특징으로 한다.
또한, 본 발명에 따른 칩 내장형 인쇄회로기판의 제조방법에 있어서, 제2 절연층은 열팽창계수가 작은 물질인 것을 특징으로 한다.
이하, 첨부된 도면을 통하여 본 발명의 바람직한 실시형태를 설명한다.
여기서, 도 3은 본 발명의 제1 실시예에 따른 칩 내장형 인쇄회로기판의 제조방법을 도시한 순서도이고, 도 4a 내지 도 4g는 본 발명의 제1 실시예에 따른 칩 내장형 인쇄회로기판의 제조방법을 도시한 공정도이다.
먼저, 도 3을 참조하여 본 발명의 제1 실시예에 따른 칩 내장형 인쇄회로기판의 제조방법을 설명하면 다음과 같다.
제1 절연층의 양면에 제1 및 제2 금속층이 적층된 적층판을 제공한다(S100).
여기서, 제1 및 제2 금속층은 동박인 것이 바람직하지만, 이후 실장될 칩이 접착되는 제2 금속층은 동박의 일면에 니켈, 은, 금과 같은 추가의 금속막이 형성된 이중 금속막인 것이 더 바람직하다.
이후, 제1 금속층 및 제1 절연층을 소정의 영역만큼 제거하여 칩 실장부를 형성한다(S110).
먼저, 실장될 칩에 대응하는 크기만큼 제1 금속층의 일부 영역을 제거한 후, 노출된 제1 절연층을 레이저 공정 또는 플라즈마 등으로 제거하여 칩 실장부를 형성한다.
이때, 깊이 조절이 가능한 기계 드릴 또는 라우터 등을 이용하여 제1 금속층 및 제1 절연층을 동시에 제거할 수도 있다.
다음으로, 칩 실장부 내에 전도성 접착 물질을 도포하고, 칩의 일부가 내장되도록 실장한다(S120).
즉, 칩 실장부 내에 실장될 칩의 전극에 대응하는 영역에만 전도성 접착 물질을 도포하고 그 이외에 부분에는 비전도성 접착 물질을 도포하여 칩의 일부만 내장되도록 실장한다.
이후, 칩의 일부가 내장된 적층판 상에 윈도우가 형성된 제2 절연층 및 칩 실장부가 형성된 추가의 적층판을 적층한다(S130).
칩의 크기에 대응하는 윈도우가 형성된 제2 절연층 및 칩 실장부가 형성된 추가의 적층판을 제공하여, 칩의 일부가 내장된 적층판 상부에 배열하고 적층함으로써 칩의 잔여부가 내장되도록 한다.
마지막으로, 외부에 노출된 제2 금속층 상에 회로패턴을 형성한다(S140).
이때, 회로패턴은 전도성 접착 물질을 통하여 칩의 전극과 전기적으로 연결된다.
도 4a 내지 도 4g를 참조하여 본 발명의 제1 실시예에 따른 칩 내장형 인쇄회로기판의 제조방법을 상세하게 설명하면 다음과 같다.
도 4a에 도시된 바와 같이, 제1 절연층(100)의 양면에 제1 및 제2 금속층(110, 115)이 적층된 적층판(120)을 제공한다.
제1 절연층(100)으로 수지에 보강기재가 결합된 경화상태의 물질을 사용할 수 있다.
여기서, 제1 및 제2 금속층(110, 115)은 동박인 것이 바람직하지만, 이후 실장될 칩이 접착되는 제2 금속층(115)은 동박의 일면에 니켈, 은, 금과 같은 추가의 금속막이 형성된 이중 금속막인 것이 더 바람직하다.
추가의 금속막은 이후 도포될 전도성 접착 물질과 동박 간의 합금층이 형성되지 않도록 막아주는 방어막 역할을 할 수 있다.
이후, 도 4b에 도시된 바와 같이, 제1 금속층(110)을 소정의 영역만큼 제거하여 제1 절연층(100)의 일부를 노출시킨다.
실장될 칩의 크기에 대응하는 패턴이 형성된 에칭 레지스트 패턴(미도시)을 이용하여 소정의 영역만큼 제1 금속층(110)을 에칭 공정으로 제거할 수 있다.
여기서, 남아있는 제1 금속층(110)은 기판의 강도를 높여줄 수 있다.
이때, 실시예에 따라 제1 금속층(110) 상에 내부 회로패턴(미도시)을 추가로 형성할 수 있다.
다음으로, 도 4c에 도시된 바와 같이, 노출된 제1 절연층(100)을 제거하여 칩 실장부(130)를 형성한다.
노출된 제1 절연층(100)은 레이저 가공 또는 플라즈마 등을 이용하여 제거할 수 있다.
본 발명의 일실시예에 따라 제1 절연층(100)을 레이저 가공으로 제거하여 칩 실장부(130)를 형성할 경우에는, 먼저, 도 5a에 도시된 바와 같이 임의의 크기(A)를 갖는 레이저 빔을 이용하여 1차 레이저 가공을 하고, 도 5b에 도시된 바와 같이 임의의 크기(A)보다 작은 크기(B)를 갖는 레이저 빔을 이용하여 2차 레이저 가공을 하여 노출된 제1 절연층(100)을 제거하는 것이 바람직하다.
도 5a에 도시된 바와 같이, 임의의 크기를 갖는 원형상의 레이저 빔으로 1차 가공만 하였을 경우에는, 제1 절연층(100)이 완전하게 제거되지 않고 일부 영역(α)들이 남아 있기 때문에, 크기가 다른 레이저 빔을 이용하여 2차 레이저 가공을 추가로 진행하게 되면 도 5c에 도시된 바와 같이 일부 영역(α)들이 완전하게 제거되어 하부에 제2 금속층(115)만 남아있는 칩 실장부(130)을 형성할 수 있다.
실시예에 따라, 도 4b 및 도 4c 공정을 동시에 수행하여 칩 실장부(130)를 형성할 수 있다. 이때, 깊이 조절이 가능한 기계 드릴 또는 라우터를 이용하면 제1 금속층(110) 및 제1 절연층(100)의 소정의 영역을 동시에 제거할 수 있다.
이후, 도 4d에 도시된 바와 같이, 칩 실장부(130)의 하부에 접착 물질(140, 150)을 도포하고 칩(160)의 일부가 내장되도록 실장한다.
실장될 칩의 전극 위치에 대응하는 영역에는 전도성 접착 물질(140)을 도포하고, 그 외의 영역에는 비전도성 접착 물질(150)을 도포한다. 이때, 전도성 접착 물질(140) 및 비전도성 접착 물질(150)은 충진제(145)를 포함하고 있어, 칩이 제2 금속층(115)과 맞닿는 것을 방지해 줄 수 있다. 또한, 충진제(145)는 소정의 크기로 형성되어 제2 금속층(115)과 실장될 칩의 간격을 원하는 만큼 정확하게 유도할 수 있다.
도 6a 및 도 6b는 도 4d의 요부 확대도로서, 이를 참조하여 상세하게 살펴보면 비전도성 및 전도성 접착 물질(140, 150)은 도 6a에 도시된 바와 같이, 실장될 칩의 강도와 비슷하거나 약한 강도를 갖는 소정의 크기의 충진제(145)를 포함하고 있어, 도 6b에 도시된 바와 같이 칩(160)을 실장하여도 칩 실장부(130)의 하부에 직접 닿는 것을 방지하고 원하는 만큼 제2 금속층(115)과 칩(160)의 간격을 유도할 수 있다.
충진제(145)는 무기물, 금속물, 유기물 등의 모든 성분이 가능하지만, 폴리머 재질을 사용하는 것이 바람직하다.
이처럼, 본 발명의 제1 실시예에 따르면, 미관통형의 칩 실장부(130)를 형성하여 칩(160)을 실장함으로써, 종래의 테이프 등과 같은 부자재가 없어도 칩(160)을 쉽게 고정할 수 있는 효과를 가져올 수 있다.
또한, 완전 경화된 상태의 제1 절연층(100), 제1 및 제2 금속층(110, 115)이 포함된 적층판(120) 상에 칩 실장부(130)를 형성하여 칩(160)의 일부만 내장되도록 실장함으로써, 이후 공정을 수행함에 있어 칩의 손상이 적고 취급이 용이한 효과를 가져올 수 있다.
다음으로, 도 4e 및 도 4f에 도시된 바와 같이, 윈도우(175)가 형성된 제2 절연층(170) 및 칩 실장부(130')가 형성된 추가의 적층판(100')을 적층하여 칩(160)의 잔여부가 내장되도록 한다.
이때, 칩(160)의 크기에 대응하는 윈도우(175)가 형성된 제2 절연층(170)은 반 경화상태의 프리프레그(prepreg)가 바람직하다.
실시예에 따라서 제2 절연층(170)을 열전전도가 높은 물질로 형성하여 기판의 방열성을 높이거나, 제2 절연층(170)을 굴곡강도가 높거나, 열팽창계수가 작은 물질로 형성하여 기판의 신뢰성을 높일 수 있다.
추가의 적층판(120')은 칩(160)이 실장되지 않은 도 4d의 적층판(120)과 동일하게 칩(160)에 대응하는 크기를 갖는 칩 실장부(130')가 형성되어 있고, 칩 실장부(130') 내부에는 칩(160)의 전극에 대응하는 영역에 전도성 접착 물질(140')이 도포되고, 그 외의 영역은 비전도성 접착 물질(150')이 도포되어 있어, 칩(160)의 잔여부를 내장시킬 수 있다.
마지막으로, 도 4g에 도시된 바와 같이, 외부에 노출된 제2 금속층(115, 115') 상에 회로패턴을 형성하여 본 발명의 제1 실시예에 따른 칩 내장형 인쇄회로기판을 완성한다.
제2 금속층(115, 115') 상에 형성된 회로패턴은 일례로, 감광성 물질을 이용한 포토리소그래피 공정으로 형성할 수 있고, 칩(160)과는 전도성 접착 물질(140)에 의하여 전기적으로 연결될 수 있다.
이후 실시예에 따라, 회로패턴 상부에 전기적으로 연결된 다수의 회로층 및 다수의 절연층을 추가로 더 적층할 수 있다.
도 7은 본 발명의 제2 실시예에 따른 칩 내장형 인쇄회로기판의 제조방법을 도시한 순서도이고, 도 8a 내지 도 8i는 본 발명의 제2 실시예에 따른 칩 내장형 인쇄회로기판의 제조방법을 도시한 공정도이다.
먼저, 도 7을 참조하여 본 발명의 제2 실시예에 따른 칩 내장형 인쇄회로기판의 제조방법을 설명하면 다음과 같다.
제1 절연층의 양면에 제1 및 제2 금속층이 적층된 적층판을 제공한다(S200).
여기서, 제1 및 제2 금속층은 동박인 것이 바람직하지만, 이후 실장될 칩이 접착되는 제2 금속층은 동박의 일면에 니켈, 은, 금과 같은 추가의 금속막이 형성된 이중 금속막인 것이 더 바람직하다.
이후, 제1 금속층 및 제1 절연층을 소정의 영역만큼 제거하여 칩 실장부를 형성한다(S210).
먼저, 실장될 칩에 대응하는 크기만큼 제1 금속층의 일부 영역을 제거한 후, 노출된 제1 절연층을 레이저 공정 또는 플라즈마 등으로 제거하여 칩 실장부를 형성한다.
이때, 깊이 조절이 가능한 기계 드릴 또는 라우터 등을 이용하여 제1 금속층 및 제1 절연층을 동시에 제거할 수도 있다.
다음으로, 칩 실장부 내에 비전도성 접착 물질을 도포하고, 칩의 일부가 내장되도록 실장한다(S220).
이후, 칩의 일부가 내장된 적층판 상에 윈도우가 형성된 제2 절연층 및 칩 실장부가 형성된 추가의 적층판을 적층한다(S230).
칩의 크기에 대응하는 윈도우가 형성된 제2 절연층 및 칩 실장부가 형성된 추가의 적층판을 제공하여, 칩의 일부가 내장된 적층판 상부에 배열하고 적층하여 칩의 잔여부가 내장되도록 한다.
다음으로, 칩의 전극이 외부에 노출되도록 비아홀을 형성한다(S240).
칩의 전극에 대응하는 제2 금속층의 일부를 제거한 후, 노출된 비전도성 접착 물질 또는 제2 절연층을 레이저 가공하여 비아홀을 형성하고, 비아홀 내부 및 제2 금속층 상에 무전해 동도금 및 전해 동도금을 수행하여 도금층을 형성함으로써 비아홀 내벽에 전도성을 부여한다.
마지막으로, 제2 금속층 상에 회로패턴을 형성한다(S250).
도금층이 형성된 제2 금속층 상에 일례로, 감광성 물질을 이용한 포토리소그래피 공정을 수행하여 회로패턴을 형성할 수 있다.
이때, 회로패턴은 도금층에 의해 전도성이 부여된 비아홀을 통하여 칩의 전극과 전기적으로 연결된다.
도 8a 내지 도 8i를 참조하여 본 발명의 제2 실시예에 따른 칩 내장형 인쇄회로기판의 제조방법을 상세하게 설명하면 다음과 같다.
도 8a에 도시된 바와 같이, 제1 절연층(200)의 양면에 제1 및 제2 금속층(210, 215)이 적층된 적층판(220)을 제공한다.
제1 절연층(200)은 수지에 보강기재가 결합된 경화상태의 물질을 사용할 수 있다.
여기서, 제1 및 제2 금속층(210, 215)은 동박인 것이 바람직하지만, 이후 실장될 칩이 접착되는 제2 금속층(215)은 동박의 일면에 니켈, 은, 금과 같은 추가의 금속막이 형성된 이중 금속막인 것이 더 바람직하다.
추가의 금속막은 이후 도포될 전도성 접착 물질과 동박 간의 합금층이 형성되지 않도록 막어주는 방어막 역할을 할 수 있다.
이후, 도 8b에 도시된 바와 같이, 제1 금속층(210)을 소정의 영역만큼 제거하여 제1 절연층(200)의 일부를 노출시킨다.
실장될 칩의 크기에 대응하는 패턴이 형성된 에칭 레지스트 패턴(미도시)을 이용하여 소정의 영역만큼 제1 금속층(210)을 에칭 공정으로 제거할 수 있다.
여기서, 남아있는 제1 금속층(210)은 기판의 강도를 높여줄 수 있다.
이때, 실시예에 따라 제1 금속층(210) 상에 내부 회로패턴(미도시)을 추가로 형성할 수 있다.
다음으로, 도 8c에 도시된 바와 같이, 노출된 제1 절연층(200)을 제거하여 칩 실장부(230)를 형성한다.
노출된 제1 절연층(200)은 레이저 가공 또는 플라즈마 등을 이용하여 제거할 수 있다.
본 발명의 일실시예에 따라 제1 절연층(200)을 레이저 가공으로 제거하여 칩 실장부(230)를 형성할 경우에는, 도 5a에 도시된 바와 같이 임의의 크기(A)를 갖는 레이저 빔을 이용하여 1차 레이저 가공을 하고, 도 5b에 도시된 바와 같이 임의의 크기(A)보다 작은 크기(B)를 갖는 레이저 빔을 이용하여 2차 레이저 가공을 하여 노출된 제1 절연층(200)을 제거하는 것이 바람직하다.
즉, 도 5a에 도시된 바와 같이 임의의 크기를 갖는 원형상의 레이저 빔으로 1차 가공만 하였을 경우는 제1 절연층(200)이 완전하게 제거되지 않고 일부 영역(α)들이 남아 있기 때문에, 크기가 다른 레이저 빔을 이용하여 2차 레이저 가공을 추가로 진행하게 되면 도 5c에 도시된 바와 같이 일부 영역(α)들이 완전하게 제거되어 하부에 제2 금속층(215)만 남아있는 칩 실장부(230)을 형성할 수 있다.
실시예에 따라, 도 8b 및 도 8c 공정을 동시에 수행하여 칩 실장부(230)를 형성할 수 있다. 이때, 깊이 조절이 가능한 기계 드릴 또는 라우터를 이용하면 제1 금속층(210) 및 제1 절연층(200)의 소정의 영역을 동시에 제거할 수 있다.
이후, 도 8d에 도시된 바와 같이, 칩 실장부(230)의 하부에 비전도성 접착 물질(250)을 도포하고 칩(260)의 일부가 내장되도록 실장한다.
이때, 비전도성 접착 물질(250)은 충진제(245)를 포함하고 있어, 칩이 제2 금속층(215)과 맞닿는 것을 방지해 줄 수 있다. 또한, 충진제(245)는 소정의 크기로 형성되어 제2 금속층(215)과 실장될 칩의 간격을 원하는 만큼 정확하게 유도할 수 있다.
도 9a 및 도 9b는 도 8d의 요부 확대도로서, 이를 참조하여 상세하게 살펴보면 비전도성 접착 물질(250)은 도 9a에 도시된 바와 같이, 실장될 칩의 강도와 비슷하거나 약한 강도를 갖는 소정의 크기의 충진제(245)를 포함하고 있어, 도 9b에 도시된 바와 같이 칩(260)을 실장하여도 칩 실장부(230)의 하부에 직접 닿는 것을 방지하고 원하는 만큼 제2 금속층(215)과 칩(260)의 간격을 유도할 수 있다.
이때, 충진제(245)는 무기물, 금속물, 유기물 등의 모든 성분이 가능하지만, 폴리머 재질을 사용하는 것이 바람직하다.
이처럼, 본 발명의 제2 실시예에 따르면, 미관통형의 칩 실장부(230)를 형성하여 칩(260)의 일부만 내장되도록 실장함으로써, 종래의 테이프 등과 같은 부자재가 없어도 칩(260)을 쉽게 고정할 수 있는 효과를 가져올 수 있다.
또한, 완전 경화된 상태의 제1 절연층(200), 제1 및 제2 금속층(210, 215)이 포함된 적층판(220) 상에 칩 실장부(230)를 형성하여 칩(260)의 일부만 내장되도록 실장함으로써, 이후 공정을 수행함에 있어 칩의 손상이 적고 취급이 용이한 효과를 가져올 수 있다.
다음으로, 도 8e 및 도 8f에 도시된 바와 같이, 윈도우(275)가 형성된 제2 절연층(270) 및 칩 실장부(230')가 형성된 추가의 적층판(200')을 적층하여 칩(260)의 잔여부가 내장되도록 한다.
이때, 칩(260)의 크기에 대응하는 윈도우(275)가 형성된 제2 절연층(270)은 반 경화상태의 프리프레그(prepreg)가 바람직하다.
실시예에 따라서 제2 절연층(270)을 열전전도가 높은 물질로 형성하여 기판의 방열성을 높이거나, 제2 절연층(270)을 굴곡강도가 높거나, 열팽창계수가 작은 물질로 형성하여 기판의 신뢰성을 높일 수 있다.
추가의 적층판(220')은 도 8c의 적층판(220)과 동일하게 칩(260)에 대응하는 크기를 갖는 칩 실장부(230')가 형성되어 있어 칩(260)의 잔여부를 내장시킬 수 있다.
이후, 도 8g에 도시된 바와 같이, 칩(260)의 전극이 노출되도록 제2 금속층(215) 상에 비아홀(280)을 형성한다.
비아홀(280)은 이후 제2 금속층(215, 215') 상에 형성될 회로패턴과 칩(260)을 전기적으로 연결하기 위한 것으로 먼저, 칩(260)의 전극과 대응하는 제2 금속층(215, 215')의 일부를 에칭공정으로 제거한 후, YAG 레이저(Yttrium Aluminum Garnet laser) 또는 이산화탄소 레이저(CO2 laser) 등을 사용하여 칩(260)의 전극을 노출시키게 된다.
다음으로, 도 8h에 도시된 바와 같이, 비아홀(280) 및 제2 금속층(215, 215') 상에 도금층(290)을 형성한다.
비아홀(280) 내부는 비전도성 접착 필름(250) 또는 제2 절연층(270)으로 형성되어 있으므로, 도금층(290)을 형성하여 전도성을 부여할 수 있다.
여기서, 도금층(290)은 화학동도금인 무전해 동도금을 수행한 후, 전기분해에 의한 전해 동도금을 수행하여 형성된다.
이때, 본 발명의 일실시예에 따라 비아홀(280)의 내부가 도금층(290)에 의해 메워졌지만, 실시예에 따라 비아홀(280)의 내부가 도금층(290)에 의해 얇게 막으로 형성되거나, 도전성 페이스트로 충진되어 전도성을 가질 수 있다.
마지막으로, 도 8i에 도시된 바와 같이, 도금층(290)이 형성된 제2 금속층(215, 215') 상에 회로패턴을 형성하여 본 발명의 제2 실시예에 따른 칩 내장형 인쇄회로기판을 완성한다.
회로패턴은 일례로, 감광성 물질을 이용한 포토리소그래피 공정으로 형성될 있고, 칩(260)의 전극 상에 형성되어 도금층(290)에 의해 전도성이 부여된 비아홀(280)에 의해 칩(260)과 전기적으로 연결될 수 있다.
이후, 실시예에 따라, 회로패턴과 전기적으로 연결된 다수의 회로층 및 다수의 절연층을 추가로 더 적층할 수 있다.
이상에서 기술한 바와 같이, 본 발명은 특정 실시예를 통하여 설명되었으나, 본 발명의 범위가 상기 실시예로 한정되는 것이 아니며 본 발명의 범위 내에서 다양한 변형이 가능하다. 본 발명의 범위는 이하의 특허청구범위의 해석에 의해서만 한정된다.
본 발명의 칩 내장형 인쇄회로기판의 제조방법에 따르면, 칩을 고정시키기 위한 테이프 등의 부자재를 사용하지 않고 비관통형의 칩 실장부를 형성하여 칩을 내장시킴으로써 공정을 단순화하고 제조 단가를 감소시킬 수 있다.
또한, 본 발명의 칩 내장형 인쇄회로기판의 제조방법에 따르면, 칩의 일부만 노출되도록 실장한 후 이후 공정을 수행함으로써 제조공정 중 칩이 손상될 우려가 없고 취급이 용이할 수 있다.

Claims (13)

  1. (A) 제1 절연층의 양면에 제1 및 제2 금속층이 적층된 적층판을 제공하는 단계;
    (B) 상기 제1 절연층 및 상기 제1 금속층을 소정의 영역만큼 제거하여 칩 실장부를 형성하는 단계;
    (C) 상기 칩 실장부 내에 접착 물질을 도포하고 칩의 일부가 내장되도록 실장하는 단계;
    (D) 상기 칩의 잔여부가 내장되도록, 상기 칩에 대응하는 크기의 윈도우가 형성된 제2 절연층 및 상기 (B) 단계의 추가의 적층판을 적층하는 단계; 및
    (E) 외부에 노출된 상기 제2 금속층 상에 회로패턴을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.
  2. 제1항에 있어서, 상기 (B) 단계는
    (B-1) 상기 제1 금속층을 소정의 영역만큼 에칭 공정으로 제거하여 상기 제1 절연층의 일부를 노출시키는 단계; 및
    (B-2) 상기 노출된 제1 절연층을 레이저 가공으로 제거하여 칩 실장부를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.
  3. 제2항에 있어서, 상기 레이저 가공은 임의의 크기를 갖는 레이저 빔으로 1차 가공한 후, 상기 임의의 크기보다 작은 크기를 갖는 레이저 빔으로 2차 가공하는 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.
  4. 제1항에 있어서, 상기 접착 물질은 전도성 접착 물질을 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.
  5. 제4항에 있어서, 상기 전도성 접착 물질은 실장될 칩의 전극에 대응하는 위치에만 도포된 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.
  6. 제1항에 있어서, 상기 (E) 단계 이전에,
    (F) 상기 칩의 전극이 외부에 노출되도록 비아홀을 형성하는 단계; 및
    (G) 상기 비아홀 내부 및 상기 제2 금속층 상에 동도금층을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.
  7. 제1항에 있어서, 상기 접착 물질은 충전제를 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.
  8. 제7항에 있어서, 상기 충전제는 상기 칩의 강도와 비슷하거나 약한 강도를 갖는 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.
  9. 제1항에 있어서, 상기 제1 및 제2 금속층은 동박인 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.
  10. 제1항에 있어서, 상기 제2 금속층은 동박의 일면에 니켈, 은, 금과 같은 추가의 금속막이 형성된 이중 금속막인 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.
  11. 제1항에 있어서, 상기 제2 절연층은 열전도도가 높은 물질인 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.
  12. 제1항에 있어서, 상기 제2 절연층은 굴곡강도가 높은 물질인 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.
  13. 제1항에 있어서, 상기 제2 절연층은 열팽창계수가 작은 물질인 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.
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