JP2016111350A - 電子パッケージとその作製方法および使用方法 - Google Patents

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conformal
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conformal masking
masking layer
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スコット・スミス
Smith Scott
クリストファー・ジェームズ・カプスタ
Christopher James Kapusta
グレン・アラン・フォアマン
Glenn Alan Forman
エリック・パトリック・デイビス
Patrick Davis Eric
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General Electric Co
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General Electric Co
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Abstract

【課題】電子パッケージおよびその作製方法を提供する。【解決手段】電子パッケージは、誘電体層と、誘電体層の少なくとも一部に配置されたコンフォーマルマスキング層を含んでいる。電子パッケージは、コンフォーマルマスキング層の少なくとも一部に配置された配線層と、コンフォーマルマスキング層および配線層に少なくとも部分的に配置されたマイクロビアをさらに含んでいる。さらに、配線層の少なくとも一部は、マイクロビアの少なくとも一部にコンフォーマル導電層を形成している。また、コンフォーマルマスキング層は、マイクロビアのサイズを画定するように構成されている。電子パッケージは、マイクロビアに作動式に結合された半導体ダイをさらに含んでいる。【選択図】図１

Description

本明細書の実施形態は、電子パッケージに関し、より詳細には、電子パッケージ内のマイクロビアおよび接続部を形成することに関する。
電子装置の分野における技術の進歩は近年、大きな成長を経験している。例えば、携帯電話が小型化かつ軽量化されてきている一方で、その機能や性能が同時に拡張している。このため、このような装置に見られる電気部品の複雑さや操作が増加し、このような部品のために利用可能なスペースの量が減少した。いくつかの課題は、このような電気部品の複雑さの増加および利用可能なスペースの量の減少に起因する。例えば、スペースの制限に基づいて、回路基板が、基板のための配線密度を所望の量以下に制約および制限することができる程度に小型化されている。集積回路がますます小さくなり、さらに優れた動作性能を有するため、集積回路（ＩＣ）パッケージングのためのパッケージング技術が、リード付きパッケージングからラミネートベースのボールグリッドアレイ（ＢＧＡ）パッケージングに、そして、最終的にはチップスケールパッケージ（ＣＳＰ）に相応に発展した。ＩＣチップパッケージング技術の進歩は、より良い性能、さらなる小型化、および高い信頼性を実現するための増大するニーズにより駆り立てられる。新しいパッケージング技術は、経済的な規模を可能にするような大規模製造の目的でのバッチ生産の可能性をさらに提供する必要がある。
さらに、ＩＣパッケージの小型化および複雑さのために、ＩＣパッケージを作製するためのプロセスは、一般に高価であり、時間がかかる。また、所望の両面入力／出力（Ｉ／Ｏ）システムを作成するための付加的な再分配層の使用は、処理工程の数を増加させ、さらに製造プロセスのコストと複雑さを増大させる。また、装置ごとのＩ／Ｏを増加させると、配線密度および装置ごとに必要されるビアの数が増加する。
米国特許第８６５３６７０号明細書
本明細書の態様によれば、電子パッケージが提供されている。電子パッケージは、誘電体層と、誘電体層の少なくとも一部に配置されたコンフォーマルマスキング層を含んでいる。電子パッケージは、コンフォーマルマスキング層の少なくとも一部に配置された配線層と、コンフォーマルマスキング層および配線層に少なくとも部分的に配置されたマイクロビアをさらに含んでいる。さらに、配線層の少なくとも一部は、マイクロビアの少なくとも一部にコンフォーマル導電層を形成している。また、コンフォーマルマスキング層は、マイクロビアのサイズを画定するように構成されている。電子パッケージは、マイクロビアに作動式に結合された半導体ダイをさらに含んでいる。
本明細書の別の態様によれば、電子パッケージを有する電子システムが提供されている。電子パッケージは、誘電体層、誘電体層の少なくとも一部に配置されたコンフォーマルマスキング層、およびコンフォーマルマスキング層の少なくとも一部に配置された配線層を含んでいる。また、電子パッケージは、コンフォーマルマスキング層および配線層に少なくとも部分的に配置された複数のマイクロビアを含んでいる。さらに、配線層の少なくとも一部は、複数のマイクロビアのうちのマイクロビアの少なくとも一部にコンフォーマル導電層を形成している。電子システムは、複数の半導体ダイをさらに含み、複数の半導体ダイのうちの１つまたは複数の半導体ダイは、複数のマイクロビアのうちの対応するマイクロビアに結合されている。
本明細書のさらに別の態様によれば、電子パッケージを作製する方法が提供されている。方法は、処理フレームに配置された誘電体層を設けるステップを含み、この誘電体層は、第１側面および第２側面を含んでいる。また、方法は、誘電体層の第２側面に配置されたコンフォーマルマスキング層を設けるステップを含み、このコンフォーマルマスキング層は、１つまたは複数のマイクロビアに対応する１つまたは複数のパターンを含んでいる。さらに、方法は、半導体ダイが１つまたは複数のパターンと位置合わせされるように、誘電体層の第１側面の一部に半導体ダイを結合させるステップを含んでいる。また、方法は、コンフォーマルマスキング層の１つまたは複数のパターンに対応する誘電体層の部分を選択的に除去するステップを含んでいる。さらに、方法は、１つまたは複数のマイクロビアを形成するために、１つまたは複数のマイクロビアに対応する１つまたは複数のパターンの少なくとも一部にコンフォーマル導電層を配置するステップを含み、このコンフォーマルマスキング層は、１つまたは複数のマイクロビアのサイズを画定するように構成されている。また、方法は、１つまたは複数のマイクロビアを形成するために、誘電体層の部分を選択的に除去するステップをさらに含んでいる。
図面全体にわたり同じ符号が同じ部分を表している添付の図面を参照して、以下の詳細な説明を読むと、本開示のこれらおよび他の特徴、態様、および利点がより理解されよう。
本明細書の態様による、マイクロビアを有する電子パッケージを作製する例示的な方法に含まれる工程の概略図である。 本明細書の態様による、マイクロビアを有する電子パッケージを作製する例示的な方法に含まれる別の工程の概略図である。 本明細書の態様による、マイクロビアを有する電子パッケージを作製する例示的な方法に含まれるさらに別の工程の概略図である。 本明細書の態様による、マイクロビアを有する電子パッケージを作製する例示的な方法に含まれるさらに別の工程の概略図である。 本明細書の態様による、マイクロビアを有する電子パッケージを作製する例示的な方法に含まれるさらに別の工程の概略図である。 本明細書の態様による、マイクロビアを有する電子パッケージを作製する例示的な方法に含まれるさらに別の工程の概略図である。 本明細書の態様による、マイクロビアを有する電子パッケージを作製する例示的な方法に含まれるさらに別の工程の概略図である。 本明細書の態様による、マイクロビアを有する電子パッケージを作製する例示的な方法に含まれるさらに別の工程の概略図である。 本明細書の態様による、マイクロビアを有する電子パッケージを作製する例示的な方法に含まれるさらに別の工程の概略図である。 本明細書の態様による、電子パッケージに用いられるマイクロビアの上面図であり、マイクロビアは、図１から図９に示す方法を使用して製造されている。 本明細書の態様による、図１０の電子パッケージにおける電気配線の上面図である。 本明細書の態様による、マイクロビアを有する例示的な電子パッケージの一部の断面図である。 本明細書の態様による、複数のダイを有する電子システムの一部の断面図である。
本明細書の実施形態は、コンフォーマルマスキング層を有する電子パッケージおよびその作製方法に関するものである。特定の実施形態では、電子パッケージのコンフォーマルマスキング層の少なくとも一部は、電子パッケージ内に存在する１つまたは複数のマイクロビアの少なくとも一部に適合する。さらに、コンフォーマルマスキング層を、導電性材料から作製し、電子パッケージの電子回路または熱経路の一部を形成するように構成することができる。コンフォーマルマスキング層がビアサイズを画定した後、コンフォーマルマスキング層を、他の構造を形成するために、電子パッケージに統合することができる。一例として、コンフォーマルマスキング層を、接地プレーン、電源、信号源、シールド層、またはこれらの組合せとして機能するように構成することができる。コンフォーマルマスキング層がシールド層として機能するように構成されている例では、コンフォーマルマスキング層は、無線周波数および／または電磁放射の少なくとも一部に対して、ローカライズされたシールドを提供するように構成され得る。
特定の実施形態では、電子パッケージを、１つまたは複数の電子部品に１つまたは複数の半導体装置（半導体ダイなど）を結合させるために使用することができる。一例では、電子パッケージを、プリント回路基板（ＰＣＢ）と他の電子部品との間の電気接続を提供するために、プリント回路基板に容易に結合させることができる。一実施形態では、電子パッケージを、マイクロビアの小さなサイズおよびピッチによって、高密度の電気接続を提供するために使用することができる。特定の実施形態において、マイクロビアの平均直径は約５ミクロン〜約５０ミクロンの範囲であってもよい。特定の他の実施形態において、マイクロビアの平均直径は約５ミクロン〜約２５ミクロンの範囲であってもよく、または約１０ミクロン〜約５０ミクロンであってもよい。さらに、いくつかの実施形態では、隣接して配置された２つのマイクロビア間の平均ピッチは、約１０ミクロン〜約１００ミクロンの範囲であってもよい。さらに、一実施形態では、マイクロビアは、スルーマイクロビアまたはブラインドマイクロビアであってもよい。本明細書で使用される場合、用語「スルーマイクロビア」は、層を通過し、底端部を有していないマイクロビアを指すために使用される。また、本明細書で使用される場合、用語「ブラインドマイクロビア」は、隣接して配置された層または下層もしくは集積回路（ＩＣ）パッドと電気的に接触している、底端部を有するマイクロビアを指すために使用される。一実施形態では、マイクロビアは、半導体装置の対応するパッドとマイクロビアとの間に配置された任意の壁または層を有していなくてもよい。いくつかの実施形態では、マイクロビアは、線形配置、配列、または任意の他の幾何学的もしくは非幾何学的配置に配置されてもよい。特定の実施形態では、マイクロビアを用いた電子パッケージは、例えば、ワイヤボンディング、フリップチップ技術、および電子パッケージに半導体ダイの電子入力／出力（Ｉ／Ｏ）パッドを接続する他の方法である、従来のダイボンディング技術と互換性があってもよいが、これらに限定されるものではない。
図１から図９は、本明細書の態様による、コンフォーマルマスキング層を有する電子パッケージを作製する方法の工程を示す概略図である。図１は、処理フレーム１０４に配置された高密度電子パッケージ（図１に不図示）の誘電体または誘電体層１０２の概略図１００である。また、いくつかの実施形態では、誘電体層１０２を、可撓性であるポリマー材料から作製することができる。一実施形態では、誘電体層１０２を、例えば、ポリイミドまたはポリイミドベースの材料である誘電材料で形成することができるが、これらに限定されるものではない。特定の例では、誘電体層１０２を、カプトン（登録商標）から作製することができる。特定の実施形態では、誘電体層１０２は、例えば、約２５ミクロンの厚さを有していてもよい。また、処理フレーム１０４を、アルミニウム、銅、セラミック‐金属複合材料、ニッケル、銀、ステンレス鋼、または他の適切な材料などの導電性材料、またはこれらの組み合わせで作製することができる。一例では、処理フレーム１０４を、コバール（登録商標）から作製することができる。また、処理フレーム１０４は、得られた回路または電子パッケージの一部を形成してもしなくてもよい。
必要に応じて、図２の概略図２００に示すように、接着材料の層（不図示）は、誘電体層１０２の第１側面１０８の少なくとも一部に適用されてもよい。また、接地層１０９を、誘電体層１０２の第２側面１１０に配置することができる。接地層１０９を、導電層から作製することができる。非限定的な例では、接地層１０９は、銅から作製されてもよい。また、接地層１０９は、パターン形成された層であってもよい。さらに、いくつかの実施形態では、同一または異なる接着剤の別の層が、接地層１０９および／または誘電体層１０２の第２側面１１０の露出部分に適用されてもよい。一例では、接着層を、非導電性エポキシ樹脂から作製することができる。接地層１０９は、誘電体層１０２にコンフォーマルマスキング層を形成する前または形成した後に配置されてもよいことに留意されたい。
また、コンフォーマルマスキング層１１２（図４参照）を、誘電体層１０２の第１側面１０８に配置することができる。代替的に、接着層が誘電体層１０２に配置されている例では、コンフォーマルマスキング層１１２は、接着層上に配置されていてもよい。さらに、コンフォーマルマスキング層１１２は、接着層の硬化後に接着層上に配置されてもよい。以下の説明は、コンフォーマルマスキング層１１２が誘電体層１０２上に直接配置されている例を指している。特定の実施形態では、誘電体層１０２の少なくとも一部にコンフォーマルマスキング層１１２の材料の層１１３を最初に配置することにより、コンフォーマルマスキング層１１２を誘電体層１０２上に配置することができる。その後、コンフォーマルマスキング層１１２の材料の層１１３を、コンフォーマルマスキング層１１２を形成するために処理することができる。一例では、層１１３を、層１１３の部分を選択的に除去してコンフォーマルマスキング層１１２を形成するためにパターン形成することができる。さらに、パターンは、例えば、リソグラフィ、レーザエッチングなどのエッチング、またはその両方の技術を用いて層１１３に形成され得るが、これらに限定されるものではない。図示されていないが、コンフォーマルマスキング層１１２は、誘電体層１０２の第１側面１０８および第２側面１１０の両方に配置されてもよいことに留意されたい。特定の実施形態では、コンフォーマルマスキング層１１２の材料の層１１３を、例えば、コーティング、電気めっき、スパッタリング、溶射、金属被覆、蒸気蒸着、ペースト化、ディップコーティング、またはこれらの組み合わせの技術を用いることにより、誘電体層１０２の一部に溶着させることができるが、これらに限定されるものではない。非限定的な例のコンフォーマルマスキング層１１２の材料は、例えば、銅、銀、アルミニウム、ニッケル、クロム、チタン、タンタル、またはこれらの組み合わせの１つまたは複数の導電性材料を含み得るが、これらに限定されるものではない。
次に、図３の概略図３００を参照すると、層１１３および誘電体層１０２にマイクロビア１２２（図９参照）の少なくとも一部を形成するために層１１３をパターン形成することにより、層１１３をコンフォーマルマスキング層１１２（図４参照）に変換することができる。層１１３にマイクロビア１２２に対応するパターンを形成するために、パターン１１６を有するレジスト層１１４を設けることができる。一実施形態では、層１１３上にレジスト層１１４を配置することによって、レジスト層１１４を層１１３上に設けることができ、ここで、レジスト層１１４はパターン１１６を含んでいる。また、レジスト層１１４を、溶射、塗装、物理蒸着、化学蒸着、スパッタリング法、ディップコーティング等の公知の溶着技術を用いて溶着させることができる。さらに、パターン１１６が、層１１３および誘電体層１０２に形成されることが意図されているマイクロビアのパターンに類似しているように、レジスト層１１４はパターン１１６を含むことができる。特に、レジスト層１１４のパターン１１６は、電子パッケージ９００（図９参照）のような得られた電子パッケージにおいて望ましいマイクロビア１２２の配置およびサイズに対応することができる。一実施形態では、レジスト層１１４のパターン１１６を層１１３に変換するために、フォトリソグラフィ中に、フォトレジストマスクとして作用するようにレジスト層１１４を構成することができる。
次に、図４の概略図４００に示すように、層１１３を、エッチングを用いて、レジスト層１１４を利用してパターン形成することができる。したがって、層１１３にパターン１１７を形成するために、レジスト層１１４のパターン１１６に対応する層１１３の少なくとも一部を、選択的に除去することができる。パターン１１７を有するこの層１１３は、コンフォーマルマスキング層１１２と呼ばれる。さらに、パターン１１７は、コンフォーマルマスキング層１１２および誘電体層１０２に形成されたマイクロビアの一部を構成している。また、図５の概略図５００に示すように、層１１３パターン１１７を形成した後に、レジスト層１１４を除去することができる。一例では、レジスト層１１４を、ドライまたはウェットエッチングにより除去することができる。
また、図６の概略図６００に示すように、半導体ダイ１１８の活性表面１２０内に取り付けられるか、または含まれる複数のコンタクトノードまたはパッド（不図示）を有する半導体ダイ１１８を、誘電体層１０２の第２側面１１０に結合または取り付けすることができる。特に、半導体ダイ１１８を、パターン１１７を有する誘電体層１０２の一部に取り付けることができる。例として、図６に示すように、半導体ダイ１１８は、コンフォーマルマスキング層１１２に形成されたパターン１１７に位置合わせされる。いくつかの実施形態では、半導体ダイ１１８は、半導体ダイ１１８と誘電体層１０２との間に配置された接着層を用いて誘電体層１０２に結合されてもよい。
図６から図９は、誘電体層１０２に結合されているものとして半導体ダイ１１８を示しているが、能動的または受動的な電子装置などの半導体ダイ１１８以外の他の電子部品を、誘電体層１０２および／または接地層１０９の一部に取り付けできることも想定される。また、図６から図９は、単一のダイに関して説明されているが、ただし、本明細書の方法は、ダイのアレイを含む複数のダイを結合させるように拡張されてもよく、ここで、ダイのアレイのうちの１つまたは複数のダイは、電子パッケージ内の各マイクロビアに結合されてもよい。したがって、図示されていないが、多種部品のモジュールまたは層を形成することができるように、複数のこのような電子部品を誘電体層１０２に取り付けできることが企図されている。さらに、複数のダイが使用される実施形態では、マイクロビアと半導体ダイとの間の電気接続のために、ダイのコンタクトパッドを、将来のマイクロビア配置の位置を代表するパターン１１７に位置合わせすることができる。
特定用途向け集積回路チップ（ＡＳＩＣ）のような半導体ダイのコストおよび複雑さが増すにつれて、これらの装置のためのパッケージングを設計、限定、および作製するコストにおいて対応する増加があることを理解されたい。好適には、本明細書の方法は、コンフォーマルマスキング層１１２のパターン１１７のための準備が、半導体ダイ１１８を誘電体層１０２に結合させる前に形成されることを可能にする。したがって、この方法は、欠陥または損傷のあるパターン１１７および／または誘電体層１０２内の事前にパターン形成された他の配線接続部の試験を容易にする。一実施形態では、パターン１１７を、当業者に周知の自動試験機およびプロービング装置を用いた目視検査または自動化された方法を用いて試験することができる。一例では、コンフォーマルマスキング層１１２および配線層１３６（図９参照）を検査することによって、パターン１１７を試験することができる。いくつかの実施形態では、欠陥または損傷のあるマイクロビアのパターン１１７が識別されると、識別された欠陥または損傷のあるパターン１１７のマイクロビアは、半導体ダイ１１８のような半導体ダイと結合されることを免れることができ、このため、高価な半導体ダイが不良マイクロビアに接続されることに因り、作動不能になることを防ぐ。
また、図７の概略図に示すように、半導体ダイ１１８を誘電体層１０２の第２側面１１０に結合後、誘電体層１０２の選択部分１２１（図６参照）を除去することができる。特に、パターン１１７を拡張して、マイクロビア１２２（図８参照）を形成するために、選択部分１２１を除去することができる。一実施形態では、誘電体層１０２の部分１２１を、ドライエッチング、ウェットエッチング、アブレーション、溶解、穿孔、レーザアブレーション、またはこれらの組み合わせを用いて除去することができる。さらに、誘電体層１０２の選択部分１２１と共に、誘電体層の側面１０８および１１０の片側または両側の接着層が除去されてもよいことに留意されたい。
誘電体層１０２のレーザアブレーションの場合に、パターン形成ビーム（図７に不図示）が、誘電体層１０２および接着層（不図示）の決定部分を除去して、コンフォーマルマスキング層１１２に形成されたパターン１１７（図５参照）に対応する誘電体層１０２にパターンを形成するために使用され得る。さらに、レーザアブレーションの場合に、誘電体層１０２の部分１２１を、パターン形成ビームを用いて除去することができる。コンフォーマルマスキング層１１２は、マイクロビアのサイズを画定するように構成されていることに留意されたい。特に、マイクロビアのサイズを、コンフォーマルマスキング層１１２に形成されたパターン１１７によって画定することができる。一実施形態では、パターン形成ビームは、レーザビームを含んでもよい。例示的な実施形態では、パターン形成ビームのサイズは、誘電体層１０２に形成されるマイクロビアのサイズより大きいか、または等しくてもよい。パターン形成ビームのサイズがマイクロビア１２２のサイズよりも大きい実施形態では、コンフォーマルマスキング層１１２の存在は、マイクロビア１２２（図８参照）の所望のサイズに対応したパターン形成ビームの一部のみが誘電体層１０２に入射することを可能にする。さらに、層１１２のパターン１１７に対応するパターン１２１が形成された後、レーザアブレーションは、半導体ダイ１１８で、または誘電体層１０２と半導体ダイ１１８との間に配置された接着層（あるいは接地層１０９で）で停止してもよい。一実施形態では、コンフォーマルマスキング層の材料の層１１３の厚さを、層１１３が望ましくない分解を受けることなく、パターン形成ビームのエネルギーに耐えるように構成されているようにすることができる。特定の実施形態では、マイクロビア１２２は、半導体ダイ１１８とチップなどの電子部品との間に電気接続を提供するように構成されたブラインドマイクロビアであってもよく、ここで、半導体ダイ１１８およびチップは、電子パッケージ９００（図９参照）を使用して結合されている。本明細書の方法は、一般にレーザパターン形成を用いて形成されるビアよりもサイズが比較的小さい、マイクロビア１２２のようなマイクロビアを形成することを可能にすることに留意されたい。特に、マイクロビア１２２のサイズは、マイクロビア１２２を形成するために使用されるパターン形成ビームのサイズよりもさらに小さくてもよい。好適には、コンフォーマルマスキング層１１２の材料が少なくとも一部のパターン形成ビームを遮断するように構成されているため、マイクロビア１２２の小型化が可能であり、これにより、コンフォーマルマスキング層１１２の材料の下に配置された誘電体層１０２の部分の除去を防ぐ。したがって、マイクロビア１２２のサイズは、コンフォーマルマスキング層１１２に存在するパターン１１７のサイズによって決定されるものであり、誘電体層１０２の材料を選択的に除去して形成するために使用されるパターン形成ビームまたはレーザビームのサイズによって決定されるものではない。
また、図８の概略図８００に示すように、コンフォーマル導電層１３０を、コンフォーマルマスキング層１１２の少なくとも一部および少なくともマイクロビア１２２に溶着させることができる。コンフォーマル導電層１３０を、コンフォーマルな方法でマイクロビア１２２に配置することができる。符号１３１は、電子パッケージ８００（図８参照）の一部の拡大図を指すものであり、より明確には、少なくともマイクロビア１２２にコンフォーマル導電層１３０のコンフォーマルな性質を示す。コンフォーマル導電層１３０を有するマイクロビア１２２は、マイクロビア１２２と呼ばれる。さらに、コンフォーマル導電層１３０は、マイクロビア１２２と半導体ダイ１１８との間の電気通信を提供する。コンフォーマル導電層１３０は、電気的および熱的な導電性材料を含むことができ、例示的な実施形態によれば、銅、銀、またはニッケルなどの金属材料で形成され得る。また、一実施形態では、コンフォーマル導電層１３０は、単層または層の組合せを含むことができる。さらに、複合材料がコンフォーマル導電層１３０を形成するために使用され得ることも想定される。いくつかの実施形態では、金属含浸エポキシまたは金属充填塗料が、コンフォーマル導電層として使用されてもよい。いくつかの他の実施形態では、コンフォーマル導電層１３０を、スパッタリング、電気めっき、無電解めっき、またはこれらの組み合わせを用いて溶着させることができる。
必要に応じて、いくつかの実施形態では、コンフォーマル導電層１３０を溶着させる前に、追加の電気接続層を、マイクロビア１２２に対応する半導体ダイ１１８の部分に溶着させてもよい。非限定的な例のコンフォーマル導電層１３０の材料は、チタン、チタン‐タングステン、クロム、またはこれらの組合せを含んでもよい。また、同じまたは異なる実施形態では、コンフォーマル導電層１３０に加えて、追加の層を必要に応じて溶着させてもよい。
図９は、電子パッケージ９００の概略図である。図９に示すように、例えばコンフォーマル導電層１３０の配置１３４にある部分である、選択された部分を、コンフォーマルマスキング層１１２の少なくとも一部に配線層１３６を形成するために除去することができる。また、隣接して配置されたコンフォーマルマスキング層１１２の対応する部分を、配線のためのトレースを分離するために除去することもできる。このようにして形成された配線層１３６は、電子パッケージ９００の他の部品または半導体ダイ１１８、および／またはチップ（図９に不図示）にマイクロビア１２２を接続するトレースを含むことができる。コンフォーマルマスキング層１１２および配線層１３６は、共にチップおよび／または電子パッケージ９００の部品間の電気接続を提供する。配線層１３６は、マイクロビア１２２とコンフォーマルマスキング層１１２との間の電気接続を提供することに留意されたい。コンフォーマルマスキング層１１２および配線層１３６は、共に電子パッケージ９００のための配線接続部１３８を形成する。また、配線層１３６を、チタン、銅、ニッケル、金、クロム、アルミニウム、チタン‐タングステン、またはこれらの組み合わせのうちの１つまたは複数で形成することができる。
また、電子パッケージ９００の１つまたは複数の層の少なくとも一部を除去することを伴う任意の工程の後に、１つまたは複数の洗浄工程が導入されてもよい。一例として、洗浄工程は、図３で示されている工程の後に実行されてもよく、ここで、コンフォーマルマスキング層１１２の材料の層１１３の部分（図６から図９参照）が除去される。同様に、洗浄工程またはエッチング工程が、少なくとも図４、図５、図７および図９に示されている工程の後に、行われてもよい。このような洗浄工程は、電子パッケージ９００を形成するように構成された積層体から任意の余分な材料を除去するために行われてもよい。追加の洗浄工程を行うこともできることに留意されたい。一例として、洗浄工程は、コンフォーマル導電層１３０を溶着させる前に、マイクロビア１２２の内部、マイクロビア１２２の外部、またはその両方に配置されたコンフォーマルマスキング層１１２の表面の少なくとも一部を洗浄するために行われてもよい。いくつかの実施形態では、コンフォーマルマスキング層１１２を洗浄する任意の工程は、コンフォーマル導電層１３０を配置する前に用いられてもよい。一例では、洗浄工程を、コンフォーマルマスキング層１１２の表面から除去される、酸化物、金属、誘電体、接着剤などの、任意の望ましくない材料を除去するために用いることができ、これにより、コンフォーマルマスキング層１１２とコンフォーマル導電層１３０との間の強化された接着を容易にする。
特定の実施形態では、電子パッケージ９００（図９参照）は、例えば、ワイヤボンディングを使用したプリント回路基板（ＰＣＢ）、ボールグリッドアレイ、フリップチップアセンブリ、または任意の他の公知のカップリング技術、またはこれらの組み合わせである、電子基板に搭載され得る。一例として、比較的大きなコンタクトパッドサイズとの低コストで単純なボンディングおよび電子パッケージ９００の低い入力／出力（Ｉ／Ｏ）密度のために、ワイヤボンディングが使用されてもよい。また、電子パッケージ９００上の電子パッドは、ワイヤボンドを形成するために導電性ワイヤを使用して電子基板上の対応する電気トレースまたは電気パッドに結合されてもよい。
別の例では、半導体ダイ１１８または電子パッケージ９００の低コストで比較的高いＩ／Ｏ密度のために、フリップチップ技術が、電子基板に電子パッケージ９００を電気的に結合させるために使用されてもよい。さらに、いくつかの実施形態では、金属バンプ、スタッド、または金属のボール（ここでは総称して「バンプ型の」相互接続と呼ぶ）が、電子パッケージ９００の活性表面に直接、例えば２次元（２Ｄ）アレイパターンで適用されてもよい。あるいは、一実施形態では、導電性の接着剤は、電子パッケージ９００を電子回路に結合させるために使用されてもよい。
次に、図１０を参照すると、本明細書の電子パッケージの部分１０００の上面図が示されている。部分１０００は、コンフォーマルマスキング層１００１および本明細書のコンフォーマルマスキング層１００１に画定されるマイクロビア１００２を含んでいる。マイクロビア１００２を、図１から図９に関連して説明され例示された方法を用いて形成することができる。また、参照符号１００４は、従来の方法を用いて形成された従来のマイクロビアを表している。図示のように、大きく、互いから遠くに離間された従来のビア１００４と比較して、マイクロビア１００２は、小さく、密集されている。したがって、本明細書のマイクロビア１００２は、より高い密度のコンタクトパッドを有するより小型のダイに結合されるように構成されている。
図１１は、本明細書の電子パッケージ１１００の部分の上面図である。図示の実施形態では、部分１１００は、マイクロビア１１０４のアレイ１１０２を示している。また、アレイ１１０２のいくつかのマイクロビア１１０４を、電子パッケージ１１００の配線層１１０８に存在する電気トレース１１０６を使用して電子パッケージ１１００の内部または外部の他の電子部品に電気的に結合させることができる。一例として、マイクロビア１１０４は、電気トレース１１０６を使用して、半導体ダイなどの外部の電気装置に電気的に結合されてもよい。また、いくつかの他のマイクロビア１１０４は、配線接続部１１１２を使用して、電子パッケージの誘電体層上の他のビア１１１０、コンタクトパッド、または他の配線層に結合されてもよい。また、電気トレース１１１２は、外部装置間の互いの電気接続部または下側の接地プレーン層（不図示）として使用されてもよい。図１から図９に関して説明したように、これらの電気トレース１１０６および／または１１１２を、コンフォーマル導電層１３０およびコンフォーマルマスキング層１１２の部分を選択的に除去することにより、配線層１１０８に形成することができる。
いくつかの実施形態において、本明細書の電子パッケージは、例えば、プリント回路基板上の半田パッド、コンタクトパッド、ソケット、または当業者に周知のものなどである、１つまたは複数の電気部品と基板レベルの回路部品との間に電気的インタフェースを提供する目的を果たすが、これらに限定されるものではない。非限定的な例では、１つまたは複数の電気部品は、１つまたは複数の半導体チップのダイを含んでもよく、「ダイ」とも呼ばれる。 また、基板レベルの回路部品は、プリント回路基板上にソケットまたはパッドを含んでもよい。さらに、電子部品は、半導体ダイへの第１の複数の電気接続および基板レベルの回路部品への接続のために適合された第２の複数の電気接続の両方を提供するように構成されている。
特定の実施形態において、本明細書の電子パッケージは、複数のレベルを有していてもよい。一例では、複数のレベルは、１つまたは複数のコンフォーマルマスキング層および／または１つまたは複数の配線層ならびに誘電体層を含んでもよい。複数のレベルの層は、半導体ダイのコンタクトパッドおよび／または電子パッケージのコンタクトパッドもしくは電気トレースに、およびこれらから、信号を選択的に向けるために使用されてもよい。
図１２の概略図を参照すると、電子パッケージ１２００の一部が、半導体ダイパッド１２０７を使用して半導体ダイ１２０２に作動式に結合されている。電子パッケージ１２００は、マイクロビア１２０４を含んでいる。また、マイクロビア１２０４は、壁１２１１によって画成された良好な形状の構造１２１２を含んでいる。さらに、マイクロビア１２０４の壁１２１１は、接着層１２０６、誘電体層１２０８、ならびに参照符号１２１０により組み合わせた形で表現されているコンフォーマルマスキング層および配線接続部の両方の組み合わせを通って延びている。マイクロビア１２１０の壁１２１１上のコンフォーマル層を、半導体ダイ１２０２に作動式に結合させることができる。壁１２１１上のコンフォーマル層は、壁１２１１間に存在するボリューム全体に配置されてもよいことに留意されたい。代替的に、コンフォーマル層は、壁１２１１と半導体ダイ１２０２との間に画成されたボリュームの一部のみに配置されてもよい。
また、高密度の電子パッケージを作製する方法が、単一のダイに関連して図示され説明されていることに留意されたい。ただし、この方法を、複数のダイを有する電子パッケージを作製するために使用することもできる。一実施形態では、複数のダイは、アレイ状に配置されてもよい。また、複数のダイは、ピックを使用してマイクロビアの位置に対して位置合わせされてもよく、ロボット装置および１つまたは複数の基準点を置いてもよい。さらに、いくつかの実施形態では、この方法を、処理フレームごとに複数の電子パッケージを作製するために使用することもできる。これらの実施形態では、各電子パッケージは、１つまたは複数の半導体ダイを有していてもよい。
図１３は、誘電体層１３０４に結合された複数の半導体ダイ１３０２を有する例示的な電子パッケージ１３００を示している。さらに、電子パッケージ１３００は、コンフォーマルマスキング層１３０６および配線層１３０８を含んでいる。また、コンフォーマルマスキング層１３０６および配線層１３０８は、共に電子パッケージ１３００のための配線接続部１３１４を形成している。また、複数のマイクロビア１３１０が、コンフォーマルマスキング層１３０６および配線層１３０８の少なくとも一部に配置されている。配線層１３０８の部分が、マイクロビア１３１０と複数の半導体ダイ１３０２との間に電気接続を提供するために、複数のマイクロビア１３１０に導電層を形成している。また、半導体ダイ１３０２の各々にあるコンタクトパッドのような電気接続が、複数のマイクロビア１３１０の対応するマイクロビア１３１０と位置合わせされるように、複数の半導体ダイ１３０２を誘電体層１３０４上に配置することができる。また、図示されていないが、複数のマイクロビア１３１０のうちのいくつかのマイクロビア１３１０は、半導体ダイ１３０２または任意の他の電気装置に結合されることを免れることができる。一例として、検査の際に、特定のマイクロビア１３１０に欠陥があると判定された場合、欠陥のあるマイクロビア１３１０は半導体ダイ１３０２に結合されなくてもよい。さらに、図示の実施形態では、電子パッケージ１３００を、共通の処理フレーム（不図示）上に形成することができる。ただし、いくつかの他の実施形態では、電子パッケージ１３００は、複数のこのような処理フレームを含むことができる。さらに、これらの実施形態では、複数の処理フレームの各々は、１つまたは複数の半導体ダイを含むことができる。例えば、電子パッケージ９００、電子パッケージ１３００などの複数の電子パッケージを含む積層構造、およびその作製方法は、本明細書の範囲内に想定されることに留意されたい。
好適には、本明細書の電子パッケージは、収容スペースの制限、狭くなったピッチ、および増加した密度の一方で、少なくとも１つまたは複数の電気部品間に配線を設けるように構成されている。一例として、約５ミクロン〜約５０ミクロンの範囲の直径、および約１０ミクロン〜約１００ミクロンの範囲のピッチを平均的に有するマイクロビアを有することにより、高い配線密度を必要とする可能性がある小型の回路基板を作動式に結合させることができる。
本開示の特定の特徴のみを図示および説明したが、多くの修正および変更が当業者に想起され得る。したがって、添付の特許請求の範囲は、本開示の真の趣旨の範囲内に含まれるように、このような修正および変更のすべてを包含することを意図されていることを理解されたい。
１００ 電子パッケージの概略図
１０２ 誘電体層
１０４ 処理フレーム
１０８ 第１側面
１０９ 接地層
１１０ 第２側面
１１２ コンフォーマルマスキング層
１１３ 層
１１４ レジスト層
１１６ パターン
１１７ パターン
１１８ 半導体ダイ
１２０ 活性表面
１２１ 部分
１２１ 部分
１２２ マイクロビア
１３０ コンフォーマル導電層
１３４ 配置
１３６ 配線層
１３８ 配線接続部
２００ 電子パッケージの概略図
３００ 電子パッケージの概略図
４００ 電子パッケージの概略図
５００ 電子パッケージの概略図
６００ 電子パッケージの概略図
７００ 電子パッケージの概略図
８００ 電子パッケージの概略図
９００ 電子パッケージの概略図
１０００ 電子パッケージの部分
１００１ コンフォーマルマスキング層
１００２ マイクロビア
１００４ マイクロビア
１１００ 電子パッケージの部分
１１０２ アレイ
１１０４ マイクロビア
１１０６ 電気トレース
１１０８ 配線層
１１１０ ビア
１１１２ 配線接続部、電気トレース
１２００ 電子パッケージ
１２０２ 半導体ダイ
１２０４ マイクロビア
１２０６ 接着層
１２０７ 半導体ダイパッド
１２０８ 誘電体層
１２１０ マイクロビア
１２１１ 壁
１２１２ 構造
１３００ 電子パッケージ
１３０２ 半導体ダイ
１３０４ 誘電体層
１３０６ コンフォーマルマスキング層
１３０８ 配線層
１３１０ マイクロビア
１３１４ 配線接続部

Claims (20)

  1. 誘電体層（１０２，１２０８，１３０４）と、
    前記誘電体層（１０２，１２０８，１３０４）の少なくとも一部に配置されたコンフォーマルマスキング層（１１２，１００１，１３０６）と、
    前記コンフォーマルマスキング層（１１２，１００１，１３０６）の少なくとも一部に配置された配線層（１３６，１１０８，１３０８）と、
    前記コンフォーマルマスキング層（１１２，１００１，１３０６）および前記配線層（１３６，１１０８，１３０８）に少なくとも部分的に配置されたマイクロビア（１２２，１００２，１００４，１１０４，１２０４，１２１０，１３１０）であって、前記配線層（１３６，１１０８，１３０８）の少なくとも一部が、前記マイクロビア（１２２，１００２，１００４，１１０４，１２０４，１２１０，１３１０）の少なくとも一部にコンフォーマル導電層を形成し、前記コンフォーマルマスキング層（１１２，１００１，１３０６）が、前記マイクロビア（１２２，１００２，１００４，１１０４，１２０４，１２１０，１３１０）のサイズを画定するように構成されている、マイクロビア（１２２，１００２，１００４，１１０４，１２０４，１２１０，１３１０）と、
    前記マイクロビア（１２２，１００２，１００４，１１０４，１２０４，１２１０，１３１０）に結合された半導体ダイ（１１８，１２０２，１３０２）と、
    を備えた、電子パッケージ。
  2. 前記コンフォーマルマスキング層（１１２，１００１，１３０６）が導電性材料を含む、請求項１に記載の電子パッケージ。
  3. 前記導電性材料が、銅、チタン、アルミニウム、ニッケル、金、タングステン、クロム、タンタル、またはこれらの組み合わせを含む、請求項１に記載の電子パッケージ。
  4. 前記マイクロビア（１２２，１００２，１００４，１１０４，１２０４，１２１０，１３１０）の少なくとも一部が、前記コンフォーマルマスキング層（１１２，１００１，１３０６）、前記配線層（１３６，１１０８，１３０８）、および前記誘電体層（１０２，１２０８，１３０４）に配置されている、請求項１に記載の電子パッケージ。
  5. 前記マイクロビア（１２２，１００２，１００４，１１０４，１２０４，１２１０，１３１０）がブラインドマイクロビアである、請求項１に記載の電子パッケージ。
  6. 前記マイクロビア（１２２，１００２，１００４，１１０４，１２０４，１２１０，１３１０）の直径が、約５ミクロン〜約５０ミクロンの範囲である、請求項１に記載の電子パッケージ。
  7. 前記配線層（１３６，１１０８，１３０８）が、前記コンフォーマルマスキング層（１１２，１００１，１３０６）上に配置されるように構成されている、請求項１に記載の電子パッケージ。
  8. 前記配線層（１３６，１１０８，１３０８）が、チタン、銅、ニッケル、金、クロム、アルミニウム、チタン‐タングステン、またはこれらの組み合わせを含む、請求項１に記載の電子パッケージ。
  9. 前記コンフォーマルマスキング層（１１２，１００１，１３０６）および前記配線層（１３６，１１０８，１３０８）が、配線接続部（１３８，１１１２，１３１４）を形成している、請求項１に記載の電子パッケージ。
  10. 誘電体層（１０２，１２０８，１３０４）と、
    前記誘電体層（１０２，１２０８，１３０４）の少なくとも一部に配置されたコンフォーマルマスキング層（１１２，１００１，１３０６）と、
    前記コンフォーマルマスキング層（１１２，１００１，１３０６）の少なくとも一部に配置された配線層（１３６，１１０８，１３０８）と、
    前記コンフォーマルマスキング層（１１２，１００１，１３０６）および前記配線層（１３６，１１０８，１３０８）に少なくとも部分的に配置された複数のマイクロビア（１２２，１００２，１００４，１１０４，１２０４，１２１０，１３１０）であって、前記配線層（１３６，１１０８，１３０８）の少なくとも一部が、前記複数のマイクロビア（１２２，１００２，１００４，１１０４，１２０４，１２１０，１３１０）のうちのマイクロビアの少なくとも一部にコンフォーマル導電層を形成している、マイクロビア（１２２，１００２，１００４，１１０４，１２０４，１２１０，１３１０）と、
    複数の半導体ダイ（１１８，１２０２，１３０２）であって、前記複数の半導体ダイ（１１８，１２０２，１３０２）のうちの１つまたは複数の半導体ダイ（１１８，１２０２，１３０２）が前記複数のマイクロビア（１２２，１００２，１００４，１１０４，１２０４，１２１０，１３１０）の対応するマイクロビアに結合されている、半導体ダイ（１１８，１２０２，１３０２）と、
    を備えた電子パッケージを含む、電子システム。
  11. 前記複数のマイクロビア（１２２，１００２，１００４，１１０４，１２０４，１２１０，１３１０）がブラインドマイクロビアである、請求項１０に記載の電子システム。
  12. 前記コンフォーマルマスキング層（１１２，１００１，１３０６）および前記配線層（１３６，１１０８，１３０８）の組み合わせが、前記電子システムに構成された配線接続部（１３８，１１１２，１３１４）を形成している、請求項１０に記載の電子システム。
  13. 前記複数のマイクロビア（１２２，１００２，１００４，１１０４，１２０４，１２１０，１３１０）の平均直径が、約５ミクロン〜約１００ミクロンの範囲である、請求項１０に記載の電子システム。
  14. 電子パッケージを作製する方法が、
    処理フレーム（１０４）に配置された誘電体層（１０２，１２０８，１３０４）を設けるステップであって、前記誘電体層（１０２，１２０８，１３０４）が、第１側面（１０８）および第２側面（１１０）を含んでいる、ステップと、
    前記誘電体層（１０２，１２０８，１３０４）の前記第２側面（１１０）に配置されたコンフォーマルマスキング層（１１２，１００１，１３０６）を設けるステップであって、前記コンフォーマルマスキング層（１１２，１００１，１３０６）が、１つまたは複数のマイクロビア（１２２，１００２，１００４，１１０４，１２０４，１２１０，１３１０）に対応する１つまたは複数のパターンを含んでいる、ステップと、
    半導体ダイ（１１８，１２０２，１３０２）が前記１つまたは複数のパターンと位置合わせされるように、前記誘電体層（１０２，１２０８，１３０４）の前記第１側面（１０８）の一部に前記半導体ダイ（１１８，１２０２，１３０２）を結合させるステップと、
    前記誘電体層（１０２，１２０８，１３０４）の部分を選択的に除去するステップと、
    前記１つまたは複数のマイクロビア（１２２，１００２，１００４，１１０４，１２０４，１２１０，１３１０）を形成するために、前記１つまたは複数のマイクロビア（１２２，１００２，１００４，１１０４，１２０４，１２１０，１３１０）に対応する前記１つまたは複数のパターンの少なくとも一部にコンフォーマル導電層を配置するステップであって、前記コンフォーマルマスキング層（１１２，１００１，１３０６）が、前記１つまたは複数のマイクロビア（１２２，１００２，１００４，１１０４，１２０４，１２１０，１３１０）のサイズを画定するように構成されている、ステップと、
    を含む、方法。
  15. 前記コンフォーマルマスキング層（１１２，１００１，１３０６）を設ける前記ステップが、
    前記誘電体層（１０２，１２０８，１３０４）の前記第２側面（１１０）の少なくとも一部に前記コンフォーマルマスキング層（１１２，１００１，１３０６）の材料の層を配置するステップ、および、
    前記コンフォーマルマスキング層（１１２，１００１，１３０６）を形成するために、前記コンフォーマルマスキング層（１１２，１００１，１３０６）の前記材料の前記層をパターン形成するステップ
    を含む、請求項１４に記載の方法。
  16. 前記コンフォーマルマスキング層（１１２，１００１，１３０６）の前記材料の前記層の少なくとも一部にパターン形成されたレジスト層（１１４）を配置するステップ、および、
    前記１つまたは複数のマイクロビア（１２２，１００２，１００４，１１０４，１２０４，１２１０，１３１０）の前記１つまたは複数のパターンに対応する、前記コンフォーマルマスキング層（１１２，１００１，１３０６）の前記材料の前記層の露出部分を除去するステップ
    をさらに含む、請求項１４に記載の方法。
  17. 前記誘電体層（１０２，１２０８，１３０４）の前記部分を選択的に除去するステップが、前記誘電体層（１０２，１２０８，１３０４）の前記部分をレーザ穿孔するステップを含む、請求項１４に記載の方法。
  18. 前記レジスト層（１１４）を除去するステップをさらに含む、請求項１４に記載の方法。
  19. 前記１つまたは複数のマイクロビア（１２２，１００２，１００４，１１０４，１２０４，１２１０，１３１０）に対応する前記１つまたは複数のパターンの少なくとも一部に前記コンフォーマル導電層を配置するステップが、前記コンフォーマルマスキング層（１１２，１００１，１３０６）上の前記コンフォーマル導電層を電気めっきするステップを含む、請求項１４に記載の方法。
  20. 配線層（１３６，１１０８，１３０８）を形成するために前記コンフォーマル導電層をパターン形成するステップと、配線接続部（１３８，１１１２，１３１４）を形成するために前記コンフォーマルマスキング層（１１２，１００１，１３０６）および前記配線層（１３６，１１０８，１３０８）の部分を選択的に除去するステップとをさらに含む、請求項１４に記載の方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AT513747B1 (de) * 2013-02-28 2014-07-15 Mikroelektronik Ges Mit Beschränkter Haftung Ab Bestückungsverfahren für Schaltungsträger und Schaltungsträger
US10497648B2 (en) * 2018-04-03 2019-12-03 General Electric Company Embedded electronics package with multi-thickness interconnect structure and method of making same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05198627A (ja) * 1991-03-26 1993-08-06 Thomson Csf ハイブリッドモジュール及びその製造方法
JP2008016539A (ja) * 2006-07-04 2008-01-24 Seiko Instruments Inc 半導体パッケージ及び半導体パッケージの製造方法
US20090291296A1 (en) * 2008-05-21 2009-11-26 General Electric Company Component protection for advanced packaging applications
JP2012134500A (ja) * 2010-12-22 2012-07-12 General Electric Co <Ge> 半導体デバイスパッケージを製作するための方法
JP2014003292A (ja) * 2012-06-15 2014-01-09 General Electric Co <Ge> 集積回路パッケージおよびそれを作る方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05198624A (ja) 1992-01-20 1993-08-06 Sharp Corp Ｉｃチップ実装装置
US5366929A (en) 1993-05-28 1994-11-22 Cypress Semiconductor Corp. Method for making reliable selective via fills
US6100200A (en) 1998-12-21 2000-08-08 Advanced Technology Materials, Inc. Sputtering process for the conformal deposition of a metallization or insulating layer
TW504756B (en) 2000-07-21 2002-10-01 Motorola Inc Post deposition sputtering
US6638851B2 (en) 2001-05-01 2003-10-28 Infineon Technologies North America Corp. Dual hardmask single damascene integration scheme in an organic low k ILD
US6506633B1 (en) * 2002-02-15 2003-01-14 Unimicron Technology Corp. Method of fabricating a multi-chip module package
JP2004039908A (ja) * 2002-07-04 2004-02-05 Nippon Mektron Ltd 回路基板及びその製造法
US6867073B1 (en) 2003-10-21 2005-03-15 Ziptronix, Inc. Single mask via method and device
US20060211240A1 (en) 2005-03-18 2006-09-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of enhancing adhesion between dielectric layers
SG139594A1 (en) * 2006-08-04 2008-02-29 Micron Technology Inc Microelectronic devices and methods for manufacturing microelectronic devices
US7932175B2 (en) 2007-05-29 2011-04-26 Freescale Semiconductor, Inc. Method to form a via
US8653670B2 (en) * 2010-06-29 2014-02-18 General Electric Company Electrical interconnect for an integrated circuit package and method of making same
JP5624698B1 (ja) * 2012-12-21 2015-11-12 パナソニック株式会社 電子部品パッケージおよびその製造方法
TW201511347A (zh) * 2013-09-10 2015-03-16 Lingsen Precision Ind Ltd 發光二極體封裝結構及其製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05198627A (ja) * 1991-03-26 1993-08-06 Thomson Csf ハイブリッドモジュール及びその製造方法
JP2008016539A (ja) * 2006-07-04 2008-01-24 Seiko Instruments Inc 半導体パッケージ及び半導体パッケージの製造方法
US20090291296A1 (en) * 2008-05-21 2009-11-26 General Electric Company Component protection for advanced packaging applications
JP2012134500A (ja) * 2010-12-22 2012-07-12 General Electric Co <Ge> 半導体デバイスパッケージを製作するための方法
JP2014003292A (ja) * 2012-06-15 2014-01-09 General Electric Co <Ge> 集積回路パッケージおよびそれを作る方法

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