JPH05198627A - ハイブリッドモジュール及びその製造方法 - Google Patents

ハイブリッドモジュール及びその製造方法

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JPH05198627A
JPH05198627A JP4100700A JP10070092A JPH05198627A JP H05198627 A JPH05198627 A JP H05198627A JP 4100700 A JP4100700 A JP 4100700A JP 10070092 A JP10070092 A JP 10070092A JP H05198627 A JPH05198627 A JP H05198627A
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film
polymer
chips
etching
chip
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Bureau Jean-Marc
ブュロー ジャン−マルク
Graciet Michel
グラシエ ミッシェル
Bernard Francois
ベルナール フランソワ
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Abstract

(57)【要約】 （修正有） 【目的】 低コストで、回路内に制御しにくいインピー
ダンスが発生しない、チップ間の相互接続導体を形成し
たハイブリッドモジュールの製造方法を提供する。 【構成】 引っ張り伸ばした平らなポリマーフィルムＦ
を、並置した複数のチップ12のアクティブ面に付着さ
せ、次に、チップ間の相互接続導体を、フィルムの表面
に導体を堆積させ、フィルムを介してチップとコンタク
トさせることによってハイブリッドモジュールを形成す
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、同じ基板上に複数の集
積回路チップを組み立てて相互接続したハイブリッドシ
ステムに関するものである。さらに詳しく言えば、本発
明は、様々な相互接続を容易にする、ハイブリッドモジ
ュールの新規な製造方法に関するものである。本発明
は、また、独自の構造のハイブリッドモジュールに関す
るものである。
【０００２】
【従来の技術】今日、現在の集積回路の密度、接続すべ
き入力／出力の数、及び速度性能は、常に増大し続けて
いるので、集積回路の組み立て及び相互接続の従来の技
術では不十分である。一般的に、集積回路は、既に相互
接続導体網を備える基板に接着される。この基板は、多
層セラミック基板である場合が多い。時には、マイクロ
リソグラフィによって高密度相互接続導体網がその上に
形成されたシリコン基板である場合もある。この場合、
集積回路は、様々な技術によって、接続される。その技
術としては、以下のものが挙げられる。 標準的なチ
ップを使用することができ、チップのパッドまたは相互
接続導体網のパッドにワイヤをはんだ付けする機械を使
用する配線（図１）、 あらかじめリボンに接続した
チップ（ＴＡＢ）またはボードにはんだ付けされるよう
に上方を向いたはんだ付けパッドを備えるチップを使用
する方法。
【０００３】
【発明が解決しようとする課題】これら方法は、極めて
コストが高く、実際に接続密度を大きくすることができ
ない。現在、上記の技術のどちらでも、接続のサイズ
は、約10μｍ以下に小さくすることはできず、一方、素
子回路の分解能は約１μｍである。また、ワイヤあるい
ははんだ付けの存在によって、回路内に、制御しにくい
インピーダンスが発生し、特に、周波数が大きくなる
と、顕著である。これらの技術と共に、例えば、シリコ
ンウェハ全体での集積化技術によって、同時に、同一基
板上で複数の集積回路を形成することができ、これらの
集積回路を次に完全に平坦な基板上で従来のマイクロリ
ソグラフィ技術によって接続する。しかしながら、この
極めて魅力的な技術は、チップが良否に関係なく全ての
チップを接続する限り、現在の所、低い効率しか示さず
（従来の技術では、試験後に良品のチップだけを接続し
た）、同じ種類の回路（全ての回路はシリコン製であ
る）の製造だけを可能にする。
【０００４】
【課題を解決するための手段】本発明によるならば、並
置した複数のチップのアクティブ面に、引っ張り伸ばし
た平らな機械的強度に優れたポリマーフィルムを付着さ
せ、その後、上記フィルムをエッチングして上記コンタ
クトパッドを露出させ、該エッチングに続いて、フィル
ムの表面上及び上記エッチングによって形成された開口
部の内面に導体を堆積させて、チップ間の相互接続導体
を形成することからなるハイブリッドモジュールを製造
する方法が提供される。ここで。アクティブ面とは、そ
れによってチップが外部に接続されるコンタクトパッド
を有する面を意味する。
【０００５】チップのコンタクト領域にアクセスするこ
とのできるフィルム上に形成した開口部は、好ましく
は、並置したチップにフィルムを付着した後、そのフィ
ルムをホトリソグラフでパターニングすることによって
製造される。相互接続導体は、好ましくは、金属の堆積
及びホトリソグラフによって形成される。好ましくは、
平らな剛性フレーム上で、フィルムを引っ張り伸ばした
後に、チップに張りつける。次に、『チップ＋フィル
ム』ユニットを平らな剛性基板に付着させ、平らなフレ
ームを取り外す。例えば、はんだ付けしたワイヤによる
従来の接続を、フィルム上に形成した導体領域と、外部
接続ピンに接続した基板導体領域との間に設けることが
できる。また、同じ基板上に、別々に形成した『フィル
ム＋チップ』ユニットを積み上げることが可能である
（いわゆる「３次元」組み立てである）。
【０００６】フィルムとチップとの間の付着は、フィル
ムが接着性であればそのまま（場合によっては、十分な
圧力と熱をかけて）直接行うことができ、または接着剤
を間挟んで実施される。使用されるポリマーは、局部的
にエッチングして、パッドを露出することができるポリ
イミドまたはポリキノキサリン型の熱安定性ポリマーで
ある。また、好ましくは、そのエッチングがポリマーを
直接不溶性化することによって実施される感光性ポリマ
ーである。
【０００７】更に本発明によるならば、同一の平らなポ
リマーフィルムに接着されたアクティブ面を備える複数
の並置されたチップを備え、このフィルム上に形成さ
れ、上記フィルムを介して上記上記チップのアクティブ
面を接続する該チップ間の相互接続導体を備えることを
特徴とする新規な構造のハイブリッドモジュールが提供
される。この種の方法によって、チップに搭載された回
路のサイズに近いサイズの接続を形成することができ、
高周波数で作動する装置の必須の基準であるそのインピ
ーダンスは完全に制御される。また、回路が搭載された
シリコン基板を使用する方法とは対照的に、極めて様々
な回路（様々なサイズのチップ、AsGaチップ及びシリコ
ンチップ、受動性構成部品等) の組み立てを可能にす
る。本発明のその他の利点は、添付図面を参照して行う
以下の実施例の説明から明らかになろう。但し、これら
の実施例は、本発明を何ら限定するものではない。
【０００８】
【実施例】本発明では、回路チップ12は、相互接続基板
に接着されておらず、ポリマーフィルム（Ｆ）下に接着
されている。フィルムの表面の良好な平坦性を保証する
ために、ポリマーを剛性フレーム（Ｃ）に接着または機
械的に付着させることによって引っ張り伸すことができ
る。剛性フレームは、好ましくは、使用される熱安定性
ポリマーの膨張係数に近い膨張係数を有する材料によっ
て形成されている。従って、相互接続作業中、フィルム
の張力の状態を一定に保持することのできるアルミニウ
ムフレームであることがある。好ましくは、このフレー
ムは、標準的な直径の円形であり、平らな表面の位置決
定手段を備え、それによって、チップの組み立てを、相
互接続段階で使用されるマイクロエレクトロニクスの装
置の標準的な部品と共に使用できる。
【０００９】能動素子間に相互接続導体を形成するため
には、それらの間にこれらの素子を前もって配置するこ
とが必要である。このため、高さをある程度自由に変え
ることができる支持部材に種々のチップを前もって配置
することができる。チップのアクティブ面は、上方を向
いている。この支持部材によって、それらの位置を水平
方向において維持することが可能でなければならない。
次に、フレーム（Ｃ）上で引っ張り伸ばしたポリマーフ
ィルム（Ｆ）を張りつけ、接着することができる。フィ
ルム（Ｆ）の張力及び支持フレーム（Ｃ）の可撓性によ
って、素子の上面を同一平面に配置することができる
が、これは、次の段階で必要である。フィルム（Ｆ）の
組み立てるべき素子の表面への接着は、真空下で実施さ
れ、接着剤を界面に塗布することによって、もしくは、
それ自体が接着性のポリマー（例えば、熱可塑性ポリマ
ー）である場合は、単純に温度及び圧力を加えることに
よって得られる。例えば、ポリエーテルイミドは溶融可
能であり、従って、その劣化温度より低い温度で接着す
ることができる。
【００１０】このようにして能動素子に接着したフィル
ムを、素子及びその上に電気相互接続導体が形成される
誘電体の機械的な組み立てに同時に使用する。図２は、
そのフレームの結果として引っ張り伸ばされたポリマー
によって組み合わせられたチップを得ることのできる方
法の第１段階を図示したものである。
【００１１】第２段階で、１つの平面、すなわち、フィ
ルム（Ｆ）の平面に配置されたチップのアクティブ面を
相互接続することができる。『フィルムとチップ』の組
立体は、例えばシリコンウェハまたはヒ化ガリウムウェ
ハ等のモノリシック半導体基板と同様に処理することが
できるという利点を示す。特に、その機械的強さ及びそ
の上面の表面平坦性によって、回転テーブル上での感光
性樹脂の遠心被覆、薄い金属または誘電体層の真空蒸
着、ホトリソグラフィ方法または他のプラズマ利用エッ
チングなどの集積回路の従来の製造プロセスが可能であ
る。相互接続導体を形成するために、最初に、ポリマー
層（Ｆ）のエッチングによって、接続すべき様々な素子
の電気コンタクト（ＣＥ）を露出させる。このエッチン
グは、好ましくは、ホトリソグラフィによって画成され
たマスク使用したポリマーの反応性イオンエッチングに
よって実施される。また、ポリマーが感光性ならば、マ
スクを介して直接不溶性化することによって実施され
る。実際、このように直接エッチングできる感光性ポリ
イミドが存在する。また、ホトアブレーションによって
実施することができる。実際、ホトアブレーションは、
ポリマーの場合有効なエッチング技術である。
【００１２】素子のパッドが露出した後、電気相互接続
導体網（Ｒ）は、当業者には公知の技術（真空金属化、
導体の化学的または電気化学的堆積、ホトリソグラフ）
によって構成される。所望の相互接続導体網の複雑さに
よって、複数のレベルの導体網及び絶縁層を堆積させる
ことができる。このようにして形成し、相互接続した組
み立てを図３に図示した。これは、単一レベルの相互接
続導体である。次に、複数の相互接続チップを備えるこ
の種の電子モジュールをエレクトロニクスで使用される
標準的な素子に接続することができる。アセンブリをパ
ッケージに付着させて、熱交換を容易にし、装置の機械
的強さを強化することができる。また、密封ケースに入
れるかまたはパッシベーション層を堆積させて、環境に
対して良好な保護を提供することができる。このため、
フィルムのフレームは、それを切除することで、除去す
ることができる。図４は、ケース入れられ、接続ピンを
備える板に接続されたモジュールの実施例を図示したも
のである。
【００１３】この型の組立体では、ポリマーフィルムが
示す剛性のベース面を備えており、従って、この剛性の
ベース面は、図５に図示すように、複数のモジュールを
上に重ねることができる。互いに接続することのできる
これらの組立体によって、極めて高密度の組立体を形成
することができ、３次元にすることができる。ハイブリ
ッドモジュールは、チップと同様に付着し、相互接続さ
れた集積回路チップ以外の構成部品を備えることがあ
る。これらの構成部品は、受動性構成部品（抵抗、コン
デンサ）、または、厳密に言えば、電子部品ではない
が、例えば、シリコン上の多層の薄膜によって形成され
た接合及び配線等の相互接続機能を備え、それによっ
て、フィルム上に形成された相互接続導体網を単純にす
ることができる他の素子であることがある。
【図面の簡単な説明】
【図１】 従来技術のボードに接続したチップを図示し
たものである。
【図２】 相互接続導体がまだ形成されていない、熱安
定性ポリマーフィルムによるチップの組み立ての１態様
を図示したものである。
【図３】 パッドを接続する相互接続導体がポリマーフ
ィルム上に形成された、熱安定性ポリマーフィルムによ
って組み立てられたチップの１態様を図示したものであ
る。
【図４】 フィルムのフレームを除去した、ボードに接
続された本発明によるモジュールを図示したものであ
る。
【図５】 ポリマーフィルムによって結合された、本発
明の方法によって得られた、複数のチップモジュールの
３次元組み立ての１態様を図示したものである。
【符号の説明】
Ｃ フレーム Ｆ ポリマーフィルム ＣＥ 電気コンタクト Ｒ 電気相互接続導体網
フロントページの続き (72)発明者 フランソワ ベルナール フランス国 91940 レ ズリス レジデ ンス デ ミルペルトュイス ベー２

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 並置した複数のチップの、コンタクトパ
    ッドを備えるアクティブ面に、引っ張り伸ばした平らな
    機械的強度に優れたポリマーフィルムを付着させ、その
    後、上記フィルムをエッチングして上記コンタクトパッ
    ドを露出させ、該エッチングに続いて、フィルムの表面
    上及び上記エッチングによって形成された開口部の内面
    に導体を堆積させて、チップ間の相互接続導体を形成す
    ることからなるハイブリッドモジュールを製造する方
    法。
  2. 【請求項２】 上記フィルムは、マイクロエレクトロニ
    クスの装置の標準的な部品に使用できるチップを組み立
    てる標準的な直径の剛性円形フレーム上で引っ張り伸ば
    されることを特徴とする請求項１に記載の方法。
  3. 【請求項３】 上記フィルムを構成するポリマーは、ポ
    リイミドまたはポリキノキサリン型の熱安定性ポリマー
    であることを特徴とする請求項１または２に記載の方
    法。
  4. 【請求項４】 上記フィルムのエッチングは、ホトリソ
    グラフィによって画成されたマスクを使用した反応性イ
    オンエッチングによって実施されることを特徴とする請
    求項１に記載の方法。
  5. 【請求項５】 上記エッチングは、ホトアブレーション
    によって実施されることを特徴とする請求項１に記載の
    方法。
  6. 【請求項６】 上記ポリマーは、感光性であり、上記エ
    ッチングは、ポリマーを直接不溶性化することによって
    実施されることを特徴とする請求項１に記載の方法。
  7. 【請求項７】 上記フィルムの上記チップのアクティブ
    面への接着は、界面に接着剤を塗布して実施されること
    を特徴とする請求項１〜６のいずれか１項に記載の方
    法。
  8. 【請求項８】 上記ポリマーは、熱可塑性ポリマーであ
    り、上記チップのアクティブ面への該フィルムの接着
    は、温度及び圧力を加えることによって実施されること
    を特徴とする請求項１〜６のいずれか１項に記載の方
    法。
  9. 【請求項９】 上記相互接続導体は、上記平らなポリマ
    ーフィルム上に薄い相互接続導体層を堆積してホトリソ
    グラフィによってパターニングすることによって形成さ
    れることを特徴とする請求項１〜８のいずれか１項に記
    載の方法。
  10. 【請求項１０】 同一の平らなポリマーフィルムに接着
    されたアクティブ面を備える複数の並置されたチップを
    備え、このフィルム上に形成され、上記フィルムを介し
    て上記上記チップのアクティブ面を接続する該チップ間
    の相互接続導体を備えることを特徴とするハイブリッド
    モジュール。
JP4100700A 1991-03-26 1992-03-26 ハイブリッドモジュール及びその製造方法 Withdrawn JPH05198627A (ja)

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FR9103622 1991-03-26
FR9103622A FR2674682A1 (fr) 1991-03-26 1991-03-26 Module hybride et procede de realisation.

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016111350A (ja) * 2014-12-01 2016-06-20 ゼネラル・エレクトリック・カンパニイ 電子パッケージとその作製方法および使用方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2702309B1 (fr) * 1993-03-05 1995-04-07 Thomson Csf Procédé de fabrication d'une sonde acoustique multiéléments, notamment d'une sonde d'échographie.
GB2436164A (en) * 2006-03-16 2007-09-19 Uvasol Ltd Improvements in electrical connections between electronic components and conductive tracks

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4246595A (en) * 1977-03-08 1981-01-20 Matsushita Electric Industrial Co., Ltd. Electronics circuit device and method of making the same
FR2599893B1 (fr) * 1986-05-23 1996-08-02 Ricoh Kk Procede de montage d'un module electronique sur un substrat et carte a circuit integre
US4783695A (en) * 1986-09-26 1988-11-08 General Electric Company Multichip integrated circuit packaging configuration and method

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016111350A (ja) * 2014-12-01 2016-06-20 ゼネラル・エレクトリック・カンパニイ 電子パッケージとその作製方法および使用方法

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