KR20130015465A - Stacked semiconductor package - Google Patents

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KR20130015465A
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molding
semiconductor chip
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정영복
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Abstract

PURPOSE: A stacked semiconductor package is provided to implement a thin semiconductor package by forming a step on the lower side of a top semiconductor package. CONSTITUTION: A first molding region(151) covers a first semiconductor chip mounting region. A second molding region(152) forms a conductive via. A bottom semiconductor package(100) includes the first molding region and the second molding region. A second semiconductor chip is mounted on a top semiconductor package(200). The top semiconductor package includes a second region with a solder ball.

Description

적층형 반도체 패키지{STACKED SEMICONDUCTOR PACKAGE}Multilayer Semiconductor Packages {STACKED SEMICONDUCTOR PACKAGE}

본 발명은 적층형 반도체 장치에 관한 것으로, 특히 박형화에 유리한 적층형 반도체 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to stacked semiconductor devices, and more particularly to stacked semiconductor packages that are advantageous for thinning.

최근 전자 휴대기기의 소형화로 인하여 반도체 패키지의 크기 또한 점점 소형화, 박형화, 정량화되고 있다. 또한, 최근에는 두가지 이상의 다른 기능을 담당하는 패키지가 하나의 패키지 형태로 적층되는 POP(Package on Package) 구조가 많이 개발되고 있다. 특히 휴대용 전자 제품들이 더욱 더 경박단소화와 다기능을 요구하면서 POP형태의 패키지의 요구가 증대하고 있다.Recently, due to the miniaturization of electronic portable devices, the size of a semiconductor package is also becoming smaller, thinner, and quantified. In addition, recently, a POP (Package on Package) structure in which two or more different packages are stacked in a single package has been developed. In particular, as portable electronic products demand more and more light weight and small size, the demand for POP type packages is increasing.

일반적인 POP의 구조는 하부 반도체 패키지와 상부 반도체 패키지로 구성되며, 상기 하부 반도체 패키지에는 하부 기판에 반도체 칩과 그 주위로 접속 패드들이 형성된다. 이 때, 반도체 칩이 형성되는 영역은 몰딩수지(Epoxy Mold Compound: EMC)가 덮도록 구성되며, 상기 접속 패드들은 외부로 노출된다. 상부 반도체 패키지에도 반도체 칩이 상부 기판에 형성되며, 몰딩수지(EMC)가 기판 전체를 덮도록 형성된다. 상부 반도체 패키지의 접속 패드들은 상부기판의 아랫면에 위치하여 하부기판의 접속패드들과 대향하도록 위치한다. 상기 상부 반도체 패키지 및 하부패키지의 대응하는 패드들 사이에 접속 수단으로서 솔더볼이 위치하며, 상기 하부패키지와 상부 반도체 패키지는 상기 솔더볼에 의하여 전기적으로 연결된다.The general structure of POP is composed of a lower semiconductor package and an upper semiconductor package, wherein the lower semiconductor package is formed with a semiconductor chip and a connection pad around the lower substrate. In this case, an area where the semiconductor chip is formed is covered by an epoxy mold compound (EMC), and the connection pads are exposed to the outside. In the upper semiconductor package, a semiconductor chip is formed on the upper substrate, and a molding resin (EMC) is formed to cover the entire substrate. The connection pads of the upper semiconductor package are positioned on the bottom surface of the upper substrate to face the connection pads of the lower substrate. A solder ball is positioned as a connecting means between corresponding pads of the upper semiconductor package and the lower package, and the lower package and the upper semiconductor package are electrically connected by the solder ball.

일반적으로 상기 하부 반도체 패키지의 접속 패드 위에 상기 솔더볼을 안치시키기 위하여 접속 패드들이형성된 영역에는 몰딩수지를 형성하지 않으나, 몰딩 수지가 덮혀 있는 부분과 덮혀있지 않은 부분이 함께 존재하는 하부 반도체 패키지의 경우, 워피지(warpage)의 발생에 취약하다. 워피지는 반도체 패키지의 구성 성분들의 열팽창 계수의 차이로 말미암아 열공정을 거치면서 반도체 패키지가 휘어지는 현상이다. 적층반도체 패키지를 구성하는 반도체 패키지가 휘어지면, 반도체 패키지 사이의 접촉 불량이 발생할 수 있다.In general, in the case of the lower semiconductor package in which the molding resin is not formed in the region where the connection pads are formed in order to settle the solder balls on the connection pad of the lower semiconductor package, the portion in which the molding resin is covered and the portion not in the cover are present. Vulnerable to warpage. Warpage is a phenomenon in which a semiconductor package is bent while undergoing a thermal process due to a difference in thermal expansion coefficients of components of the semiconductor package. If the semiconductor package constituting the laminated semiconductor package is bent, contact failure between the semiconductor packages may occur.

이러한 문제점을 해결하기 위한 방안으로 하부 반도체 패키지의 전영역에 몰딩수지를 도포하고, 하부기판의 접속 패드가 형성된 영역의 몰딩수지에 비아홀을 뚫은 후, 상기 비아홀에 도전성물질을 채워 상부 반도체 패키지에 연결하는 구조가 해결로 제시되었으나, 몰딩수지의 두께로 인하여 상대적으로 패키지의 박형화에 불리한 단점이 있다.In order to solve this problem, the molding resin is applied to the entire area of the lower semiconductor package, a via hole is formed in the molding resin of the region where the connection pad of the lower substrate is formed, and then the conductive material is filled in the via hole and connected to the upper semiconductor package. Although the structure has been proposed as a solution, there is a disadvantage in the relatively thin package due to the thickness of the molding resin.

이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 워피지를 방지하며, 박형화를 꾀할 수 있는 반도체 적층 패키지를 제공하는 데 있다. Accordingly, the technical problem of the present invention was conceived in this respect, and an object of the present invention is to provide a semiconductor laminate package which can prevent warpage and reduce thickness.

본 발명의 목적을 실현하기 위한 일 실시예에 따른 적층형 반도체 패키지는 제1 반도체 칩이 실장된 영역을 덮는 제1 몰딩 영역과 상기 제1 반도체 칩의 주위로 형성된 복수의 제1 도전성 패드를 덮고, 상부 반도체 패키지와의 전기적 연결을 위해 도전성 비아가 형성된 제2 몰딩 영역을 포함하는 하부 반도체 패키지, 및 제2 반도체 칩이 실장되고, 상기 제2 반도체 칩의 실장된 면의 반대면에 상기 제1 몰딩 영역이 함입되도록 제1 깊이로 함몰된 제1 영역, 및 상기 제1 영역 주위로 형성된 복수의 제2 도전성 패드 및 하부 반도체 패키지와 전기적으로 연결되기 위해 솔더볼이 형성된 제2 영역을 포함하는 상부 반도체 패키지를 포함한다. According to one or more exemplary embodiments, a stacked semiconductor package may include a first molding region covering a region in which a first semiconductor chip is mounted and a plurality of first conductive pads formed around the first semiconductor chip. A lower semiconductor package including a second molding region in which conductive vias are formed for electrical connection with an upper semiconductor package, and a second semiconductor chip is mounted, and the first molding on an opposite surface of the mounted surface of the second semiconductor chip An upper semiconductor package including a first region recessed to a first depth so that the region is embedded, and a plurality of second conductive pads formed around the first region and a second region in which solder balls are formed to be electrically connected to the lower semiconductor package It includes.

일 실시예에 있어서, 상기 제1 몰딩 영역은 상기 제1 반도체 칩의상면을 덮을 수 있다.In example embodiments, the first molding region may cover an upper surface of the first semiconductor chip.

일 실시예에 있어서, 상기 제1 몰딩 영역의 높이가 상기 제2 몰딩 영역의 높이보다 높아 상기 제1, 2 몰딩 영역들 간에 단차를 형성할 수 있다.In example embodiments, a height of the first molding region may be higher than a height of the second molding region to form a step between the first and second molding regions.

일 실시예에 있어서, 적어도 상기 제2 몰딩 영역의 높이, 상기 솔더볼의 직경 및 상기 제1 깊이의 합이 상기 제1 몰딩 영역의 높이보다 클 수 있다.In example embodiments, a sum of at least the height of the second molding region, the diameter of the solder ball, and the first depth may be greater than the height of the first molding region.

일 실시예에 있어서, 상기 제1 몰딩 영역은 상기 제1 반도체 칩의상면을 외부로 노출시킬 수 있다.In example embodiments, the first molding region may expose the upper surface of the first semiconductor chip to the outside.

일 실시예에 있어서, 상기 제1 반도체 칩의 높이가 상기 제2 몰딩영역의 높이보다 높아 상기 제1 반도체 칩과 상기 제2 몰딩 영역 간에 단차를 형성할 수 있다.In example embodiments, a height of the first semiconductor chip may be higher than a height of the second molding region, thereby forming a step between the first semiconductor chip and the second molding region.

일 실시예에 있어서, 적어도 상기 제2 몰딩 영역의 높이, 상기 솔더볼의 직격 및 상기 제1 깊이의 합이 상기 제1 반도체 칩의 높이보다 클 수 있다.In example embodiments, a sum of at least the height of the second molding region, the direct contact of the solder balls, and the first depth may be greater than the height of the first semiconductor chip.

이와 같은 적층 반도체의 구조에 따르면, 하부 반도체 패키지의 전영역에 몰딩수지를 도포하여 워피지를 방지하면서, 상기하부 반도체 패키지의 몰딩수지에 단차를 형성하고, 그에 대응한 상부 반도체 패키지의 기판 하부에 단차를 형성함으로써, 적층 반도체패키지의 박형화를 이룰 수 있다.According to the structure of the stacked semiconductor, a step is formed on the molding resin of the lower semiconductor package by applying molding resin to the entire area of the lower semiconductor package to prevent warpage, By forming the step, the laminated semiconductor package can be thinned.

도 1은 본 발명의 일 실시예에 따른 적층형 반도체 패키지의 단면도이다.
도 2는 도1의 실시예에 따른 적층형 반도체 패키지의 결합을 설명하기 위한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 적층형 반도체 패키지의 결합을 설명하기 위한 단면도이다.1 is a cross-sectional view of a stacked semiconductor package according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view illustrating a coupling of the stacked semiconductor package according to the embodiment of FIG. 1.
3 is a cross-sectional view illustrating a coupling of a stacked semiconductor package according to another embodiment of the present invention.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. The present invention is capable of various modifications and various forms, and specific embodiments are illustrated in the drawings and described in detail in the text. It should be understood, however, that the invention is not intended to be limited to the particular forms disclosed, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention. Like reference numerals are used for like elements in describing each drawing. In the accompanying drawings, the dimensions of the structures are enlarged to illustrate the present invention in order to clarify the present invention.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprises", "having", and the like are used to specify that a feature, a number, a step, an operation, an element, a part or a combination thereof is described in the specification, But do not preclude the presence or addition of one or more other features, integers, steps, operations, components, parts, or combinations thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in the commonly used dictionaries should be construed as having meanings consistent with the meanings in the context of the related art and shall not be construed in ideal or excessively formal meanings unless expressly defined in this application. Do not.

도 1은 본 발명의 일 실시예에 따른 적층 반도체 패키지의단면도이다. 도 2는 도 1의 실시예에 따른 적층 반도체 패키지의 결합을 설명하기 위한 단면도이다.1 is a cross-sectional view of a multilayer semiconductor package according to an embodiment of the present invention. FIG. 2 is a cross-sectional view illustrating a coupling of the multilayer semiconductor package according to the embodiment of FIG. 1.

도 1 및 2를 참조하면, 상기 적층 반도체 패키지는 하부 반도체 패키지(100)와 상부 반도체 패키지(200)를 포함한다.1 and 2, the multilayer semiconductor package includes a lower semiconductor package 100 and an upper semiconductor package 200.

상기 하부 반도체 패키지(100)에는 하부 기판(110) 위에 반도체 칩(120)이 실장되어 있고, 상기 반도체 칩(120) 주변으로 기판(110) 위에 복수의 제1 도전성 패드(130)가 형성되어 있다. 상기 반도체 칩(120)은 단일의 반도체 칩일 수도 있고, 두 개 이상의 반도체 칩이 적층되어 형성된 것일 수 있다. 또는 다수의 반도체 칩이 수평으로 배치되어 실장된 것일 수 있다. The semiconductor chip 120 is mounted on the lower substrate 110 in the lower semiconductor package 100, and a plurality of first conductive pads 130 are formed on the substrate 110 around the semiconductor chip 120. . The semiconductor chip 120 may be a single semiconductor chip or two or more semiconductor chips may be stacked. Alternatively, a plurality of semiconductor chips may be mounted horizontally.

상기 반도체 칩은 와이어 본딩에 의하여 기판에 실장될 수 있다. 기판은 인쇄 회로기판(PCB: Printed Circuit Board)일 수 있다. 상기 반도체 칩이 실장되어 있는 면의 반대편 면에는 외부 기판에 연결하기 위한 제2 도전성 패드(135) 및 그 위에 외부 접속 수단으로서의 솔더볼(140)이 형성되어있다.The semiconductor chip may be mounted on a substrate by wire bonding. The substrate may be a printed circuit board (PCB). On the surface opposite to the surface on which the semiconductor chip is mounted, a second conductive pad 135 for connecting to an external substrate and solder balls 140 as external connection means are formed thereon.

상기 하부 패키지(100)를 감싸도록 기판의 전영역에 몰딩수지(150)가 형성되어 있다. 상기와 같이 전영역에 몰딩 수지를 도포함으로써 패키지 공정 중의 열팽창으로 인하여 기판에 가해지는 힘을 고르게 하여 기판이 휘어지거나 뒤틀리는 워피지를 방지하거나 감소시킬 수 있다.The molding resin 150 is formed in the entire area of the substrate to surround the lower package 100. As described above, by applying the molding resin to the entire region, the force applied to the substrate due to thermal expansion during the package process may be evened, thereby preventing or reducing warpage of warping or warping of the substrate.

상기 몰딩 수지가 도포된 영역은 제1 몰딩 영역(151) 및 제2 몰딩 영역(152)을 포함하며, 상기 제1 몰딩 영역(151)은 반도체 칩(120)을 덮는 영역이며, 상기 제2 몰딩 영역(152)은 상기 제1 도전성 패드들(130)을 덮는 영역이다. The region to which the molding resin is applied includes a first molding region 151 and a second molding region 152, and the first molding region 151 is a region covering the semiconductor chip 120, and the second molding The region 152 covers an area of the first conductive pads 130.

상기 제1 몰딩 영역(151)의 몰딩수지는 반도체 칩의 실장 방식을 고려하여, 그 높이를 조절할 수 있다. 예를 들어, 도2에 나타난 것과 같이, 와이어 본딩에 의해 칩을 실장하는 경우 칩의 상면에 연결된 와이어를 고려하여 몰딩수지를 도포하여야 한다. The molding resin of the first molding region 151 may be adjusted in consideration of a mounting method of the semiconductor chip. For example, as shown in FIG. 2, when mounting a chip by wire bonding, a molding resin should be applied in consideration of a wire connected to an upper surface of the chip.

상기 제2 몰딩 영역(152)에는 몰딩수지(150)를 관통하여 상기 제1 도전성 패드들(130)에 접촉하는 도전성비아들(160)이 형성된다. 상기 도전성 비아들(160) 상에는 상기 상부 반도체 패키지(200)의 솔더볼(240)이 위치함으로써 상부 반도체 패키지(200)와 하부 반도체 패키지(100)가 전기적으로연결된다. 상기 제2 몰딩 영역(152)의 높이는 상기 솔더볼(240)의 직경을 고려하여 결정된다. 상기 솔더볼(240)의 직경이 줄어들면 솔더볼의 피치를 더욱 작게 형성할 수 있으므로 반도체 패키지의 축소에 더욱 유리하다. 따라서, 구현가능한 솔더볼의 직경을 기준으로 하여, 상부 반도체 패키지(200)와 하부 반도체 패키지(100)가 상기 솔더볼(240)에 의해 전기적으로 연결될 수 있도록 상기 제2 몰딩 영역(152)의 높이를 조절한다. 즉, 구현할 수 있는 상기 솔더볼(240)의 직경을 고려하여, 적어도 제2 몰딩 영역(152)의 높이와 상기 솔더볼(240)의 직경의 합이 상기 제1 몰딩 영역(151)의 높이보다 높은 것이 바람직하다. 예를 들어, 두 개이상의 반도체 칩이 적층된 경우, 이를 덮기 위한 상기 제1 몰딩 영역의 몰딩수지의 높이의 변화에 따라, 상기 제2 몰딩 영역의 높이도 변화할 수 있다. 결과적으로 도포된 몰딩수지가 단차를 형성할 수 있다. Conductive vias 160 are formed in the second molding region 152 to penetrate through the molding resin 150 to contact the first conductive pads 130. The solder balls 240 of the upper semiconductor package 200 are positioned on the conductive vias 160 to electrically connect the upper semiconductor package 200 and the lower semiconductor package 100. The height of the second molding region 152 is determined in consideration of the diameter of the solder ball 240. When the diameter of the solder ball 240 is reduced, the pitch of the solder ball may be made smaller, which is more advantageous for shrinking the semiconductor package. Accordingly, the height of the second molding region 152 is adjusted to allow the upper semiconductor package 200 and the lower semiconductor package 100 to be electrically connected by the solder balls 240 based on the diameter of the solder balls. do. That is, considering the diameter of the solder ball 240 that can be implemented, the sum of the height of at least the second molding region 152 and the diameter of the solder ball 240 is higher than the height of the first molding region 151. desirable. For example, when two or more semiconductor chips are stacked, the height of the second molding region may also change according to a change in the height of the molding resin of the first molding region to cover the semiconductor chip. As a result, the applied molding resin can form a step.

상부의 반도체 패키지(200)는 상부 기판(210) 위에 반도체 칩(220)이 실장되어 있다. 상기 반도체 칩(220)은 상기 하부 반도체 패키지의 반도체 칩(120)과 동일한 것일 수도 있고, 다른 것일 수도 있다. 또한, 상기 반도체 칩은 단일의 반도체 칩일 수도 있고, 두 개 이상의 반도체 칩이 적층되어 형성된 것일 수 있다. 또는 다수의 반도체 칩이 수평으로 배치되어 실장된 것일 수 있다. In the upper semiconductor package 200, a semiconductor chip 220 is mounted on the upper substrate 210. The semiconductor chip 220 may be the same as or different from the semiconductor chip 120 of the lower semiconductor package. The semiconductor chip may be a single semiconductor chip or two or more semiconductor chips may be stacked. Alternatively, a plurality of semiconductor chips may be mounted horizontally.

상기 반도체 칩(220)은 와이어 본딩에 의하여 기판에 실장될 수 있다. 이와 다르게 플립칩 본딩 방식 또는 다른 방식에 의하여 기판에 실장될 수 있다. 상기 상부 기판(220)은 인쇄 회로기판(PCB: Printed Circuit Board)일 수 있다. The semiconductor chip 220 may be mounted on a substrate by wire bonding. Alternatively, it may be mounted on a substrate by a flip chip bonding method or another method. The upper substrate 220 may be a printed circuit board (PCB).

상기 상부 기판(210)의 상기 반도체칩(220)이 실장되어 있는 면의 반대면은 안으로 함몰된 제1 영역(211)과, 외부 기판에 연결하기 위한 복수의 제3 도전성 패드(230)가 형성된 제2 영역(212)을 포함한다.The opposite side of the surface on which the semiconductor chip 220 is mounted on the upper substrate 210 has a first region 211 recessed therein and a plurality of third conductive pads 230 for connecting to an external substrate. The second area 212 is included.

상기 제1 영역(211)은 임베이디드(embedded) 영역으로서 즉, 주위 영역에 비해 안으로 제1 깊이(d1)로 함몰된 영역이다. 상기 제1 영역(211)은 상기 하부 반도체 패키지(100)의 제1 몰딩 영역(151)에 대응하는 영역으로 상기 상부 반도체 패키지(200)와 하부 반도체 패키지(100)가 상기 솔더볼(240)에 의해 접촉할 때, 상기 하부 반도체 패키지의 제1 몰딩 영역(151)이 상기 제1 영역(211)에 포함되도록 형성된다. 이에 따라, 적어도 상기 제2 몰딩 영역(152)의 높이, 상기 솔더볼(240)의 직경 및 상기 제1 깊이(d1)의 합이 상기 제1 몰딩 영역(151)의 높이보다 높은 것이 바람직하다. 즉, 구현할 수 있는 상기 솔더볼(240)의 직경을 기준으로 하여, 상기 제1 깊이(d1)와 상기 제2 몰딩 영역(152)의 높이가 결정될 수 있다. 상기 제1 깊이(d1)를 크게 하는 것이 적층형 반도체 패키지의 박형화에 유리하다.The first region 211 is an embedded region, that is, a region recessed at a first depth d1 inward relative to the surrounding region. The first region 211 is a region corresponding to the first molding region 151 of the lower semiconductor package 100, and the upper semiconductor package 200 and the lower semiconductor package 100 are formed by the solder balls 240. When in contact, the first molding region 151 of the lower semiconductor package is formed to be included in the first region 211. Accordingly, it is preferable that a sum of at least the height of the second molding region 152, the diameter of the solder ball 240, and the first depth d1 is higher than the height of the first molding region 151. That is, the height of the first depth d1 and the second molding region 152 may be determined based on the diameter of the solder ball 240 that can be implemented. Increasing the first depth d1 is advantageous for thinning the stacked semiconductor package.

상기 제2 영역(152)에는 복수의 제3 도전성 패드(230)가 형성되며, 그 위에 상기 솔더볼(240)이 형성되어 있다. 상기 솔더볼(240)은 상기 하부 반도체 패키지(100)의 도전성 비아(160)와 접촉하여 상부 반도체 패키지(200)와 하부 반도체 패키지(100)를 전기적으로 연결한다.A plurality of third conductive pads 230 are formed in the second region 152, and the solder balls 240 are formed thereon. The solder balls 240 contact the conductive vias 160 of the lower semiconductor package 100 to electrically connect the upper semiconductor package 200 and the lower semiconductor package 100.

상기 상부 반도체 패키지(200)에서 상기 반도체 칩이 실장되어 있는 면은 그 위로 다른 반도체 패키지가 적층, 연결되어 있지 않으므로, 몰딩수지(250)가 상부 기판(210)의 전면에 형성되어 있다.Since the semiconductor package is mounted on the upper semiconductor package 200, other semiconductor packages are not stacked or connected thereon, and thus, molding resin 250 is formed on the entire surface of the upper substrate 210.

한편 도면에 도시하지는 않았으나, 상부 반도체 패키지(200)와 하부 반도체 패키지(100) 사이에 상기 하부 반도체 패키지(100)와 같이 단차 있는 몰딩수지 구조를 가지며, 상부 반도체 패키지(200)와 같이 함몰된 제1 영역(211)을 갖는 다른 반도체 패키지가 개재될 수 있다. Although not illustrated in the drawings, a molding resin structure is formed between the upper semiconductor package 200 and the lower semiconductor package 100 such as the lower semiconductor package 100, and recessed like the upper semiconductor package 200. Another semiconductor package having one region 211 may be interposed.

본 실시예에 따르면, 상부 반도체 패키지에 제1 영역을 형성함에 따라, 상기 상부 반도체 패키지와 하부 반도체 패키지의 접촉시, 상부 기판과 하부 기판의 간격이 줄어들게 되어, 이에 솔더볼의 직경을 줄일 수 있으며, 결과적으로 미세 피치의 구현에 따라 적층 반도체 패키지의 박형화가 가능해진다.According to the present embodiment, as the first region is formed in the upper semiconductor package, the contact between the upper semiconductor package and the lower semiconductor package reduces the gap between the upper substrate and the lower substrate, thereby reducing the diameter of the solder ball. As a result, the multilayer semiconductor package can be thinned according to the implementation of the fine pitch.

도 3은 본 발명의 다른 실시예에 따른 적층 반도체 패키지의 결합을 설명하기 위한 단면도이다.3 is a cross-sectional view illustrating a coupling of a multilayer semiconductor package according to another exemplary embodiment of the present invention.

본 실시예에 의한 적층 반도체 패키지는 하부 반도체 패키지의 몰딩수지와 상부 반도체 패키지의 제1 영역을 제외하고는 도2에 나타난 적층 반도체 패키지의 구조와 실질적으로 동일하다. 따라서, 도1 및 2에 도시된 실시예에 따른 반도체 패키지와 동일한 구성요소는 동일한 도면번호를 부여하고, 반복되는 설명은 생략한다.The multilayer semiconductor package according to the present exemplary embodiment is substantially the same as the structure of the multilayer semiconductor package shown in FIG. 2 except for the molding resin of the lower semiconductor package and the first region of the upper semiconductor package. Therefore, the same components as those of the semiconductor package according to the embodiments shown in FIGS. 1 and 2 are assigned the same reference numerals, and repeated descriptions thereof will be omitted.

도 1 및 3을 참조하면, 하부 반도체 패키지(101)에는 하부 기판(110) 위에 반도체 칩(120)이 실장되어 있고, 상기 반도체 칩(120) 주변으로 기판(110) 위에 복수의 제1 도전성 패드(130)가 형성되어 있다. 상기 반도체 칩(120)은 단일의 반도체 칩일 수도 있고, 두 개 이상의 반도체 칩이 적층되어 형성된 것일 수 있다. 또는 다수의 반도체 칩이 수평으로 배치되어 실장된 것일 수 있다.1 and 3, a semiconductor chip 120 is mounted on a lower substrate 110 in a lower semiconductor package 101, and a plurality of first conductive pads are disposed on the substrate 110 around the semiconductor chip 120. 130 is formed. The semiconductor chip 120 may be a single semiconductor chip or two or more semiconductor chips may be stacked. Alternatively, a plurality of semiconductor chips may be mounted horizontally.

상기 반도체 칩(120)은 플립칩 본딩 방식 또는 다른 방식에 의하여 기판에 실장될 수 있다. 상기 하부 기판(110)은 인쇄 회로기판(PCB: Printed Circuit Board)일 수 있다. 상기 반도체 칩이 실장되어 있는 면의 반대편 면에는 외부 기판에 연결하기 위한 제2 도전성 패드(135) 및 그 위에 외부 접속 수단으로서의 솔더볼(140)이 형성되어있다.The semiconductor chip 120 may be mounted on a substrate by a flip chip bonding method or another method. The lower substrate 110 may be a printed circuit board (PCB). On the surface opposite to the surface on which the semiconductor chip is mounted, a second conductive pad 135 for connecting to an external substrate and solder balls 140 as external connection means are formed thereon.

상기 하부 패키지(101)를 감싸도록 기판에 몰딩수지(350)가 형성되어 있다. 상기 몰딩 수지를 도포함으로써 패키지 공정 중의 열팽창으로 인하여 기판에 가해지는 힘을 고르게 하여 기판이 휘어지거나 뒤틀리는 워피지를 방지하거나 감소시킬 수 있다.A molding resin 350 is formed on the substrate to surround the lower package 101. By applying the molding resin, the force applied to the substrate due to thermal expansion during the package process may be evened, thereby preventing or reducing warpage of warping or warping of the substrate.

상기 몰딩수지가 도포된 영역은 제3 몰딩 영역(351) 및 제4 몰딩 영역(352)를 포함한다. 상기 제3 몰딩 영역(351) 상기 반도체 칩의 상부를 노출시키고, 측면의 일부를 노출시키는 영역이며, 상기 제4 몰딩 영역(352)은 상기 제1 도전성 패드들(130)을 덮는 영역이다.The region to which the molding resin is applied includes a third molding region 351 and a fourth molding region 352. The third molding region 351 exposes an upper portion of the semiconductor chip and exposes a portion of the side surface, and the fourth molding region 352 covers an area covering the first conductive pads 130.

상기 제3 몰딩 영역(351)이 상기 반도체 칩의 상면을 노출시킴으로써,결과적으로 상기 제3 몰딩 영역(351)과 상기 제4 몰딩 영역(352)에 단차가 형성된다.As the third molding region 351 exposes the top surface of the semiconductor chip, a step is formed in the third molding region 351 and the fourth molding region 352.

상기 제4 몰딩 영역(352)에는 몰딩수지(350)를 관통하여 상기 제1 도전성 패드들(130)에 접촉하는 도전성비아들(160)이 형성된다. 상기 도전성 비아들(160)에는 상기 상부 반도체 패키지(200)의 솔더볼(240)이 위치함으로써 상부 반도체 패키지(200)와 하부 반도체 패키지(101)가 전기적으로 연결된다. 상기 제4 몰딩 영역(352)의 높이는 상기 솔더볼(240)의 직경을 고려하여 결정된다. 상기 솔더볼(240)의 직경이 줄어들면 솔더볼의 피치를 더욱 작게 형성할 수 있으므로 반도체 패키지의 축소에 더욱 유리하다. 따라서, 구현가능한 솔더볼의 직경을 기준으로 하여, 상부 반도체 패키지(200)와 하부 반도체 패키지(101)가 상기 솔더볼(240)에 의해 전기적으로 연결될 수 있도록 상기 제4 몰딩 영역(152)의 높이를 조절한다. 본 실시예에서는 상기 반도체 칩의 상면이 노출되므로, 구현할 수 있는 상기 솔더볼(240)의 직경과 상기 반도체 칩의 높이를 고려하여, 적어도 제4 몰딩 영역(152)의 높이와 상기 솔더볼(240)의 직경의 합이 상기 반도체 칩의 높이보다 높은 것이 바람직하다.In the fourth molding region 352, conductive vias 160 penetrating the molding resin 350 to contact the first conductive pads 130 are formed. The solder balls 240 of the upper semiconductor package 200 are positioned on the conductive vias 160 so that the upper semiconductor package 200 and the lower semiconductor package 101 are electrically connected to each other. The height of the fourth molding region 352 is determined in consideration of the diameter of the solder ball 240. When the diameter of the solder ball 240 is reduced, the pitch of the solder ball may be made smaller, which is more advantageous for shrinking the semiconductor package. Accordingly, the height of the fourth molding region 152 is adjusted to allow the upper semiconductor package 200 and the lower semiconductor package 101 to be electrically connected by the solder balls 240 based on the diameter of the solder balls. do. In this embodiment, since the upper surface of the semiconductor chip is exposed, at least the height of the fourth molding region 152 and the height of the solder ball 240 may be considered in consideration of the diameter of the solder ball 240 and the height of the semiconductor chip. It is preferable that the sum of the diameters is higher than the height of the semiconductor chip.

상부의 반도체 패키지(200)는 상부 기판(310) 위에 반도체 칩(220)이 실장되어 있다. 상기 상부 기판(210)의 상기 반도체 칩(220)이 실장되어 있는 면의 반대면은 안으로 함몰된 제3 영역(311)과, 외부 기판에 연결하기 위한 복수의 제3 도전성 패드(230)가 형성된 제4 영역(412)을 포함한다.In the upper semiconductor package 200, a semiconductor chip 220 is mounted on the upper substrate 310. The opposite side of the surface on which the semiconductor chip 220 is mounted on the upper substrate 210 has a third region 311 recessed therein and a plurality of third conductive pads 230 for connecting to an external substrate. Fourth region 412 is included.

상기 제3 영역(311)은 임베이디드(embedded) 영역으로서 즉, 주위 영역에 비해 안으로 제2 깊이(d2)로 함몰된 영역이다. 상기 제3 영역(311)은 상기 하부 반도체 패키지(101)의 제3 몰딩 영역(351)에 대응하는 영역으로 상기 상부 반도체 패키지(200)와 하부 반도체 패키지(101)가 상기 솔더볼(240)에 의해 접촉할 때, 상기 하부 반도체 패키지의 제3 몰딩 영역(351)의 노출된 반도체 칩의 상면이 상기 제3 영역(311)에 함입되도록 형성된다. 이에 따라, 적어도 상기 제4 몰딩 영역(352)의 높이, 상기 솔더볼(240)의 직경 및 상기 제2 깊이(d2)의 합이 상기 하부 반도체 패키지의 반도체 칩(120)의 높이보다 높은 것이 바람직하다. 즉, 구현할 수 있는 상기 솔더볼(240)의 직경과 상기 반도체 칩(120)의 높이를 고려하여, 상기 제2 깊이(d2)와 상기 제4 몰딩 영역(352)의 높이가 결정될 수 있다. 상기 제2 깊이(d2)를 크게 하는 것이 적층형 반도체 패키지의 박형화에 유리하다.The third region 311 is an embedded region, that is, a region recessed in at a second depth d2 relative to the surrounding region. The third region 311 is a region corresponding to the third molding region 351 of the lower semiconductor package 101, and the upper semiconductor package 200 and the lower semiconductor package 101 are formed by the solder balls 240. When in contact, the upper surface of the exposed semiconductor chip of the third molding region 351 of the lower semiconductor package is formed to be embedded in the third region 311. Accordingly, it is preferable that the sum of at least the height of the fourth molding region 352, the diameter of the solder ball 240, and the second depth d2 is higher than the height of the semiconductor chip 120 of the lower semiconductor package. . That is, the height of the second depth d2 and the fourth molding region 352 may be determined in consideration of the diameter of the solder ball 240 and the height of the semiconductor chip 120. Increasing the second depth d2 is advantageous for thinning the stacked semiconductor package.

본 발명의 목적을 실현하기 위한 일 실시예에 따르면, 상부 반도체 패키지에 제1 영역을 형성함에 따라, 상기 상부 반도체 패키지와 하부 반도체 패키지의 접촉시, 상부 기판과 하부 기판의 간격이 줄어들게 되어, 이에 솔더볼의 직경을 줄일 수 있으며, 결과적으로 미세 피치의 구현에 따라 적층 반도체 패키지의 박형화가 가능해진다.According to an embodiment for realizing the object of the present invention, as the first region is formed in the upper semiconductor package, the contact between the upper semiconductor package and the lower semiconductor package, the distance between the upper substrate and the lower substrate is reduced, thereby The diameter of the solder balls can be reduced, and as a result, the thickness of the laminated semiconductor package can be reduced according to the implementation of the fine pitch.

또한, 상기 칩의 상면을 노출 시킴으로써 반도체 패키지의 동작에 따른 반도체 칩에서 발생하는 열을 효율적으로 외부로 방출할 수 있다.Also, by exposing the upper surface of the chip, heat generated in the semiconductor chip according to the operation of the semiconductor package may be efficiently discharged to the outside.

본 발명의 목적을 실현하기 위한 일 실시예에 따르면, 상부 반도체 패키지에 제1 영역을 형성함에 따라, 상기 상부 반도체 패키지와 하부 반도체 패키지의 접촉시, 상부 기판과 하부 기판의 간격이 줄어들게 되어, 이에 솔더볼의 직경을 줄일 수 있으며, 결과적으로 미세 피치의 구현에 따라 적층 반도체 패키지의 박형화가 가능해진다. According to an embodiment for realizing the object of the present invention, as the first region is formed in the upper semiconductor package, the contact between the upper semiconductor package and the lower semiconductor package, the distance between the upper substrate and the lower substrate is reduced, thereby The diameter of the solder balls can be reduced, and as a result, the thickness of the laminated semiconductor package can be reduced according to the implementation of the fine pitch.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined in the appended claims. It will be possible.

100, 101: 하부 반도체 패키지 200: 상부 반도체 패키지
120, 220: 반도체 칩 110, 210: 하부, 상부기판
140, 240: 솔더볼 130: 제1 도전성 패드들
135: 제2 도전성 패드들 230: 제3 도전성 패드들
160: 도전성 비아들
150, 250, 350: 몰딩 부재
100 and 101: lower semiconductor package 200: upper semiconductor package
120 and 220: semiconductor chips 110 and 210: lower and upper substrates
140 and 240: solder ball 130: first conductive pads
135: second conductive pads 230: third conductive pads
160: conductive vias
150, 250, 350: molding member

Claims (7)

제1 반도체 칩이 실장된 영역을 덮는 제1 몰딩 영역과 상기 제1 반도체 칩의 주위로 형성된 복수의 제1 도전성 패드를 덮고, 상부 반도체 패키지와의 전기적 연결을 위해 도전성 비아가 형성된 제2 몰딩 영역을 포함하는 하부 반도체 패키지; 및
제2 반도체 칩이 실장되고, 상기 제2 반도체 칩의 실장된 면의 반대면에 상기 제1 몰딩 영역이 함입되도록 제1 깊이로 함몰된 제1 영역, 및 상기 제1 영역 주위로 형성된 복수의 제2 도전성 패드 및 하부 반도체 패키지와 전기적으로 연결되기 위해 솔더볼이 형성된 제2 영역을 포함하는 상부 반도체 패키지를 포함하는 것을 특징으로 하는 적층형 반도체 패키지.A second molding region covering a first molding region covering a region where the first semiconductor chip is mounted and a plurality of first conductive pads formed around the first semiconductor chip, and having conductive vias formed therein for electrical connection with the upper semiconductor package. A lower semiconductor package comprising a; And
A first region in which a second semiconductor chip is mounted and recessed to a first depth such that the first molding region is embedded in a surface opposite to the mounting surface of the second semiconductor chip, and a plurality of first formed around the first region 2. The multilayer semiconductor package of claim 1, further comprising an upper semiconductor package including a conductive pad and a second region in which solder balls are formed to be electrically connected to the lower semiconductor package. 제1항에 있어서, 상기 제1 몰딩 영역은 상기 제1 반도체 칩의 상면을 덮는 것을 특징으로 하는 적층형 반도체 패키지.The multilayer semiconductor package of claim 1, wherein the first molding region covers an upper surface of the first semiconductor chip. 제2항에 있어서, 상기 제1 몰딩 영역의 높이가 상기 제2 몰딩 영역의 높이보다 높아 상기 제1, 2 몰딩 영역들 간에 단차를 형성하는 것을 특징으로 하는 적층형 반도체 패키지.The multilayer semiconductor package of claim 2, wherein a height of the first molding region is higher than a height of the second molding region to form a step between the first and second molding regions. 제3항에 있어서, 적어도 상기 제2 몰딩 영역의 높이, 상기 솔더볼의 직경 및 상기 제1 깊이의 합이 상기 제1 몰딩 영역의 높이보다 큰 것을 특징으로 하는 적층형 반도체 패키지.The multilayer semiconductor package of claim 3, wherein a sum of at least the height of the second molding region, the diameter of the solder ball, and the first depth is greater than the height of the first molding region. 제1항에 있어서, 상기 제1 몰딩 영역은 상기 제1 반도체 칩의 상면을 외부로 노출시키는 것을 특징으로 하는 적층형 반도체 패키지.The multilayer semiconductor package of claim 1, wherein the first molding region exposes an upper surface of the first semiconductor chip to the outside. 제5항에 있어서, 상기 제1 반도체 칩의 높이가 상기 제2 몰딩 영역의 높이보다 높아 상기 제1 반도체 칩과 상기 제2 몰딩 영역 간에 단차를 형성하는 것을 특징으로하는 적층형 반도체 패키지.The multilayer semiconductor package of claim 5, wherein a height of the first semiconductor chip is higher than a height of the second molding region to form a step between the first semiconductor chip and the second molding region. 제6항에 있어서, 적어도 상기 제2 몰딩 영역의 높이, 상기 솔더볼의 직경 및 상기 제1 깊이의 합이 상기 제1 반도체 칩의 높이보다 큰 것을 특징으로 하는 적층형 반도체 패키지. The multilayer semiconductor package of claim 6, wherein a sum of at least a height of the second molding region, a diameter of the solder ball, and the first depth is greater than a height of the first semiconductor chip.
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