KR20130015685A - Semiconductor package and method of manufacturing the same - Google Patents

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Abstract

PURPOSE: A semiconductor package and a manufacturing method thereof are provided to prevent the warpage of a molding member by including a warpage preventing pattern in a warpage preventing groove of the molding member. CONSTITUTION: A semiconductor chip is mounted on a rewiring layer. A molding member(130) covers the semiconductor chip. The molding member has a warpage preventing groove(134) on the upper side thereof. The warpage preventing groove includes at least one of a first warpage preventing groove and a second warpage preventing groove. A warpage preventing pattern is arranged in the warpage preventing groove.

Description

반도체 패키지 및 이의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}Semiconductor package and manufacturing method therefor {SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 리플로우(reflow) 솔더링되는 반도체 패키지 및 이의 제조 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to a semiconductor package and a method for manufacturing the same, and more particularly, to a semiconductor package to be reflow soldered and a method for manufacturing the same.

반도체 소자를 사용하는 다양한 전자 제품들의 소형화 추세에 따라 반도체 패키지는 소형화, 박형화, 경량화되어 가는 추세이다. 특히, 패키징 기술에 따라서, 반도체 모듈의 크기, 열방출 능력, 전기적 수행 능력, 신뢰성, 가격 등이 결정될 정도로 패키징 기술은 중요한 기술이다.With the trend toward miniaturization of various electronic products using semiconductor devices, semiconductor packages are becoming smaller, thinner, and lighter. In particular, the packaging technology is an important technology such that the size, heat dissipation capability, electrical performance, reliability, price, etc. of the semiconductor module are determined according to the packaging technique.

일반적으로, 반도체 모듈은 모듈 기판 상에 다수 개의 반도체 패키지들이 장착된다. 특히, 상기 반도체 패키지는 표면 실장 기술(SMT, Surface Mount Technology)을 통해 인쇄회로기판과 같은 모듈 기판의 적어도 일면에 평면적으로 실장되는 반도체 모듈 형태로 제공되고 있다.In general, a semiconductor module is mounted with a plurality of semiconductor packages on a module substrate. In particular, the semiconductor package is provided in the form of a semiconductor module planarly mounted on at least one surface of a module substrate such as a printed circuit board through surface mount technology (SMT).

이와 같은 반도체 패키지는 상기 모듈 기판에 리플로우(reflow) 솔더링를 통하여 접합하게 되는데, 리플로우 솔더링 공정에서 가해지는 열에 의해 상기 반도체 패키지의 휨(warpage) 현상이 발생된다. 상기 반도체 패키지의 휨 현상이 발생될 때, 상기 반도체 패키지의 기판(또는, 재배선층), 반도체 칩 및 몰드 부재는 서로 다른 열팽창계수를 가지므로, 서로 다른 정도로 휘어져서 기판, 반도체 칩 및 몰드 부재의 상호간의 접합성이 떨어지는 문제를 발생시킨다.Such a semiconductor package is bonded to the module substrate through reflow soldering. A warpage phenomenon of the semiconductor package is generated by heat applied in the reflow soldering process. When the warpage of the semiconductor package occurs, the substrate (or redistribution layer), the semiconductor chip, and the mold member of the semiconductor package have different thermal expansion coefficients, and thus are bent to different degrees to form the substrate, the semiconductor chip, and the mold member. A problem arises in that the mutual bonding is poor.

이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 신뢰성을 갖는 반도체 패키지를 제공하는 것이다.Accordingly, the technical problem of the present invention was conceived in this respect, and an object of the present invention is to provide a reliable semiconductor package.

본 발명의 다른 목적은 상기 반도체 패키지의 제조 방법을 제공하는 것이다.Another object of the present invention is to provide a method of manufacturing the semiconductor package.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 반도체 패키지는 재배선층, 반도체 칩 및 몰드 부재를 포함한다. 상기 반도체 칩은 상기 재배선층 상에 실장된다 상기 몰딩 부재는 상기 반도체 칩을 커버하고, 상면에 휨 방지 홈을 갖는다.A semiconductor package according to an embodiment for realizing the above object of the present invention includes a redistribution layer, a semiconductor chip, and a mold member. The semiconductor chip is mounted on the redistribution layer. The molding member covers the semiconductor chip and has an anti-bending groove on an upper surface thereof.

본 발명의 일 실시예에서, 상기 휨 방지 홈은 제1 방향으로 연장된 제1 휨 방지 홈 및 상기 제1 방향과 교차하는 제2 방향으로 연장된 제2 휨 방지 홈 중 적어도 하나를 포함할 수 있다.In one embodiment of the present invention, the anti-bending groove may include at least one of a first anti-bending groove extending in a first direction and a second anti-bending groove extending in a second direction crossing the first direction. have.

본 발명의 일 실시예에서, 상기 반도체 패키지는 상기 휨 방지 홈 내에 배치된 휨 방지 패턴을 더 포함할 수 있다.In one embodiment of the present invention, the semiconductor package may further include a warpage prevention pattern disposed in the warpage prevention groove.

본 발명의 일 실시예에서, 상기 제1 몰딩 부재는 제1 열팽창계수를 갖고, 상기 휨 방지 패턴은 상기 제1 열팽창계수와 다른 제2 열팽창계수를 가질 수 있다.In one embodiment of the present invention, the first molding member may have a first coefficient of thermal expansion, and the bending prevention pattern may have a second coefficient of thermal expansion different from the first coefficient of thermal expansion.

상기한 본 발명의 목적을 실현하기 위한 다른 실시예에 따른 반도체 패키지의 제조 방법을 제공한다. 상기 방법에서, 재배선층 상에 반도체 칩이 실장된다. 상기 반도체 칩이 실장된 재배선층 상에 상기 반도체 칩을 커버하고, 상면에 휨 방지 홈을 갖는 몰드 부재가 형성된다.In accordance with another aspect of the present invention, there is provided a method of manufacturing a semiconductor package. In this method, a semiconductor chip is mounted on the redistribution layer. A mold member is formed on the redistribution layer in which the semiconductor chip is mounted and covers the semiconductor chip, and has a bending preventing groove on an upper surface thereof.

본 발명의 일 실시예에서, 상기 몰드 부재를 형성하는 단계에서, 상기 휨 방지 홈에 대응하는 휨 방지 돌기가 형성된 몰딩 장치에 의해 상기 휨 방지 홈을 갖는 상기 몰드 부재가 형성될 수 있다.In an embodiment of the present invention, in the forming of the mold member, the mold member having the warpage preventing groove may be formed by a molding apparatus in which the warpage preventing protrusion corresponding to the warpage preventing groove is formed.

본 발명의 일 실시예에서, 상기 몰드 부재를 형성하는 단계에서, 제1 방향으로 연장된 제1 휨 방지 홈 및 상기 제1 방향과 교차하는 제2 방향으로 연장된 제2 휨 방지 홈 중 적어도 하나를 포함하는 상기 휨 방지 홈이 형성될 수 있다.In an embodiment of the present disclosure, in the forming of the mold member, at least one of a first anti-bending groove extending in a first direction and a second anti-bending groove extending in a second direction crossing the first direction. The anti-bending groove may be formed.

본 발명의 일 실시예에서, 상기 몰드 부재를 형성하는 단계에서, 몰딩 장치에 의해 상기 몰드 부재가 형성될 수 있다. 상기 몰드 부재의 상면 상에 포토 공정을 이용하여 상기 휨 방지 홈이 형성될 수 있다.In an embodiment of the present invention, in the forming of the mold member, the mold member may be formed by a molding apparatus. The warpage prevention groove may be formed on the upper surface of the mold member by using a photo process.

본 발명의 일 실시예에서, 상기 휨 방지 홈 내에 휨 방지 패턴이 형성될 수 있다.In one embodiment of the present invention, a warpage prevention pattern may be formed in the warpage prevention groove.

이와 같은 반도체 패키지 및 이의 제조 방법에 따르면, 몰드 부재가 휨 방지 홈을 포함함으로써 상기 몰드 부재의 휨을 완화하여, 상기 반도체 패키지의 신뢰성을 향상시킬 수 있다.According to such a semiconductor package and a method of manufacturing the same, since the mold member includes a warpage preventing groove, the warpage of the mold member can be alleviated, thereby improving the reliability of the semiconductor package.

또한, 반도체 패키지가 몰드 부재의 휨 방지 홈 내에 휨 방지 패턴을 포함함으로써 상기 몰드 부재의 휨을 완화하여, 상기 반도체 패키지의 신뢰성을 향상시킬 수 있다.In addition, since the semiconductor package includes a warpage prevention pattern in the warpage prevention groove of the mold member, the warpage of the mold member may be alleviated, thereby improving the reliability of the semiconductor package.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 평면도이다.
도 2는 도 1의 I-I'라인을 따라 절단한 단면도이다.
도 3a 내지 도 3c는 도 1의 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 5a 및 도 5b는 도 4의 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.1 is a plan view of a semiconductor package according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view taken along the line II ′ of FIG. 1.
3A to 3C are cross-sectional views illustrating a method of manufacturing the semiconductor package of FIG. 1.
4 is a cross-sectional view of a semiconductor package in accordance with another embodiment of the present invention.
5A and 5B are cross-sectional views illustrating a method of manufacturing the semiconductor package of FIG. 4.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 실시예들을 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다." 또는 "이루어진다." 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야한다.While the present invention has been described in connection with what is presently considered to be the most practical and preferred embodiment, it is to be understood that the invention is not limited to the disclosed embodiments. It is to be understood, however, that the invention is not intended to be limited to the particular forms disclosed, but on the contrary, is intended to cover all modifications, equivalents, and alternatives falling within the spirit and scope of the invention. Like reference numerals are used for like elements in describing each drawing. The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In the present application, the term "includes" Or "consist of." Etc. are intended to indicate that there is a feature, number, step, action, component, part, or combination thereof described in the specification, and that one or more other features or numbers, steps, actions, components, parts, or It should be understood that they do not preclude the presence or the possibility of adding these in advance.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in commonly used dictionaries are to be interpreted as having a meaning consistent with the contextual meaning of the related art and are to be interpreted as either ideal or overly formal in the sense of the present application Do not.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings, it will be described in detail a preferred embodiment of the present invention.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 평면도이다. 도 2는 도 1의 I-I'라인을 따라 절단한 단면도이다.1 is a plan view of a semiconductor package according to an embodiment of the present invention. 2 is a cross-sectional view taken along line I-I 'of FIG.

도 1 및 도 2를 참조하면, 본 실시예에 따른 반도체 패키지는 재배선층(110), 반도체 칩(120), 몰드 부재(130) 및 제1 솔더볼(140)을 포함한다.1 and 2, the semiconductor package according to the present exemplary embodiment includes a redistribution layer 110, a semiconductor chip 120, a mold member 130, and a first solder ball 140.

상기 재배선층(110)은 제1 상면(111) 및 상기 제1 상면(111)에 대향하는 제1 하면(112)을 포함한다. 이와 다르게, 상기 반도체 패키지(100)는 상기 재배선층(110) 대신에, 복수의 재배선층들과 절연층들이 교대로 적층된 기판을 포함할 수 있다. 상기 복수의 재배선층들은 비아홀 또는 신호 배선들에 의해 서로 연결될 수 있다.The redistribution layer 110 includes a first upper surface 111 and a first lower surface 112 facing the first upper surface 111. Alternatively, the semiconductor package 100 may include a substrate in which a plurality of redistribution layers and insulating layers are alternately stacked instead of the redistribution layer 110. The plurality of redistribution layers may be connected to each other by via holes or signal lines.

상기 반도체 칩(120)은 상기 재배선층(110)의 제1 상면(111) 상에 배치된다. 상기 반도체 칩(120)은 상기 재배선층(110) 상에 볼 그리드 어레이(Ball Grid Array: BGA) 본딩 방식으로 실장될 수 있다. 즉, 상기 반도체 칩(120)과 상기 재배선층(110) 사이에 제2 솔더볼(150)을 배치하고, 리플로우(reflow) 장치를 이용하여 상기 제2 솔더볼(150)을 리플로우 솔더링하여 상기 반도체 칩(120)을 상기 재배선층(110) 상에 접착할 수 있다.The semiconductor chip 120 is disposed on the first upper surface 111 of the redistribution layer 110. The semiconductor chip 120 may be mounted on the redistribution layer 110 by a ball grid array (BGA) bonding method. That is, the second solder ball 150 is disposed between the semiconductor chip 120 and the redistribution layer 110, and the second solder ball 150 is reflow soldered using a reflow device to the semiconductor. The chip 120 may be attached onto the redistribution layer 110.

상기 몰드 부재(130)는 상기 반도체 칩(120)이 실장된 상기 재배선층(110) 상에 배치된다. 상기 몰드 부재(130)는 상기 반도체 칩(120)이 상기 재배선층(110)과 마주보는 면을 제외한 다른 면들을 커버하여 상기 반도체 칩(120)을 외부 환경으로부터 보호한다.The mold member 130 is disposed on the redistribution layer 110 on which the semiconductor chip 120 is mounted. The mold member 130 protects the semiconductor chip 120 from an external environment by covering surfaces other than the surface where the semiconductor chip 120 faces the redistribution layer 110.

상기 몰드 부재(130)는 제2 상면(131) 및 상기 제2 상면(131)과 대향하는 제2 하면(132) 및 상기 제2 상면(131) 및 상기 제2 하면(132)을 연결하는 측면들(133)을 갖는 육면체 형상을 가질 수 있다. 상기 측면들(133)은 상기 재배선층(110)에 대해 경사질 수 있다. 상기 몰드 부재(130)는 상기 상면(131) 상에 패터닝된 휨 방지 홈(134)을 갖는다.The mold member 130 has a second upper surface 131 and a second lower surface 132 facing the second upper surface 131, and a side surface connecting the second upper surface 131 and the second lower surface 132. It may have a hexahedral shape having the fields 133. The side surfaces 133 may be inclined with respect to the redistribution layer 110. The mold member 130 has a warpage preventing groove 134 patterned on the upper surface 131.

상기 휨 방지 홈(134)은 상기 제2 상면(131)에서 제1 방향(D1)으로 연장된 제1 휨 방지 홈(134a) 및 상기 제2 상면(131)에서 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장된 제2 휨 방지 홈(134b) 중 적어도 하나를 포함할 수 있다.The anti-bending groove 134 may extend from the second upper surface 131 to the first direction D1 in the first anti-bending groove 134a and the second upper surface 131. At least one of the second anti-bending grooves 134b extending in the crossing second direction D2 may be included.

상기 휨 방지 홈(134)은 상기 몰드 부재(130)의 휨(warpage)를 방지할 수 있다. 예를 들어, 상기 몰드 부재(130)는 제1 열팽창계수(thermal expansion coefficient)를 갖고, 상기 재배선층(110)은 상기 제1 열팽창계수와 상이한 제2 열팽창계수를 가질 수 있다. 상기 제1 열팽창계수와 상기 제2 열팽창계수 간의 차이로 인해, 상기 몰드 부재(130) 및 상기 재배선층(110)의 휨 정도의 차이가 발생할 수 있다. 이는 상기 몰드 부재(130)가 상기 재배선층(110) 간의 접속에 영향을 미쳐 상기 반도체 패키지(100)의 신뢰성을 떨어뜨린다.The warpage preventing groove 134 may prevent warpage of the mold member 130. For example, the mold member 130 may have a first thermal expansion coefficient, and the redistribution layer 110 may have a second thermal expansion coefficient different from the first thermal expansion coefficient. Due to the difference between the first coefficient of thermal expansion and the second coefficient of thermal expansion, a difference in the degree of warpage of the mold member 130 and the redistribution layer 110 may occur. This affects the connection between the mold member 130 and the redistribution layer 110, thereby reducing the reliability of the semiconductor package 100.

상기 휨 방지 홈(134)은 상기 몰드 부재(130)의 상면에 형성되어 상기 몰드 부재(130)의 휨을 조절할 수 있다. 즉, 상기 휨 방지 홈(134)은 상기 몰드 부재(130)의 휨을 상대적으로 완화시킬 수 있다. 따라서, 상기 휨 방지 홈(134)은 상기 몰드 부재(130)의 휨 정도를 상기 재배선층(110)의 휨 정도와 맞출 수 있다.The bending preventing groove 134 may be formed on the upper surface of the mold member 130 to adjust the bending of the mold member 130. That is, the warpage preventing groove 134 may relatively alleviate the warpage of the mold member 130. Therefore, the warpage prevention groove 134 may match the warpage degree of the mold member 130 with the warpage degree of the redistribution layer 110.

또한, 상기 휨 방지 홈(134)은 상기 반도체 패키지(100) 상에 적층되는 다른 반도체 패키지(미도시)의 리플로우 과정에서 상기 몰드 부재(130)와 상기 다른 반도체 패키지의 재배선층(110) 간의 휨 정도의 차이를 완화시켜 상기 반도체 패키지(100)의 신뢰성을 향상시킬 수도 있다.In addition, the warpage preventing groove 134 may be formed between the mold member 130 and the redistribution layer 110 of the other semiconductor package during the reflow of another semiconductor package (not shown) stacked on the semiconductor package 100. The reliability of the semiconductor package 100 may be improved by alleviating the difference in the degree of warpage.

상기 몰드 부재(130)는 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다. 이와 다르게, 상기 몰딩 부재(120)는 상기 반도체 칩(110)으로부터 발생되는 열을 외부로 방출하기 용이한 열전도성이 우수한 물질을 포함할 수 있다. 예를 들어, 상기 몰딩 부재(120)는 실리콘 화합물을 포함할 수 있다.The mold member 130 may include an epoxy molding compound (EMC). Alternatively, the molding member 120 may include a material having excellent thermal conductivity that is easy to discharge heat generated from the semiconductor chip 110 to the outside. For example, the molding member 120 may include a silicon compound.

상기 솔더볼(150)은 상기 재배선층(110) 하부에 배치된다. 상기 솔더볼(150)은 상기 반도체 칩(120)과 전기적으로 연결되어 상기 반도체 칩(120)을 외부 장치에 전기적으로 연결한다.The solder ball 150 is disposed below the redistribution layer 110. The solder ball 150 is electrically connected to the semiconductor chip 120 to electrically connect the semiconductor chip 120 to an external device.

도 3a 내지 도 3c는 도 1의 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.3A to 3C are cross-sectional views illustrating a method of manufacturing the semiconductor package of FIG. 1.

도 3a를 참조하면, 상기 재배선층(110)의 제1 상면(111) 상에 상기 제2 솔더볼(150)을 형성한다. 상기 제2 솔더볼(150)이 형성된 상기 재배선층(110) 상에 반도체 칩(120)을 배치한다. 상기 제2 솔더볼(150)을 리플로우 장치(미도시)를 이용하여 리플로우한다. 따라서, 상기 제2 솔더볼(150)이 녹으면서 상기 반도체 칩(120)을 상기 재배선층(110) 상에 접착한다.Referring to FIG. 3A, the second solder balls 150 are formed on the first upper surface 111 of the redistribution layer 110. The semiconductor chip 120 is disposed on the redistribution layer 110 in which the second solder balls 150 are formed. The second solder ball 150 is reflowed using a reflow apparatus (not shown). Therefore, the semiconductor chip 120 is bonded onto the redistribution layer 110 while the second solder ball 150 is melted.

도 3b를 참조하면, 상기 반도체 칩(120)이 접착된 상기 재배선층(110) 상에 상기 휨 방지 홈(134)을 갖는 상기 몰드 부재(130)를 형성한다. 상기 몰드 부재(130)는 상기 반도체 칩(120)의 상기 재배선층(110)과 마주보는 면을 제외한 다른 면들을 커버하도록 형성된다. 예를 들어, 상기 몰드 부재(130)는 상기 휨 방지 홈(134)에 대응하는 휨 방지 돌기가 형성된 몰딩 장치(미도시)에 의해 상기 반도체 칩(120)이 형성된 상기 재배선층(110) 상에 형성될 수 있다. 따라서, 상기 휨 방지 홈(134)는 상기 몰드 부재(130)를 형성과 동시에 형성될 수 있다.Referring to FIG. 3B, the mold member 130 having the warpage preventing grooves 134 is formed on the redistribution layer 110 to which the semiconductor chip 120 is attached. The mold member 130 is formed to cover other surfaces except for a surface facing the redistribution layer 110 of the semiconductor chip 120. For example, the mold member 130 is formed on the redistribution layer 110 in which the semiconductor chip 120 is formed by a molding apparatus (not shown) in which a warpage prevention protrusion corresponding to the warpage prevention groove 134 is formed. Can be formed. Therefore, the bending preventing groove 134 may be formed at the same time as the mold member 130 is formed.

이와 다르게, 상기 몰드 부재(130)는 상기 휨 방지 홈(134)에 대응하는 휨 방지 돌기가 형성되지 않은 몰딩 장치에 의해 상기 반도체 칩(120)이 형성된 상기 재배선층(110) 상에 형성될 수 있다. 이어서, 상기 몰드 부재(130)의 제2 상면(131) 상에 포토 공정을 통해 상기 휨 방지 홈(134)을 형성할 수 있다.Alternatively, the mold member 130 may be formed on the redistribution layer 110 in which the semiconductor chip 120 is formed by a molding apparatus in which the anti-bending protrusions corresponding to the anti-bending grooves 134 are not formed. have. Subsequently, the warpage preventing groove 134 may be formed on the second upper surface 131 of the mold member 130 through a photo process.

도 3c를 참조하면, 상기 재배선층(110)의 제1 하면(112) 상에 상기 제1 솔더볼(140)을 형성하여 상기 반도체 패키지(100)를 형성한다. Referring to FIG. 3C, the semiconductor package 100 is formed by forming the first solder balls 140 on the first lower surface 112 of the redistribution layer 110.

이어서, 상기 반도체 패키지(100)는 별도의 모듈 재배선층(200)에 상기 제1 솔더볼(140)에 의해 접착될 수 있다. 즉, 상기 제1 솔더볼(140)을 리플로우 장치를 이용하여 리플로우 솔더링한다. 이때, 상기 몰드 부재(130)는 상기 휨 방지 홈(134)에 의해 팽창이 완화되어 상기 재배선층(110)과의 휨 차이를 감소시킬 수 있다.Subsequently, the semiconductor package 100 may be adhered to the separate module redistribution layer 200 by the first solder ball 140. That is, the first solder ball 140 is reflow soldered using a reflow apparatus. In this case, the mold member 130 may be expanded by the warpage prevention groove 134 to reduce the difference in warpage with the redistribution layer 110.

본 실시예에 따르면, 상기 몰드 부재(130) 제2 상면(131)에 휨 방지 홈(134)을 가짐으로써, 상기 제1 솔더볼(150)을 리플로우 솔더링하는 과정에서 상기 몰드 부재(130)의 휨을 방지할 수 있다.According to the present embodiment, by having the bending preventing groove 134 on the second upper surface 131 of the mold member 130, the mold member 130 may be reflowed in the process of reflow soldering the first solder ball 150. Warping can be prevented.

도 4는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.4 is a cross-sectional view of a semiconductor package in accordance with another embodiment of the present invention.

도 4에 도시된 반도체 패키지는 홈 방지 패턴을 제외하고는 도 1에 도시된 반도체 패키지와 실질적으로 동일하므로, 도 1에 도시된 실시예에 따른 제1 반도체 패키지와 동일한 구성요소는 동일한 도면 번호를 부여하고, 반복되는 설명은 생략한다.Since the semiconductor package shown in FIG. 4 is substantially the same as the semiconductor package shown in FIG. 1 except for the groove preventing pattern, the same components as the first semiconductor package according to the embodiment shown in FIG. 1 have the same reference numerals. The repeated description is omitted.

도 4를 참조하면, 상기 반도체 패키지(300)는 재배선층(110), 반도체 칩(120), 몰드 부재(130), 제1 솔더볼(140) 및 홈 방지 패턴(160)을 포함한다.Referring to FIG. 4, the semiconductor package 300 includes a redistribution layer 110, a semiconductor chip 120, a mold member 130, a first solder ball 140, and a groove preventing pattern 160.

상기 휨 방지 패턴(160)은 상기 몰드 부재(130)의 휨 방지 홈(134) 내에 배치될 수 있다. 따라서, 상기 휨 방지 패턴(160)은 상기 휨 방지 홈(134)의 형상에 대응하는 형상을 가질 수 있다.The warpage prevention pattern 160 may be disposed in the warpage prevention groove 134 of the mold member 130. Therefore, the warpage prevention pattern 160 may have a shape corresponding to the shape of the warpage prevention groove 134.

상기 휨 방지 패턴(160)은 상기 몰드 부재(130)의 휨(warpage)를 방지할 수 있다. 예를 들어, 상기 몰드 부재(130)는 제1 열팽창계수를 갖고, 상기 재배선층(110)은 상기 제1 열팽창계수와 상이한 제2 열팽창계수를 가질 수 있다. 상기 제1 열팽창계수와 상기 제2 열팽창계수 간의 차이로 인해, 상기 몰드 부재(130) 및 상기 재배선층(110)의 휨 정도의 차이가 발생할 수 있다. 이는 상기 몰드 부재(130)가 상기 재배선층(110) 간의 접속에 영향을 미쳐 상기 반도체 패키지(100)의 신뢰성을 떨어뜨린다.The warpage prevention pattern 160 may prevent warpage of the mold member 130. For example, the mold member 130 may have a first coefficient of thermal expansion, and the redistribution layer 110 may have a second coefficient of thermal expansion different from the first coefficient of thermal expansion. Due to the difference between the first coefficient of thermal expansion and the second coefficient of thermal expansion, a difference in the degree of warpage of the mold member 130 and the redistribution layer 110 may occur. This affects the connection between the mold member 130 and the redistribution layer 110, thereby reducing the reliability of the semiconductor package 100.

상기 휨 방지 패턴(160)은 상기 몰드 부재(130)의 상면에 형성된 상기 휨 방지 홈(134) 내에 배치되어 상기 몰드 부재(130)의 휨을 조절할 수 있다. 상기 휨 방지 패턴(160)은 상기 제1 열팽창계수와 상이한 제3 열팽창계수를 갖는 물질을 포함할 수 있다. 즉, 상기 휨 방지 패턴(160)은 상기 몰드 부재(130)의 휨을 상기 재배선층(110)의 휨보다 상대적으로 완화시키거나 강화시킬 수 있다. 따라서, 상기 휨 방지 패턴(160)은 상기 몰드 부재(130)의 휨 정도를 상기 재배선층(110)의 휨 정도와 맞출 수 있다.The warpage prevention pattern 160 may be disposed in the warpage prevention groove 134 formed on the upper surface of the mold member 130 to adjust the warpage of the mold member 130. The bending prevention pattern 160 may include a material having a third coefficient of thermal expansion different from the first coefficient of thermal expansion. That is, the warpage prevention pattern 160 may relatively reduce or strengthen the warpage of the mold member 130 than the warpage of the redistribution layer 110. Therefore, the warpage prevention pattern 160 may match the warpage degree of the mold member 130 with the warpage degree of the redistribution layer 110.

도 5a 및 도 5b는 도 4의 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.5A and 5B are cross-sectional views illustrating a method of manufacturing the semiconductor package of FIG. 4.

본 실시예에 도시된 반도체 패키지의 제조 방법은 상기 휨 방지 홈(134) 내에 상기 제3 열팽창계수를 갖는 물질을 주입하여 상기 휨 방지 패턴(160)을 형성하는 것을 제외하고, 도 1에 도시된 반도체 패키지의 제조 방법과 실질적으로 동일하므로, 중복되는 설명을 생략한다.The method of manufacturing the semiconductor package illustrated in the present embodiment is illustrated in FIG. 1 except that the warpage prevention pattern 160 is formed by injecting a material having the third coefficient of thermal expansion into the warpage prevention groove 134. Since it is substantially the same as the manufacturing method of a semiconductor package, overlapping description is abbreviate | omitted.

도 5a를 참조하면, 상기 반도체 칩(120)이 접착된 상기 재배선층(110) 상에 상기 휨 방지 홈(134)을 갖는 상기 몰드 부재(130)를 형성한다. 상기 휨 방지 홈(134) 내에 상기 제3 열팽창계수를 갖는 물질을 주입하고 경화시켜 상기 휨 방지 홈(134)에 대응되는 상기 휨 방지 패턴(160)을 형성한다.Referring to FIG. 5A, the mold member 130 having the warpage preventing grooves 134 is formed on the redistribution layer 110 to which the semiconductor chip 120 is attached. The warpage prevention pattern 160 corresponding to the warpage prevention groove 134 is formed by injecting and hardening a material having the third thermal expansion coefficient into the warpage prevention groove 134.

도 5b를 참조하면, 상기 재배선층(110)의 제1 하면(112) 상에 상기 제1 솔더볼(140)을 형성하여 상기 반도체 패키지(300)를 형성한다.Referring to FIG. 5B, the semiconductor package 300 may be formed by forming the first solder ball 140 on the first lower surface 112 of the redistribution layer 110.

이어서, 상기 반도체 패키지(300)는 별도의 모듈 기판(200)에 상기 제1 솔더볼(140)에 의해 접착될 수 있다. 즉, 상기 제1 솔더볼(140)을 리플로우 장치를 이용하여 리플로우 솔더링한다. 이때, 상기 몰드 부재(130)는 상기 휨 방지 홈(134)에 의해 팽창이 완화되어 상기 재배선층(110)과의 휨 차이를 감소시킬 수 있다.Subsequently, the semiconductor package 300 may be adhered to the separate module substrate 200 by the first solder ball 140. That is, the first solder ball 140 is reflow soldered using a reflow apparatus. In this case, the mold member 130 may be expanded by the warpage prevention groove 134 to reduce the difference in warpage with the redistribution layer 110.

본 실시예에 따르면, 상기 몰드 부재(130) 제2 상면(131)에 휨 방지 패턴(160)을 가짐으로써, 상기 제1 솔더볼(150)을 리플로우 솔더링하는 과정에서 상기 몰드 부재(130)의 휨을 방지할 수 있다.According to the present embodiment, by having the anti-bending pattern 160 on the second upper surface 131 of the mold member 130, the mold member 130 may be reflowed in the process of reflow soldering the first solder ball 150. Warping can be prevented.

본 발명에 따른 반도체 패키지 및 이의 제조 방법은 몰드 부재가 휨 방지 홈을 포함함으로써 상기 몰드 부재의 휨을 방지하여, 상기 반도체 패키지의 신뢰성을 향상시킬 수 있다.In the semiconductor package and the method of manufacturing the same according to the present invention, since the mold member includes the warpage preventing groove, the warpage of the mold member can be prevented, thereby improving the reliability of the semiconductor package.

또한, 반도체 패키지가 몰드 부재의 휨 방지 홈 내에 휨 방지 패턴을 포함함으로써 상기 몰드 부재의 휨을 방지하여, 상기 반도체 패키지의 신뢰성을 향상시킬 수 있다.In addition, since the semiconductor package includes a warpage prevention pattern in the warpage prevention groove of the mold member, the warpage of the mold member can be prevented and the reliability of the semiconductor package can be improved.

이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the present invention as defined by the following claims. You will understand.

100, 300: 반도체 패키지 110: 재배선층
120: 반도체 칩 130: 몰드 부재
134: 휨 방지 홈 140: 제1 솔더볼
150: 제2 솔더볼 160: 휨 방지 패턴
200: 모듈 기판100, 300: semiconductor package 110: redistribution layer
120: semiconductor chip 130: mold member
134: bending prevention groove 140: first solder ball
150: second solder ball 160: bending prevention pattern
200: module substrate

Claims (9)

재배선층;
상기 재배선층 상에 실장된 반도체 칩; 및
상기 반도체 칩을 커버하고, 상면에 휨 방지 홈을 갖는 몰딩 부재를 포함하는 반도체 패키지.Redistribution layer;
A semiconductor chip mounted on the redistribution layer; And
And a molding member covering the semiconductor chip and having a bending preventing groove on an upper surface thereof. 제1항에 있어서, 상기 휨 방지 홈은 제1 방향으로 연장된 제1 휨 방지 홈 및 상기 제1 방향과 교차하는 제2 방향으로 연장된 제2 휨 방지 홈 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 패키지.The method of claim 1, wherein the anti-bending groove comprises at least one of a first anti-bending groove extending in a first direction and a second anti-bending groove extending in a second direction crossing the first direction. Semiconductor package. 제1항에 있어서, 상기 휨 방지 홈 내에 배치된 휨 방지 패턴을 더 포함하는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, further comprising a warpage prevention pattern disposed in the warpage prevention groove. 제3항에 있어서, 상기 제1 몰딩 부재는 제1 열팽창계수를 갖고,
상기 휨 방지 패턴은 상기 제1 열팽창계수와 다른 제2 열팽창계수를 갖는 것을 특징으로 하는 반도체 패키지.The method of claim 3, wherein the first molding member has a first coefficient of thermal expansion,
And the bending prevention pattern has a second thermal expansion coefficient different from the first thermal expansion coefficient. 재배선층 상에 반도체 칩을 실장하는 단계; 및
상기 반도체 칩이 실장된 재배선층 상에 상기 반도체 칩을 커버하고, 상면에 휨 방지 홈을 갖는 몰드 부재를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.Mounting a semiconductor chip on the redistribution layer; And
And covering the semiconductor chip on the redistribution layer on which the semiconductor chip is mounted, and forming a mold member having an anti-bending groove on an upper surface thereof. 제5항에 있어서, 상기 몰드 부재를 형성하는 단계는,
상기 휨 방지 홈에 대응하는 휨 방지 돌기가 형성된 몰딩 장치에 의해 상기 휨 방지 홈을 갖는 상기 몰드 부재를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 5, wherein the forming of the mold member,
And forming the mold member having the warpage prevention groove by a molding apparatus in which the warpage prevention protrusion corresponding to the warpage prevention groove is formed. 제5항에 있어서, 상기 몰드 부재를 형성하는 단계는,
제1 방향으로 연장된 제1 휨 방지 홈 및 상기 제1 방향과 교차하는 제2 방향으로 연장된 제2 휨 방지 홈 중 적어도 하나를 포함하는 상기 휨 방지 홈을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 5, wherein the forming of the mold member,
Forming the anti-bending groove including at least one of a first anti-bending groove extending in a first direction and a second anti-bending groove extending in a second direction crossing the first direction. The manufacturing method of the semiconductor package. 제5항에 있어서, 상기 몰드 부재를 형성하는 단계는,
몰딩 장치에 의해 상기 몰드 부재를 형성하는 단계; 및
상기 몰드 부재의 상면 상에 포토 공정을 이용하여 상기 휨 방지 홈을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 5, wherein the forming of the mold member,
Forming the mold member by a molding apparatus; And
And forming the warpage preventing grooves on the upper surface of the mold member by using a photo process. 제5항에 있어서, 상기 휨 방지 홈 내에 휨 방지 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 5, further comprising forming a warpage prevention pattern in the warpage prevention groove.
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