KR20140030904A - 다층구조 인쇄회로기판 - Google Patents

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Abstract

본 발명은 다층구조 인쇄회로기판 및 이를 이용한 반도체 패키지에 관한 것이다.
본 발명의 다층구조 인쇄회로기판은 상하면에 제1 회로패턴이 형성되고, 상하면의 상기 제1 회로패턴을 전기적으로 연결하는 제1 비어홀이 형성된 코어절연층을 구비하는 코어층과; 상기 제1 회로패턴의 상하면에 각각 형성되며, 제2 비어홀이 형성된 제1 및 제2 절연층과; 상기 제1 절연층 상면에 형성된 리드 프레임과; 상기 제2 절연층 하면에 형성된 제2 회로패턴과; 상기 리드 프레임의 상면 및 상기 제2 회로패턴의 하면에 각각 형성된 PSR(Photo Solder Resist)층을 포함하는 것을 특징으로 한다.
본 발명에 의하면, 자유로운 위치에서의 와이어 본딩이 가능하며 리드 아웃(lead out) 단자의 신호 재배선 시 입출력 수를 늘릴 수 있다.

Description

다층구조 인쇄회로기판 및 이를 이용한 반도체 패키지{PRINTED CIRCUIT BOARD WITH MULTI-LAYERED STRUCTURE AND SEMICONDUCTOR PACKAGE USING THE SAME}
본 발명은 다층구조 인쇄회로기판 및 이를 이용한 반도체 패키지에 관한 것으로, 특히 열 방출 또는 전기 접속을 위한 리드 프레임을 포함하는 다층구조 인쇄회로기판 및 이를 이용한 반도체 패키지에 관한 것이다.
일반적으로 반도체 패키지는 각종 전자 회로 및 배선이 적층되어 형성된 단일 소자 및 집적회로 등의 반도체 칩을 먼지, 습기, 전기적, 기계적 부하 등의 각종 외부 환경으로부터 보호하고 반도체 칩의 전기적 성능을 최적화, 극대화하기 위해 리드 프레임이나 인쇄회로기판(Printed Circuit Board) 등을 이용해 메인보드로의 신호 입/출력 단자를 형성하고 봉지재를 이용하여 몰딩한 것을 일컫는다.
한편, 전자기기의 경박단소화 추세에 따라 관련 반도체 패키지 또한 더욱 작은 사이즈, 적은 전력 소모 및 우수한 전기적 특성을 갖도록 설계되고 있으며, 표면실장형의 반도체 패키지로서 BGA(Ball Grid Array) 반도체 패키지의 수요가 증가하고 있다. 이러한 BGA 패키지는 기판으로 인쇄회로기판을 이용한 BGA 패키지와 리드 프레임을 이용한 BGA 패키지로 분류할 수 있으며 이 중에서 인쇄회로기판을 이용한 BGA 패키지의 구조는 도 1 내지 도 3에 도시된 바와 같다.
도 1은 종래 일반적인 반도체 패키지의 구조를 나타낸 단면도이고, 도 2는 도 1의 평면도이고, 도 3은 도 1에 도시된 리드 프레임의 평면도이다.
도 1 및 도 2를 참조하면, 종래의 반도체 패키지는 인쇄회로기판(PCB)(10)의 상면 중앙에 제1 및 제2 반도체 칩(20, 30)이 탑재되어 있고, 이들 반도체 칩(20, 30)이 부착된 부위를 제외한 나머지 인쇄회로기판(10) 상면에 열 방출용 리드 프레임(40)이 형성되어 있다. 제1 반도체 칩(20)과 제2 반도체 칩(30)은 전도성 접착제(50)에 의해 전기적으로 접속되어 있으며, 제1 반도체 칩(20)은 일면(하면)에 복수 개의 범프(60)가 구비되어 있으며 이들 범프는 인쇄회로기판(10) 위의 회로패턴에 각각 대응 접속되도록 실장되며, 제1 반도체 칩(20)과 인쇄회로기판(10) 사이에 언더필 수지(70)가 채워져 있다. 제 2반도체 칩(30)은 전도성 와이어(80)를 통해 인쇄회로기판(10) 위의 회로패턴과 각각 전기적으로 접속되어 있고, 반도체 칩 등을 외부 환경으로부터 보호하기 위해 반도체 칩(20, 30), 전도성 와이어(80) 및 리드 프레임(40)의 일부가 봉지재 또는 에폭시 몰딩 컴파운드(Epoxy Molding Compounds)(90)로 봉지되어 있다.
그러나, 전술한 종래기술에 따르면 반도체 칩과 인쇄회로기판의 회로패턴을 전기적으로 접속하기 위한 와이어 본딩시 도 3에 도시된 바와 같이 리드 프레임(40)에 와이어 본딩을 위한 슬롯(slot)(S)을 형성해야 하며 이에 따라 리드 프레임의 면적 감소에 따른 문제점뿐만 아니라 공정 수가 추가되는 등의 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명은 리드 프레임을 포함하는 반도체 패키지에서 반도체 칩과 인쇄회로기판의 회로패턴을 전기적으로 접속하기 위한 와이어 본딩시의 문제점을 개선할 수 있는 다층구조 인쇄회로기판 및 이를 이용한 반도체 패키지를 제공하고자 한다.
이를 위해 본 발명의 일 실시예에 따른 다층구조 인쇄회로기판은 상하면에 제1 회로패턴이 형성되고, 상하면의 상기 제1 회로패턴을 전기적으로 연결하는 제1 비어홀이 형성된 코어절연층을 구비하는 코어층과; 상기 제1 회로패턴의 상하면에 각각 형성되며, 제2 비어홀이 형성된 제1 및 제2 절연층과; 상기 제1 절연층 상면에 형성된 리드 프레임과; 상기 제2 절연층 하면에 형성된 제2 회로패턴과; 상기 리드 프레임의 상면 및 상기 제2 회로패턴의 하면에 각각 형성된 PSR(Photo Solder Resist)층을 포함하는 것을 특징으로 한다.
또한, 본 발명의 다른 실시예에 따른 하는 다층구조 인쇄회로기판은 비어홀이 형성된 코어절연층과; 상기 코어절연층의 상면 또는 하면에 형성된 리드 프레임과; 상기 리드 프레임이 상기 코어절연층의 상면에 형성된 경우 상기 코어 절연층의 하면에 형성되고, 상기 리드 프레임이 상기 코어절연층의 하면에 형성된 경우 상기 코어 절연층의 상면에 각각 형성되는 회로패턴과; 상기 리드 프레임과 상기 회로패턴 상에 각각 형성된 절연층과, 상기 절연층 상에 각각 형성된 제3 회로패턴과; 상기 제3 회로패턴 상에 각각 형성된 PSR(Photo Solder Resist)층을 포함하는 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 반도체 패키지는 복수의 절연층과 전도성 패턴이 교대로 적층된 구조를 포함하는 인쇄회로기판(PCB)과; 상기 전도성 패턴과 전기적으로 접속하도록 상기 인쇄회로기판 상면에 탑재되는 반도체 칩과; 상기 인쇄회로기판 위에 상기 반도체 칩 전체를 덮도록 형성된 몰딩 부재를 포함하며, 상기 인쇄회로기판은 상기 복수의 절연층 사이에 상기 반도체 칩과 전기 접속되는 리드 프레임을 수용하고 있는 것을 특징으로 한다.
본 발명의 일 실시예의 반도체 패키지에서 상기 반도체 칩은 제1 반도체 칩과 상기 제1 반도체 칩 위에 접속층을 통해 전기 접속된 제2 반도체 칩을 포함하며, 상기 제1 반도체 칩은 범프에 의해 상기 인쇄회로기판 상의 회로패턴과 전기적으로 접속되고, 상기 제2 반도체 칩은 전도성 와이어에 의해 상기 인쇄회로기판 상의 상기 회로기턴과 전기적으로 접속되는 것을 특징으로 한다.
본 발명에 따른 다층구조 인쇄회로기판 및 이를 이용한 반도체 패키지에 의하면, 리드 프레임을 포함하는 반도체 패키지에서 리드 프레임을 인쇄회로기판의 내부에 형성함으로써 반도체 칩과 인쇄회로기판의 회로패턴을 전기적으로 접속하기 위한 와이어 본딩시 리드 프레임에 슬롯을 형성하지 않아도 되고 따라서 자유로운 위치에서 와이어 본딩이 가능하다.
또한 본 발명에 따른 다층구조 인쇄회로기판 및 이를 이용한 반도체 패키지에 의하면, 리드 프레임을 인쇄회로기판 내부에 형성함으로써 구성요소들 간의 열팽창 계수 차이로 인한 인쇄회로기판의 뒤틀림(warpage) 개선에 도움을 줄 뿐만 아니라 리드 아웃(lead out) 단자의 신호 재배선 시 입출력 단자의 수를 늘릴 수 있다.
도 1은 종래 기술에 따른 반도체 패키지의 구조를 나타낸 단면도이다.
도 2는 도 1의 평면도이다.
도 3은 도 1에 도시된 리드 프레임의 평면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지의 구조를 나타낸 단면도이다.
도 5는 도 4의 평면도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 패키지의 구조를 나타낸 단면도이다.
도 7은 본 발명의 제1 실시예에 따른 인쇄회로기판의 구조를 나타낸 단면도이다.
도 8 및 도 9는 도 7의 평면도로서, 도 8은 GND/POWER 리드 아웃(lead out) 구조를 나타낸 것이고, 도 9는 신호선 리드 아웃 구조를 나타낸 것이다.
도 10은 본 발명의 제2 실시예에 따른 인쇄회로기판의 구조를 나타낸 단면도이다.
도 11은 본 발명의 제3 실시예에 따른 인쇄회로기판의 구조를 나타낸 단면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자의 의도 또는 판례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 4는 본 발명의 제1 실시예에 따른 반도체 패키지의 구조를 나타낸 단면도이다.
도 4를 참조하면, 본 발명의 제1 실시예에 따른 반도체 패키지는 인쇄회로기판(PCB) 영역(100)과, 상기 인쇄회로기판 영역(100)의 상면에 형성된 반도체 칩 영역(150)과, 몰딩 영역(190)을 포함한다.
상기 인쇄회로기판 영역(100)은 인쇄회로기판(110)과, 상기 인쇄회로기판 내에 형성된 리드 프레임(120)을 포함한다. 즉, 본 발명에서 리드 프레임(120)은 인쇄회로기판(110)의 상면이 아니라 그 내부에 형성되어 있으며, 리드 프레임(120)을 포함하는 인쇄회로기판 영역(100)의 상세구조에 대해서는 후술하기로 한다.
상기 반도체 칩 영역(150)은 상기 인쇄회로기판(110) 상에 탑재되는 반도체 칩을 포함하는 영역으로, 상기 인쇄회로기판(110)의 상면 중앙에 탑재된 제1 및 제2 반도체 칩(151, 152)과, 상기 제1 및 제2 반도체 칩(151, 152) 사이에 형성되어 이들 칩을 전기적으로 접속하는 접속층(153)과, 상기 제1 반도체 칩(151)의 일면(하면)에 형성되며 인쇄회로기판(100) 위의 회로패턴에 각각 대응되도록 접속되는 복수 개의 범프(154)와, 상기 제2 반도체 칩(152)과 인쇄회로기판(100) 위의 회로패턴 각각을 전기적으로 접속하는 전도성 와이어(155) 및 상기 제1 반도체 칩(151)과 인쇄회로기판(100) 사이에 형성된 언더필(156)을 포함한다.
상기 몰딩 영역(190)은 반도체 칩 등을 외부 환경으로부터 보호하기 위해 인쇄회로기판 영역(100) 위에 상기 반도체 칩 영역(150) 전체를 덮도록 형성된다.
도 5는 도 4의 평면 구조를 나타낸 것으로, 인쇄회로기판(110)의 PSR층이 리드 프레임(120)의 내측 리드 부분 전면을 덮고 있으며, 도 3의 종래 구조에서와는 달리 리드 프레임(120)에 반도체 칩(152)과 전도성 와이어(155) 간의 본딩을 위한 슬롯(slot)(S)이 형성되지 않음을 알 수 있다.
도 6은 본 발명의 다른 실시예에 따른 반도체 패키지의 구조를 나타낸 단면도로서, 도 4에 도시된 일 실시예와의 차이점은 리드 프레임(220)의 외측 리드(221) 부분을 절곡한 것이며, 그 외는 도 4의 구성과 동일하므로 상세한 설명은 생략한다.
도 7 내지 도 11은 본 발명에 따른, 인쇄회로기판 내부에 리드 프레임을 구비하는 인쇄회로기판 영역의 구조를 예시적으로 나타낸 도면으로, 인쇄회로기판 내부의 임의의 층, 바람직하게는 절연층과 절연층 사이에 리드 프레임을 형성할 수 있음을 설명하기 위한 것이다.
먼저, 도 7은 본 발명의 제1 실시예에 따른 인쇄회로기판 영역의 구조를 나타낸 단면도로서, 본 실시예는 리드 프레임이 인쇄회로기판의 최상층인 PSR 층 바로 아래(층)에 형성된 예를 나타낸 것이다.
도 7을 참조하면, 본 실시예에 따른 인쇄회로기판(110)은 상하면에 제1 회로패턴(132)이 형성되고, 상하면의 상기 회로패턴(132)을 전기적으로 연결하는 비어홀(134)이 형성된 코어절연층(136)을 구비하는 코어층(130)과; 상기 코어층(130)의 상하면에 각각 형성되며 비어홀(144)이 형성된 제1 및 제2 절연층(140, 142)과; 상기 제1 절연층(140) 상면에 형성된 리드 프레임(120)과; 상기 제2 절연층(142) 하면에 형성된 제2 회로패턴(150)과; 상기 리드 프레임(120)의 상면 및 상기 제2 회로패턴(150)의 하면에 각각 형성된 PSR(Photo Solder Resist 또는 Photo imageable Solder Resist)층(160, 162)를 포함한다.
상기 제1 및 제2 절연층(140, 142)은 예를 들면, 프리프레그(prepreg)로 형성할 수 있다.
또한, 상기 리드 프레임(120)은 예를 들면, 구리, 니켈 또는 그 외의 금속들 또는 금속 합금과 같은 전기 및 열 전도성 물질로 형성할 수 있다.
상기 PSR층(160, 162)은 기판에 형성된 회로패턴을 외부환경으로부터 보호하고 솔더(solder) 또는 도금성분이 부착되는 것을 방지하기 위해 기판의 단자 부위 및 부품 실장부위를 제외한 나머지 부분에 PSR을 도포함으로써 형성할 수 있다.
도 8 및 도 9는 도 7의 평면도로서, 도 8은 GND/POWER 리드 아웃(lead out) 구조를 나타낸 것이고, 도 9는 신호선(signal) 리드 아웃 구조를 각각 나타낸 것으로, 리드 프레임에 와이어 본딩용 슬롯이 형성되지 않아 GND/POWER 리드 아웃 및 신호선 리드 아웃 시 입출력 단자의 수를 늘릴 수 있음을 알 수 있다.
도 10은 본 발명의 제2 실시예에 따른 인쇄회로기판 영역의 구조를 나타낸 단면도로서, 본 실시예는 리드 프레임이 인쇄회로기판의 코어절연층 바로 위에 형성된 예를 나타낸 것이다.
도 10을 참조하면, 본 실시예에 따른 인쇄회로기판(210)은 비어홀(234)이 형성된 코어절연층(230)과; 상기 코어절연층(230)의 상면에 형성된 리드 프레임(220)과; 상기 코어절연층(230)의 하면에 형성된 제1 회로패턴(240)과; 상기 리드 프레임(220)의 상면과 상기 제1 회로패턴(240)의 하면에 각각 형성된 제1 및 제2 절연층(250, 252)과; 상기 제1 절연층(250)의 상면과 상기 제2 절연층(252)의 하면에 각각 형성된 제2 및 제3 회로패턴(260, 262)과; 상기 제2 및 제3 회로패턴(260, 262)의 상면 및 하면에 각각 형성된 PSR(Photo Solder Resist 또는 Photo imageable Solder Resist)층(270, 272)을 포함한다.
도 11은 본 발명의 제3 실시예에 따른 인쇄회로기판 영역의 구조를 나타낸 단면도로서, 본 실시예는 리드 프레임이 인쇄회로기판의 코어절연층 바로 아래에 형성된 예를 나타낸 것이다.
도 11을 참조하면, 본 실시예에 따른 인쇄회로기판(310)은 비어홀(334)이 형성된 코어절연층(330)과; 상기 코어절연층(330)의 상면에 형성된 제1 회로패턴(340)과; 상기 코어절연층(330)의 하면에 형성된 리드 프레임(320)과; 상기 제1 회로패턴(340)의 상면과 상기 리드 프레임(320)의 하면에 각각 형성된 제1 및 제2 절연층(350, 352)과; 상기 제1 절연층(350)의 상면과 상기 제2 절연층(352)의 하면에 각각 형성된 제2 및 제3 회로패턴(360, 362)과; 상기 제2 및 제3 회로패턴(360, 362)의 상면 및 하면에 각각 형성된 PSR(Photo Solder Resist 또는 Photo imageable Solder Resist)층(370, 372)을 포함한다.
전술한 바와 같이, 본 실시예에 따른 다층구조 인쇄회로기판은 리드 프레임을 인쇄회로기판의 내부 예를 들면, PSR 바로 아래층, 코어절연층 바로 위층 또는 바로 아래층에 형성할 수 있으며, 개시된 실시예 외에도 복수의 절연층을 포함하는 경우 임의의 절연층과 절연층 사이에 형성할 수 있다.
이와 같이 본 발명에 따른 다층구조 인쇄회로기판은 리드 프레임을 인쇄회로기판의 내부에 형성함으로써 반도체 칩과 인쇄회로기판의 회로패턴을 전기적으로 접속하기 위한 와이어 본딩시 리드 프레임에 슬롯을 형성하지 않아도 되고 따라서 자유로운 위치에서 와이어 본딩이 가능하다.
또한 본 발명에 따른 다층구조 인쇄회로기판은 리드 프레임을 인쇄회로기판 내부에 형성함으로써 구성요소들 간의 열팽창 계수 차이로 인한 인쇄회로기판의 뒤틀림(warpage) 개선에 도움을 줄 뿐만 아니라 리드 아웃(lead out) 단자의 신호 재배선 시 입출력 단자의 수를 늘릴 수 있다.
한편, 본 발명의 상세한 설명 및 첨부도면에서는 구체적인 실시예에 관해 설명하였으나, 본 발명은 개시된 실시예에 한정되지 않고 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다. 따라서, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들을 포함하는 것으로 해석되어야 할 것이다.
100 : 인쇄회로기판(PCB) 영역
110, 210, 310 : 인쇄회로기판
120, 220, 320 : 리드 프레임
150 : 반도체 칩 영역
151, 152 : 제1 및 제2 반도체 칩
155 : 전도성 와이어
190 : 몰딩 영역

Claims (5)

  1. 상하면에 제1 회로패턴이 형성되고, 상하면의 상기 제1 회로패턴을 전기적으로 연결하는 제1 비어홀이 형성된 코어절연층을 구비하는 코어층과;
    상기 제1 회로패턴의 상하면에 각각 형성되며, 제2 비어홀이 형성된 제1 및 제2 절연층과;
    상기 제1 절연층 상면에 형성된 리드 프레임과;
    상기 제2 절연층 하면에 형성된 제2 회로패턴과;
    상기 리드 프레임의 상면 및 상기 제2 회로패턴의 하면에 각각 형성된 PSR(Photo Solder Resist)층을 포함하는 것을 특징으로 하는 다층구조 인쇄회로기판.
  2. 비어홀이 형성된 코어절연층과;
    상기 코어절연층의 상면 또는 하면에 형성된 리드 프레임과;
    상기 리드 프레임이 상기 코어절연층의 상면에 형성된 경우 상기 코어 절연층의 하면에 형성되고, 상기 리드 프레임이 상기 코어절연층의 하면에 형성된 경우 상기 코어 절연층의 상면에 각각 형성되는 회로패턴과;
    상기 리드 프레임과 상기 회로패턴 상에 각각 형성된 절연층과; 상기 절연층 상에 각각 형성된 제3 회로패턴과;
    상기 제3 회로패턴 상에 각각 형성된 PSR(Photo Solder Resist)층을 포함하는 것을 특징으로 하는 다층구조 인쇄회로기판.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 절연층, 상기 제1 절연층, 상기 제2 절연층 중 적어도 하나는 프리프레그(prepreg)로 이루어진 것을 특징으로 하는 다층구조 인쇄회로기판.
  4. 복수의 절연층과 전도성 패턴이 교대로 적층된 구조를 포함하는 인쇄회로기판(PCB)과;
    상기 전도성 패턴과 전기적으로 접속하도록 상기 인쇄회로기판 상면에 탑재되는 반도체 칩과;
    상기 인쇄회로기판 위에 상기 반도체 칩 전체를 덮도록 형성된 몰딩 부재를 포함하며,
    상기 인쇄회로기판은 상기 복수의 절연층 사이에 상기 반도체 칩과 전기 접속되는 리드 프레임을 수용하고 있는 것을 특징으로 하는 반도체 패키지.
  5. 제 4 항에 있어서, 상기 반도체 칩은
    제1 반도체 칩과 상기 제1 반도체 칩 위에 접속층을 통해 전기 접속된 제2 반도체 칩을 포함하며,
    상기 제1 반도체 칩은 범프에 의해 상기 인쇄회로기판 상의 회로패턴과 전기적으로 접속되고, 상기 제2 반도체 칩은 전도성 와이어에 의해 상기 인쇄회로기판 상의 상기 회로기턴과 전기적으로 접속되는 것을 특징으로 하는 반도체 패키지.
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