JP2002111218A - セラミック積層デバイス - Google Patents
セラミック積層デバイスInfo
- Publication number
- JP2002111218A JP2002111218A JP2001168059A JP2001168059A JP2002111218A JP 2002111218 A JP2002111218 A JP 2002111218A JP 2001168059 A JP2001168059 A JP 2001168059A JP 2001168059 A JP2001168059 A JP 2001168059A JP 2002111218 A JP2002111218 A JP 2002111218A
- Authority
- JP
- Japan
- Prior art keywords
- ceramic
- ceramic body
- multilayer
- dielectric constant
- low
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Waveguides (AREA)
- Surface Acoustic Wave Elements And Circuit Networks Thereof (AREA)
- Ceramic Capacitors (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
(57)【要約】
【課題】 高機能化、小形化、低背化、製造の容易さ、
及び信頼性の向上を実現したセラミック積層デバイスを
提供する。 【解決手段】 セラミック積層デバイスは、層間ビアホ
ール３を介して電気的に接続された多層配線パターン２
を備えた第１のセラミック体１と、層間ビアホール３を
介して電気的に接続された多層配線パターン２を備えた
第２のセラミック体と、前記第１及び第２のセラミック
体に挟まれた熱硬化性樹脂シート１７とを含み、前記熱
硬化性樹脂シートは、前記第１のセラミック体の前記多
層配線パターンのいずれかと前記第２のセラミック体の
前記多層配線パターンのいずれかとを電気的に接続する
導電性樹脂が充填された貫通孔を備える。
及び信頼性の向上を実現したセラミック積層デバイスを
提供する。 【解決手段】 セラミック積層デバイスは、層間ビアホ
ール３を介して電気的に接続された多層配線パターン２
を備えた第１のセラミック体１と、層間ビアホール３を
介して電気的に接続された多層配線パターン２を備えた
第２のセラミック体と、前記第１及び第２のセラミック
体に挟まれた熱硬化性樹脂シート１７とを含み、前記熱
硬化性樹脂シートは、前記第１のセラミック体の前記多
層配線パターンのいずれかと前記第２のセラミック体の
前記多層配線パターンのいずれかとを電気的に接続する
導電性樹脂が充填された貫通孔を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、主として携帯電話
機などの高周波無線機器で用いられるセラミック積層デ
バイス、殊にセラミック積層ＲＦデバイスに関する。
機などの高周波無線機器で用いられるセラミック積層デ
バイス、殊にセラミック積層ＲＦデバイスに関する。
【０００２】
【従来の技術】近年、セラミック積層デバイス、殊に高
周波領域(radio frequency)で動作するセラミック積層
ＲＦデバイスは携帯電話機などの高周波無線機器の小形
化に大いに貢献するものとして大変注目されている。以
下に図面を参照しながら、従来のセラミック積層ＲＦデ
バイスの一例について説明する。
周波領域(radio frequency)で動作するセラミック積層
ＲＦデバイスは携帯電話機などの高周波無線機器の小形
化に大いに貢献するものとして大変注目されている。以
下に図面を参照しながら、従来のセラミック積層ＲＦデ
バイスの一例について説明する。
【０００３】図１２は、従来のセラミック積層ＲＦデバ
イスの断面図を示すものである。図１２において、１０
１は低温焼結セラミック体である。１０２は多層配線導
体で、ＲＦ回路を構成する。１０３は層間ビアホール、
１０５はチップ抵抗、チップコンデンサ、チップインダ
クタ、パッケージ入り半導体などのチップ部品である。
１０５は金属キャップ１０７で回路のシールドを行う。
イスの断面図を示すものである。図１２において、１０
１は低温焼結セラミック体である。１０２は多層配線導
体で、ＲＦ回路を構成する。１０３は層間ビアホール、
１０５はチップ抵抗、チップコンデンサ、チップインダ
クタ、パッケージ入り半導体などのチップ部品である。
１０５は金属キャップ１０７で回路のシールドを行う。
【０００４】以上のように構成された従来のセラミック
積層ＲＦデバイスについて、その動作について説明す
る。
積層ＲＦデバイスについて、その動作について説明す
る。
【０００５】まず、多層配線導体１０２は、複数のチッ
プ部品１０５間を電気的に接続すると共に、低温焼結セ
ラミック体１０１内において、内層コンデンサや内層イ
ンダクタを形成する。これらの部品は、全体としてＲＦ
回路を形成し、例えば、ＲＦ積層スイッチなどのセラミ
ック積層ＲＦデバイスとして機能する。
プ部品１０５間を電気的に接続すると共に、低温焼結セ
ラミック体１０１内において、内層コンデンサや内層イ
ンダクタを形成する。これらの部品は、全体としてＲＦ
回路を形成し、例えば、ＲＦ積層スイッチなどのセラミ
ック積層ＲＦデバイスとして機能する。
【０００６】また、図１２は、従来のセラミック積層Ｒ
Ｆデバイスの構成を示すブロック図である。これらは、
それぞれが積層フィルタ（図１３の（ａ））、表面弾性
波（surface acoustic wave：ＳＡＷ）フィルタ（図１
３の（ｂ））、ＲＦスイッチ（図１３の（ｃ））として
機能する別個の独立したデバイスとして存在する。
Ｆデバイスの構成を示すブロック図である。これらは、
それぞれが積層フィルタ（図１３の（ａ））、表面弾性
波（surface acoustic wave：ＳＡＷ）フィルタ（図１
３の（ｂ））、ＲＦスイッチ（図１３の（ｃ））として
機能する別個の独立したデバイスとして存在する。
【０００７】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、上面に実装されたチップ部品を保護する
封止樹脂やキャビティ構造を封止する封止金属ふた（金
属キャップ１０７）を有しないので、封止を必要とする
半導体ベアチップやＳＡＷフィルタを取り込むことはで
きないという問題点を有していた。ここで、従来例の金
属キャップ１０７は、単に電磁シールドを行うものであ
り、封止する機能はないため、これらの部品を実装する
ことはできない。
うな構成では、上面に実装されたチップ部品を保護する
封止樹脂やキャビティ構造を封止する封止金属ふた（金
属キャップ１０７）を有しないので、封止を必要とする
半導体ベアチップやＳＡＷフィルタを取り込むことはで
きないという問題点を有していた。ここで、従来例の金
属キャップ１０７は、単に電磁シールドを行うものであ
り、封止する機能はないため、これらの部品を実装する
ことはできない。
【０００８】また、上記構成は、単一のセラミック体を
用いている。これに対して、高容量のコンデンサを内蔵
させるなどによってさらに多機能なデバイスとするため
には、特開平４−７９６０１号（対応する米国特許：米
国特許第５４０６２３５号）に示されているように互い
に異なる比誘電率を有するセラミック体等の誘電体を一
体形成するという方法が考えられる。その例として、例
えば、異なる組成のセラミック体を一体焼成する方法が
ある。しかし、組成の異なるセラミック体の収縮率等は
それぞれ異なり、一体焼成での形成は非常に困難であ
る。また、異なる比誘電率のセラミック体について一体
形成されたセラミック体では、その異なる比誘電率のセ
ラミック体間に、デバイス特性に影響を与える浮遊容量
を生じる場合がある。
用いている。これに対して、高容量のコンデンサを内蔵
させるなどによってさらに多機能なデバイスとするため
には、特開平４−７９６０１号（対応する米国特許：米
国特許第５４０６２３５号）に示されているように互い
に異なる比誘電率を有するセラミック体等の誘電体を一
体形成するという方法が考えられる。その例として、例
えば、異なる組成のセラミック体を一体焼成する方法が
ある。しかし、組成の異なるセラミック体の収縮率等は
それぞれ異なり、一体焼成での形成は非常に困難であ
る。また、異なる比誘電率のセラミック体について一体
形成されたセラミック体では、その異なる比誘電率のセ
ラミック体間に、デバイス特性に影響を与える浮遊容量
を生じる場合がある。
【０００９】そこで、本発明の目的は、半導体ベアチッ
プやＳＡＷフィルタを取り入れることができるセラミッ
ク積層デバイスを提供することである。またもう一つの
目的は、デバイスの高機能化、小形化、低背化、製造の
容易さ、信頼性の向上を図ることである。さらに別の目
的は、上記セラミック積層デバイスについて最適回路設
計で複数機能を組み合わせた時の総合性能の向上を果た
すことである。
プやＳＡＷフィルタを取り入れることができるセラミッ
ク積層デバイスを提供することである。またもう一つの
目的は、デバイスの高機能化、小形化、低背化、製造の
容易さ、信頼性の向上を図ることである。さらに別の目
的は、上記セラミック積層デバイスについて最適回路設
計で複数機能を組み合わせた時の総合性能の向上を果た
すことである。
【００１０】
【課題を解決するための手段】本発明に係るセラミック
積層デバイスは、層間ビアホールを介して電気的に接続
された多層配線パターンを備えた第１のセラミック体
と、層間ビアホールを介して電気的に接続された多層配
線パターンを備えた第２のセラミック体と、前記第１及
び第２のセラミック体の間に挟まれた熱硬化性樹脂シー
トとからなり、前記熱硬化性樹脂シートは、前記第１の
セラミック体の前記多層配線パターンのいずれかと、前
記第２のセラミック体の前記多層配線パターンのいずれ
かとを互いに電気的に接続する導電性樹脂が充填された
貫通孔を備えることを特徴とする。
積層デバイスは、層間ビアホールを介して電気的に接続
された多層配線パターンを備えた第１のセラミック体
と、層間ビアホールを介して電気的に接続された多層配
線パターンを備えた第２のセラミック体と、前記第１及
び第２のセラミック体の間に挟まれた熱硬化性樹脂シー
トとからなり、前記熱硬化性樹脂シートは、前記第１の
セラミック体の前記多層配線パターンのいずれかと、前
記第２のセラミック体の前記多層配線パターンのいずれ
かとを互いに電気的に接続する導電性樹脂が充填された
貫通孔を備えることを特徴とする。
【００１１】上記セラミック体は、その内部に少なくと
も一層の配線パターンを有しており、各配線パターンは
層間ビアホールで電気的に接続されている。ここで、セ
ラミック体としては、例えば、比誘電率が１０以上の高
誘電率系の誘電体や、比誘電率が１０未満の低誘電率系
の誘電体のいずれも用いることができる。高誘電率系の
誘電体としては、Ｂｉ−Ｃａ−Ｎｂ−Ｏ系（比誘電率約
５８）、Ｂａ−Ｔｉ−Ｏ系、Ｚｒ（Ｍｇ，Ｚｎ，Ｎｂ）
Ｔｉ−Ｍｎ−Ｏ系等の誘電体を用いることができる。ま
た、低誘電率系の誘電体としては、アルミナほう珪酸ガ
ラス系（比誘電率７）、フォルステライト(forsterite)
系のセラミック材料等を用いることができる。また、熱
硬化性樹脂としては、例えば、エポキシ樹脂、フェノー
ル樹脂、シアネート樹脂等を用いることができる。
も一層の配線パターンを有しており、各配線パターンは
層間ビアホールで電気的に接続されている。ここで、セ
ラミック体としては、例えば、比誘電率が１０以上の高
誘電率系の誘電体や、比誘電率が１０未満の低誘電率系
の誘電体のいずれも用いることができる。高誘電率系の
誘電体としては、Ｂｉ−Ｃａ−Ｎｂ−Ｏ系（比誘電率約
５８）、Ｂａ−Ｔｉ−Ｏ系、Ｚｒ（Ｍｇ，Ｚｎ，Ｎｂ）
Ｔｉ−Ｍｎ−Ｏ系等の誘電体を用いることができる。ま
た、低誘電率系の誘電体としては、アルミナほう珪酸ガ
ラス系（比誘電率７）、フォルステライト(forsterite)
系のセラミック材料等を用いることができる。また、熱
硬化性樹脂としては、例えば、エポキシ樹脂、フェノー
ル樹脂、シアネート樹脂等を用いることができる。
【００１２】また、本発明に係るセラミック積層デバイ
スは、前記セラミック積層デバイスであって、前記各セ
ラミック体は、積層一体焼成された低温焼結セラミック
体であることを特徴とする。
スは、前記セラミック積層デバイスであって、前記各セ
ラミック体は、積層一体焼成された低温焼結セラミック
体であることを特徴とする。
【００１３】さらに、本発明に係るセラミック積層デバ
イスは、前記セラミック積層デバイスであって、前記第
１及び第２のセラミック体は、前記熱硬化性樹脂シート
と熱硬化して一体化したことを特徴とする。
イスは、前記セラミック積層デバイスであって、前記第
１及び第２のセラミック体は、前記熱硬化性樹脂シート
と熱硬化して一体化したことを特徴とする。
【００１４】またさらに、本発明に係るセラミック積層
デバイスは、前記セラミック積層デバイスであって、前
記第１及び第２のセラミック体は、比誘電率が互いに異
なることを特徴とする。
デバイスは、前記セラミック積層デバイスであって、前
記第１及び第２のセラミック体は、比誘電率が互いに異
なることを特徴とする。
【００１５】このように比誘電率が互いに異なるセラミ
ック体の間にセラミック体より低い誘電率を有する熱硬
化性樹脂を挟み込むことによって、比誘電率の異なるセ
ラミック体の間に生じる浮遊容量を減少させることがで
き、デバイス特性を向上させることができる。また、セ
ラミック体と熱硬化性樹脂シートとの界面にパターン形
成をすることによって、各セラミック体の内部に構成す
る多層配線パターン等の回路の間で発生するインピーダ
ンス不整合を調整して、損失発生を回避することができ
る。なお、熱硬化性樹脂は非常に低い比誘電率を有する
ため、セラミック体との界面に形成した各パターンの間
の相互干渉は少なく、良好なデバイス特性が得られる。
ック体の間にセラミック体より低い誘電率を有する熱硬
化性樹脂を挟み込むことによって、比誘電率の異なるセ
ラミック体の間に生じる浮遊容量を減少させることがで
き、デバイス特性を向上させることができる。また、セ
ラミック体と熱硬化性樹脂シートとの界面にパターン形
成をすることによって、各セラミック体の内部に構成す
る多層配線パターン等の回路の間で発生するインピーダ
ンス不整合を調整して、損失発生を回避することができ
る。なお、熱硬化性樹脂は非常に低い比誘電率を有する
ため、セラミック体との界面に形成した各パターンの間
の相互干渉は少なく、良好なデバイス特性が得られる。
【００１６】また、本発明に係るセラミック積層デバイ
スは、前記セラミック積層デバイスであって、層間ビア
ホールを介して電気的に接続された多層配線パターンを
備えた第３のセラミック体と、前記第２及び第３のセラ
ミック体との間に挟まれた熱硬化性樹脂シートとをさら
に備え、前記第１のセラミック体は、比誘電率が１０未
満であって、前記第２のセラミック体は、比誘電率が１
０以上であって、前記第３のセラミック体は、比誘電率
が１０未満であることを特徴とする。
スは、前記セラミック積層デバイスであって、層間ビア
ホールを介して電気的に接続された多層配線パターンを
備えた第３のセラミック体と、前記第２及び第３のセラ
ミック体との間に挟まれた熱硬化性樹脂シートとをさら
に備え、前記第１のセラミック体は、比誘電率が１０未
満であって、前記第２のセラミック体は、比誘電率が１
０以上であって、前記第３のセラミック体は、比誘電率
が１０未満であることを特徴とする。
【００１７】さらに、本発明に係るセラミック積層デバ
イスは、前記セラミック積層デバイスであって、前記第
１及び第３のセラミック体は、実質的に同一の厚さであ
り、前記第２のセラミック体は、前記１及び第３のセラ
ミック体より厚いことを特徴とする。
イスは、前記セラミック積層デバイスであって、前記第
１及び第３のセラミック体は、実質的に同一の厚さであ
り、前記第２のセラミック体は、前記１及び第３のセラ
ミック体より厚いことを特徴とする。
【００１８】さらに、本発明に係るセラミック積層デバ
イスは、前記セラミック積層デバイスであって、前記第
１及び第２のセラミック体は、互いに異なる厚みをもつ
ことを特徴とする。
イスは、前記セラミック積層デバイスであって、前記第
１及び第２のセラミック体は、互いに異なる厚みをもつ
ことを特徴とする。
【００１９】またさらに、本発明に係るセラミック積層
デバイスは、前記セラミック積層デバイスであって、前
記第２のセラミック体の他のセラミック体と対向してい
ない面にランドグリッドアレー端子電極を備えることを
特徴とする。
デバイスは、前記セラミック積層デバイスであって、前
記第２のセラミック体の他のセラミック体と対向してい
ない面にランドグリッドアレー端子電極を備えることを
特徴とする。
【００２０】ここで、ランドグリッドアレー(Land Grid
Array)端子電極は、セラミック積層デバイスを配線基
板上に配置する際に、配線基板との電気的な接続に利用
される。
Array)端子電極は、セラミック積層デバイスを配線基
板上に配置する際に、配線基板との電気的な接続に利用
される。
【００２１】また、本発明に係るセラミック積層デバイ
スは、前記セラミック積層デバイスであって、前記第２
のセラミック体と前記ランドグリッドアレー端子電極と
の間に挟まれた熱硬化性樹脂シートを備えることを特徴
とする。
スは、前記セラミック積層デバイスであって、前記第２
のセラミック体と前記ランドグリッドアレー端子電極と
の間に挟まれた熱硬化性樹脂シートを備えることを特徴
とする。
【００２２】このように積層されたセラミック体のうち
下層側のセラミック体の底面と、その底面に設けられた
ランドグリッドアレー端子電極との間に熱硬化性樹脂を
挟み込むことによって、底面のセラミック体の落下強度
を向上させることができる。また、セラミック体より低
い比誘電率を有する熱硬化性樹脂を挟み込むことで配線
基板との寄生成分を低減させることができると共に、イ
ンピーダンスマッチングを変化させることができ、回路
設計の自由度を向上させることができる。
下層側のセラミック体の底面と、その底面に設けられた
ランドグリッドアレー端子電極との間に熱硬化性樹脂を
挟み込むことによって、底面のセラミック体の落下強度
を向上させることができる。また、セラミック体より低
い比誘電率を有する熱硬化性樹脂を挟み込むことで配線
基板との寄生成分を低減させることができると共に、イ
ンピーダンスマッチングを変化させることができ、回路
設計の自由度を向上させることができる。
【００２３】さらに、本発明に係るセラミック積層デバ
イスは、前記セラミック積層デバイスであって、前記第
１のセラミック体は、前記第２のセラミック体と対向し
ていない面に、半導体ベアチップと電極部が気密封止さ
れたＳＡＷフィルタとが電極部を対向させて実装され、
上部を封止樹脂でコーティングされたことを特徴とす
る。
イスは、前記セラミック積層デバイスであって、前記第
１のセラミック体は、前記第２のセラミック体と対向し
ていない面に、半導体ベアチップと電極部が気密封止さ
れたＳＡＷフィルタとが電極部を対向させて実装され、
上部を封止樹脂でコーティングされたことを特徴とす
る。
【００２４】ここで、半導体ベアチップとしては、バイ
ポーラトランジスタ、ＦＥＴ、ダイオード、ＩＣなどが
あり、シリコンやその他の化合物半導体で構成される。
また、ＳＡＷフィルタは、水晶、リチウムタンタレート
（ＬｉＴａＯ３）、リチウムナイオベート（ＬｉＮｂＯ
３）などの単結晶圧電基板を用いて形成されている。こ
の半導体ベアチップとＳＡＷフィルタは、例えばスタッ
ドバンプボンディング（ＳＢＢ）法やＧＧＩ（Ｇｏｌｄ
ｔｏ Ｇｏｌｄ Ｉｎｔｅｒｃｏｎｅｃｔｉｏｎ）等
のバンプ接続などの方法により、電極部を実装するセラ
ミック体の面に対向させて電気的に接続する、フェース
ダウン実装することができる。
ポーラトランジスタ、ＦＥＴ、ダイオード、ＩＣなどが
あり、シリコンやその他の化合物半導体で構成される。
また、ＳＡＷフィルタは、水晶、リチウムタンタレート
（ＬｉＴａＯ３）、リチウムナイオベート（ＬｉＮｂＯ
３）などの単結晶圧電基板を用いて形成されている。こ
の半導体ベアチップとＳＡＷフィルタは、例えばスタッ
ドバンプボンディング（ＳＢＢ）法やＧＧＩ（Ｇｏｌｄ
ｔｏ Ｇｏｌｄ Ｉｎｔｅｒｃｏｎｅｃｔｉｏｎ）等
のバンプ接続などの方法により、電極部を実装するセラ
ミック体の面に対向させて電気的に接続する、フェース
ダウン実装することができる。
【００２５】またさらに、本発明に係るセラミック積層
デバイスは、前記セラミック積層デバイスであって、前
記第１のセラミック体は、上方に凹部を持つキャビティ
型セラミック体であって、前記第１のセラミック体は、
前記凹部の底面に、半導体ベアチップとＳＡＷフィルタ
とが電極部を対向させて実装され、上部を封止樹脂でコ
ーティングされたことを特徴とする。
デバイスは、前記セラミック積層デバイスであって、前
記第１のセラミック体は、上方に凹部を持つキャビティ
型セラミック体であって、前記第１のセラミック体は、
前記凹部の底面に、半導体ベアチップとＳＡＷフィルタ
とが電極部を対向させて実装され、上部を封止樹脂でコ
ーティングされたことを特徴とする。
【００２６】また、本発明に係るセラミック積層デバイ
スは、前記セラミック積層デバイスであって、前記第１
のセラミック体は、穴開き部を含む穴開き型セラミック
体であって、前記第１のセラミック体は、前記穴開き部
の底面を構成する前記熱硬化性樹脂シートの面に、半導
体ベアチップとＳＡＷフィルタが電極部を対向させて実
装され、上部を封止樹脂でコーティングされていること
を特徴とする。
スは、前記セラミック積層デバイスであって、前記第１
のセラミック体は、穴開き部を含む穴開き型セラミック
体であって、前記第１のセラミック体は、前記穴開き部
の底面を構成する前記熱硬化性樹脂シートの面に、半導
体ベアチップとＳＡＷフィルタが電極部を対向させて実
装され、上部を封止樹脂でコーティングされていること
を特徴とする。
【００２７】さらに、本発明に係るセラミック積層デバ
イスは、前記セラミック積層デバイスであって、前記第
１のセラミック体は、比誘電率が１０未満であり、前記
第２のセラミック体は、比誘電率が１０以上であること
を特徴とする。
イスは、前記セラミック積層デバイスであって、前記第
１のセラミック体は、比誘電率が１０未満であり、前記
第２のセラミック体は、比誘電率が１０以上であること
を特徴とする。
【００２８】またさらに、本発明に係るセラミック積層
デバイスは、前記セラミック積層デバイスであって、前
記半導体ベアチップは、ＵＨＦ帯以上の周波数で動作す
る半導体ベアチップを含むことを特徴とする。
デバイスは、前記セラミック積層デバイスであって、前
記半導体ベアチップは、ＵＨＦ帯以上の周波数で動作す
る半導体ベアチップを含むことを特徴とする。
【００２９】また、本発明に係るセラミック積層デバイ
スは、前記セラミック積層デバイスであって、前記半導
体ベアチップは、ＰＩＮダイオードを含むことを特徴と
する。
スは、前記セラミック積層デバイスであって、前記半導
体ベアチップは、ＰＩＮダイオードを含むことを特徴と
する。
【００３０】さらに、本発明に係るセラミック積層デバ
イスは、前記セラミック積層デバイスであって、前記Ｓ
ＡＷフィルタは、不平衡入力平衡出力の端子構造を持つ
ことを特徴とする。
イスは、前記セラミック積層デバイスであって、前記Ｓ
ＡＷフィルタは、不平衡入力平衡出力の端子構造を持つ
ことを特徴とする。
【００３１】本発明に係るセラミック積層デバイスは、
層間ビアホールを介して電気的に接続された多層配線パ
ターンを備えた第１のセラミック体と、層間ビアホール
を介して電気的に接続された多層配線パターンを備えた
第２のセラミック体とが順に積層されており、前記第１
のセラミック体は、前記第２のセラミック体と対向して
いない面に、半導体ベアチップと電極部が気密封止され
たＳＡＷフィルタとが電極部を対向させて実装され、上
部を封止樹脂でコーティングされ、前記第２のセラミッ
ク体は、前記第１のセラミック体と対向していない面
に、ランドグリッドアレー端子電極が設けられているこ
とを特徴とする。
層間ビアホールを介して電気的に接続された多層配線パ
ターンを備えた第１のセラミック体と、層間ビアホール
を介して電気的に接続された多層配線パターンを備えた
第２のセラミック体とが順に積層されており、前記第１
のセラミック体は、前記第２のセラミック体と対向して
いない面に、半導体ベアチップと電極部が気密封止され
たＳＡＷフィルタとが電極部を対向させて実装され、上
部を封止樹脂でコーティングされ、前記第２のセラミッ
ク体は、前記第１のセラミック体と対向していない面
に、ランドグリッドアレー端子電極が設けられているこ
とを特徴とする。
【００３２】また、本発明に係るセラミック積層デバイ
スは、前記セラミック積層デバイスであって、前記第１
及び第２のセラミック体は、比誘電率が互いに異なるこ
とを特徴とする。
スは、前記セラミック積層デバイスであって、前記第１
及び第２のセラミック体は、比誘電率が互いに異なるこ
とを特徴とする。
【００３３】さらに、本発明に係るセラミック積層デバ
イスは、前記セラミック積層デバイスであって、前記第
１のセラミック体は、上方に凹部を持つキャビティ型セ
ラミック体であって、前記第１のセラミック体は、前記
半導体ベアチップと前記ＳＡＷフィルタとが電極部を前
記凹部の底面に対向させて実装され、上部を封止樹脂で
コーティングされたことを特徴とする。
イスは、前記セラミック積層デバイスであって、前記第
１のセラミック体は、上方に凹部を持つキャビティ型セ
ラミック体であって、前記第１のセラミック体は、前記
半導体ベアチップと前記ＳＡＷフィルタとが電極部を前
記凹部の底面に対向させて実装され、上部を封止樹脂で
コーティングされたことを特徴とする。
【００３４】またさらに、本発明に係るセラミック積層
デバイスは、前記セラミック積層デバイスであって、層
間ビアホールを介して電気的に接続された多層配線パタ
ーンを備えた第３のセラミック体をさらに備え、前記第
３のセラミック体は、前記第２のセラミック体の前記第
１のセラミック体と対向していない面に積層され、前記
第１のセラミック体は、比誘電率が１０未満であり、前
記第２のセラミック体は、比誘電率が１０以上であり、
前記第３のセラミック体は、比誘電率が１０未満である
ことを特徴とする。
デバイスは、前記セラミック積層デバイスであって、層
間ビアホールを介して電気的に接続された多層配線パタ
ーンを備えた第３のセラミック体をさらに備え、前記第
３のセラミック体は、前記第２のセラミック体の前記第
１のセラミック体と対向していない面に積層され、前記
第１のセラミック体は、比誘電率が１０未満であり、前
記第２のセラミック体は、比誘電率が１０以上であり、
前記第３のセラミック体は、比誘電率が１０未満である
ことを特徴とする。
【００３５】本発明に係るセラミック積層デバイスは、
層間ビアホールを介して電気的に接続された多層配線パ
ターンを備え、上方に凹部を持つキャビティ型セラミッ
ク体からなる第１のセラミック体と、層間ビアホールを
介して電気的に接続された多層配線パターンを備えた第
２のセラミック体とが順に積層されており、前記第１の
セラミック体は、前記凹部の底面に、半導体ベアチップ
と電極部が気密封止されたＳＡＷフィルタとが電極部を
対向させて実装され、上部を封止樹脂でコーティングさ
れていることを特徴とするセラミック積層デバイス。
層間ビアホールを介して電気的に接続された多層配線パ
ターンを備え、上方に凹部を持つキャビティ型セラミッ
ク体からなる第１のセラミック体と、層間ビアホールを
介して電気的に接続された多層配線パターンを備えた第
２のセラミック体とが順に積層されており、前記第１の
セラミック体は、前記凹部の底面に、半導体ベアチップ
と電極部が気密封止されたＳＡＷフィルタとが電極部を
対向させて実装され、上部を封止樹脂でコーティングさ
れていることを特徴とするセラミック積層デバイス。
【００３６】また、本発明に係るセラミック積層デバイ
スは、前記セラミック積層デバイスであって、前記第１
のセラミック体は、前記第２のセラミック体と対向して
いない面の平坦部に形成された電極パターンからなるア
レーアンテナを有することを特徴とする。
スは、前記セラミック積層デバイスであって、前記第１
のセラミック体は、前記第２のセラミック体と対向して
いない面の平坦部に形成された電極パターンからなるア
レーアンテナを有することを特徴とする。
【００３７】本発明に係る移動体通信機は、前記セラミ
ック積層デバイスを備えたことを特徴とする。
ック積層デバイスを備えたことを特徴とする。
【００３８】ここで移動体通信機とは、例えば、携帯電
話機等である。上記の通りセラミック積層デバイスを小
型化、高機能化できるので、このセラミック積層デバイ
スを組み込んだ携帯電話機も小型化、高機能化できる。
話機等である。上記の通りセラミック積層デバイスを小
型化、高機能化できるので、このセラミック積層デバイ
スを組み込んだ携帯電話機も小型化、高機能化できる。
【００３９】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。なお、同一符号を付
した部分は、実質的に同一の部分を示している。
て、図面を参照しながら説明する。なお、同一符号を付
した部分は、実質的に同一の部分を示している。
【００４０】（実施の形態１）本発明の実施の形態１に
係るセラミック積層デバイスは、図１の断面図に示すよ
うに、上層側に比誘電率５８の高誘電率系のセラミック
体１５、下層側に比誘電率７の低誘電率系のセラミック
体１４であって、その間に比誘電率が約４の熱硬化性樹
脂である接合樹脂１７を挟みこんでいる。各セラミック
体１４、１５は、内部に銅又は銀からなる複数の配線導
体がビアホールを介して電気的に接続された多層配線導
体２を含んでいる。さらに、２つのセラミック体１４、
１５の間に挟み込まれた接合樹脂１７には、上下のセラ
ミック体の各多層配線パターンの間を互いに電気的に接
続する導電性樹脂が充填された複数個の貫通孔が設けら
れている。これによって、異なる比誘電率を有する２つ
のセラミック体をそのまま接触させた場合に比べて、２
つのセラミック体の間に生じる浮遊容量を減少させるこ
とができる。また、下層側の低誘電率系のセラミック体
１４の底面にランドグリッドアレー端子電極７を設けて
いる。さらに、このセラミック体１４の底面とランドグ
リッドアレー端子電極７との間にもう一つの熱硬化性樹
脂である接合樹脂１８を挟みこんでいる。これによって
デバイスとしての強度を高めることができる。
係るセラミック積層デバイスは、図１の断面図に示すよ
うに、上層側に比誘電率５８の高誘電率系のセラミック
体１５、下層側に比誘電率７の低誘電率系のセラミック
体１４であって、その間に比誘電率が約４の熱硬化性樹
脂である接合樹脂１７を挟みこんでいる。各セラミック
体１４、１５は、内部に銅又は銀からなる複数の配線導
体がビアホールを介して電気的に接続された多層配線導
体２を含んでいる。さらに、２つのセラミック体１４、
１５の間に挟み込まれた接合樹脂１７には、上下のセラ
ミック体の各多層配線パターンの間を互いに電気的に接
続する導電性樹脂が充填された複数個の貫通孔が設けら
れている。これによって、異なる比誘電率を有する２つ
のセラミック体をそのまま接触させた場合に比べて、２
つのセラミック体の間に生じる浮遊容量を減少させるこ
とができる。また、下層側の低誘電率系のセラミック体
１４の底面にランドグリッドアレー端子電極７を設けて
いる。さらに、このセラミック体１４の底面とランドグ
リッドアレー端子電極７との間にもう一つの熱硬化性樹
脂である接合樹脂１８を挟みこんでいる。これによって
デバイスとしての強度を高めることができる。
【００４１】ここで、比誘電率が１０以上の高誘電率系
のセラミック体としては、Ｂｉ−Ｃａ−Ｎｂ−Ｏ系（比
誘電率５８）を用いることができるが、これに限られ
ず、例えば、Ｂａ−Ｔｉ−Ｏ系、Ｚｒ（Ｍｇ，Ｚｎ，Ｎ
ｂ）−Ｔｉ−Ｍｎ−Ｏ系等のセラミック材料を用いるこ
とができる。また、比誘電率が１０未満の低誘電率系の
セラミック体としては、アルミナほう珪酸ガラス系（比
誘電率７）を用いることができるが、これに限られず、
例えば、フォルステライト系のセラミック材料を用いる
ことができる。
のセラミック体としては、Ｂｉ−Ｃａ−Ｎｂ−Ｏ系（比
誘電率５８）を用いることができるが、これに限られ
ず、例えば、Ｂａ−Ｔｉ−Ｏ系、Ｚｒ（Ｍｇ，Ｚｎ，Ｎ
ｂ）−Ｔｉ−Ｍｎ−Ｏ系等のセラミック材料を用いるこ
とができる。また、比誘電率が１０未満の低誘電率系の
セラミック体としては、アルミナほう珪酸ガラス系（比
誘電率７）を用いることができるが、これに限られず、
例えば、フォルステライト系のセラミック材料を用いる
ことができる。
【００４２】多層配線導体２は、低温焼結セラミック体
１４、１５内において、内層コンデンサや内層インダク
タを形成する。積層一体焼成された低温焼結セラミック
体の中に形成される多層配線パターンは銅または銀から
なり、前記配線パターン間の所望箇所には層間ビアホー
ル３を配して電気的に接続する。多層配線パターンの各
層のパターンは、例えばスクリーン印刷などの方法で形
成し、層間ビアホールは誘電体シートにパンチャーで穴
開けし導体ペーストを印刷などの方法で充填して形成す
る。
１４、１５内において、内層コンデンサや内層インダク
タを形成する。積層一体焼成された低温焼結セラミック
体の中に形成される多層配線パターンは銅または銀から
なり、前記配線パターン間の所望箇所には層間ビアホー
ル３を配して電気的に接続する。多層配線パターンの各
層のパターンは、例えばスクリーン印刷などの方法で形
成し、層間ビアホールは誘電体シートにパンチャーで穴
開けし導体ペーストを印刷などの方法で充填して形成す
る。
【００４３】さらに、この多層配線導体２を内部に備え
たセラミック体１４、１５の形成方法について、低誘電
率系のセラミック体の場合を例として以下に詳述する。
まず、アルミナほう珪酸等のセラミック粉末に、低融点
ガラスフリット、有機バインダ、有機溶剤を混合して得
られたスラリを成形したガラスセラミック基板からなる
グリーンシートを得る。このグリーンシートに上下のセ
ラミック体の配線を電気的に接続する複数のビアホール
をパンチング又はレーザ加工で穿孔して形成する。次
に、銀、銅、又は金等の粉末を主成分とする導電性ペー
ストを用いてグリーンシート上にストリップラインやコ
ンデンサ電極等の配線パターンを印刷する。また、各グ
リーンシート上の各ビアホール内にも同様に導電性ペー
ストを充填する。次いで、複数枚のグリーンシートを電
気的な接続が確実に行われるように正確に位置合わせを
して積層し、所定条件で加温、加圧して一体化すること
によって一体化されたグリーンシート積層体を得ること
ができる。さらに、この積層体を乾燥後、酸化雰囲気の
焼成炉にて約４００℃〜５００℃の温度範囲で焼成し、
グリーンシート中の有機バインダをバーンアウトする。
次いで、導電体の主成分として銀又は金の粉末を用いた
場合には、上記焼成雰囲気としては空気中等の酸化雰囲
気下で約８５０℃〜９５０℃の温度範囲で焼成してセラ
ミック体を得ることができる。一方、導電体の主成分と
して銅粉末を用いた場合には、不活性ガス雰囲気下又は
還元性雰囲気下で約８５０℃〜９５０℃の温度範囲で焼
成してセラミック積層体を得ることができる。
たセラミック体１４、１５の形成方法について、低誘電
率系のセラミック体の場合を例として以下に詳述する。
まず、アルミナほう珪酸等のセラミック粉末に、低融点
ガラスフリット、有機バインダ、有機溶剤を混合して得
られたスラリを成形したガラスセラミック基板からなる
グリーンシートを得る。このグリーンシートに上下のセ
ラミック体の配線を電気的に接続する複数のビアホール
をパンチング又はレーザ加工で穿孔して形成する。次
に、銀、銅、又は金等の粉末を主成分とする導電性ペー
ストを用いてグリーンシート上にストリップラインやコ
ンデンサ電極等の配線パターンを印刷する。また、各グ
リーンシート上の各ビアホール内にも同様に導電性ペー
ストを充填する。次いで、複数枚のグリーンシートを電
気的な接続が確実に行われるように正確に位置合わせを
して積層し、所定条件で加温、加圧して一体化すること
によって一体化されたグリーンシート積層体を得ること
ができる。さらに、この積層体を乾燥後、酸化雰囲気の
焼成炉にて約４００℃〜５００℃の温度範囲で焼成し、
グリーンシート中の有機バインダをバーンアウトする。
次いで、導電体の主成分として銀又は金の粉末を用いた
場合には、上記焼成雰囲気としては空気中等の酸化雰囲
気下で約８５０℃〜９５０℃の温度範囲で焼成してセラ
ミック体を得ることができる。一方、導電体の主成分と
して銅粉末を用いた場合には、不活性ガス雰囲気下又は
還元性雰囲気下で約８５０℃〜９５０℃の温度範囲で焼
成してセラミック積層体を得ることができる。
【００４４】なお、このセラミック積層デバイスでは、
上層側に高誘電率系のセラミック体１５、下層側に低誘
電率系のセラミック体１４を配置しているが、このよう
な構成に限定するものではない。上記構成とは逆に、上
層側に低誘電率系のセラミック体、下層側に高誘電率系
のセラミック体を配置してもよい。この場合には、例え
ば、上層側の低誘電率系のセラミック体内部に約５０オ
ームの回路を引き回すことができる。また、熱硬化性樹
脂である接合樹脂１７、１８としては、エポキシ樹脂、
フェノール樹脂、シアネート樹脂等のいずれかを用いる
ことができる。なお、本発明における熱硬化性樹脂とし
て、米国特許第６，０３８，１３３号（対応日本特許：
特開平１１−２２０２６２号公報）に開示されている無
機フィラーを含む熱硬化性樹脂を利用することができ
る。従って、この米国特許を本願明細書の一部をなすも
のとしてここに挙げておく。
上層側に高誘電率系のセラミック体１５、下層側に低誘
電率系のセラミック体１４を配置しているが、このよう
な構成に限定するものではない。上記構成とは逆に、上
層側に低誘電率系のセラミック体、下層側に高誘電率系
のセラミック体を配置してもよい。この場合には、例え
ば、上層側の低誘電率系のセラミック体内部に約５０オ
ームの回路を引き回すことができる。また、熱硬化性樹
脂である接合樹脂１７、１８としては、エポキシ樹脂、
フェノール樹脂、シアネート樹脂等のいずれかを用いる
ことができる。なお、本発明における熱硬化性樹脂とし
て、米国特許第６，０３８，１３３号（対応日本特許：
特開平１１−２２０２６２号公報）に開示されている無
機フィラーを含む熱硬化性樹脂を利用することができ
る。従って、この米国特許を本願明細書の一部をなすも
のとしてここに挙げておく。
【００４５】次に、上記のように２つのセラミック体１
４、１５の間に比誘電率４程度の熱硬化性樹脂である接
合樹脂１７を挟みこむことによる効果について以下に説
明する。まず、高誘電率系のセラミック体１５と低誘電
率系のセラミック体１４とを直接接触させた場合には、
それぞれの内部に設けた多層配線導体の回路内インピー
ダンスの違いからインピーダンス不整合が生じ、損失を
発生する場合が多い。これに対して、上記構成のよう
に、２つのセラミック体の間に熱硬化性樹脂である接合
樹脂１７を挟みこむことによって、上記２つのセラミッ
ク体１４、１５と接合樹脂１７との間の界面にもパター
ン形成することができ、インピーダンス不整合を調整す
ることができる。この場合、接合樹脂１７は非常に低い
比誘電率を有するので、上記パターン間の相互干渉は少
なく、良好なデバイス特性を得ることができる。
４、１５の間に比誘電率４程度の熱硬化性樹脂である接
合樹脂１７を挟みこむことによる効果について以下に説
明する。まず、高誘電率系のセラミック体１５と低誘電
率系のセラミック体１４とを直接接触させた場合には、
それぞれの内部に設けた多層配線導体の回路内インピー
ダンスの違いからインピーダンス不整合が生じ、損失を
発生する場合が多い。これに対して、上記構成のよう
に、２つのセラミック体の間に熱硬化性樹脂である接合
樹脂１７を挟みこむことによって、上記２つのセラミッ
ク体１４、１５と接合樹脂１７との間の界面にもパター
ン形成することができ、インピーダンス不整合を調整す
ることができる。この場合、接合樹脂１７は非常に低い
比誘電率を有するので、上記パターン間の相互干渉は少
なく、良好なデバイス特性を得ることができる。
【００４６】また、下層側のセラミック体１４とランド
グリッドアレー端子電極７との間により低い比誘電率を
有する接合樹脂１８を介することによる効果について以
下に説明する。この接合樹脂１８によって落下の衝撃を
吸収するので、デバイスとしての落下強度を向上させる
ことができる。また、セラミック体１４より低い比誘電
率を有する接合樹脂１８を挟み込むことで配線基板との
寄生成分を低減させることができると共に、インピーダ
ンスマッチングを変化させることができ、回路設計の自
由度を向上させることができる。
グリッドアレー端子電極７との間により低い比誘電率を
有する接合樹脂１８を介することによる効果について以
下に説明する。この接合樹脂１８によって落下の衝撃を
吸収するので、デバイスとしての落下強度を向上させる
ことができる。また、セラミック体１４より低い比誘電
率を有する接合樹脂１８を挟み込むことで配線基板との
寄生成分を低減させることができると共に、インピーダ
ンスマッチングを変化させることができ、回路設計の自
由度を向上させることができる。
【００４７】さらに、上層のセラミック体１５と下層の
セラミック体１４を互いに異なる比誘電率を有するセラ
ミック体を組み合わせることについて説明する。まず、
上層の高誘電率系のセラミック体１５の特徴、次いで、
下層の低誘電率系のセラミック体１４の特徴、そして互
いに異なる比誘電率のセラミック体を組み合わせる場合
の条件及び効果について述べる。
セラミック体１４を互いに異なる比誘電率を有するセラ
ミック体を組み合わせることについて説明する。まず、
上層の高誘電率系のセラミック体１５の特徴、次いで、
下層の低誘電率系のセラミック体１４の特徴、そして互
いに異なる比誘電率のセラミック体を組み合わせる場合
の条件及び効果について述べる。
【００４８】一般に、高誘電率セラミック中に形成でき
るストリップラインは、波長が短縮できるため、例えば
ストリップライン共振器では共振器長を比誘電率の平方
根に逆比例して短くすることができる。したがって、小
形でＱ値の高いストリップライン共振器を作ったりする
のには適している。しかし、ストリップラインの特性イ
ンピーダンスは通常低く、例えばスクリーン印刷で形成
できる最小線幅１００μｍ、シールド間隔２ｍｍのスト
リップラインの特性インピーダンスは２０から３０オー
ム程度であり、５０オーム線路を形成することは実質不
可能である。その一方、比誘電率が高いため、大きな容
量値の内層コンデンサを狭い面積で作ることは容易であ
る。
るストリップラインは、波長が短縮できるため、例えば
ストリップライン共振器では共振器長を比誘電率の平方
根に逆比例して短くすることができる。したがって、小
形でＱ値の高いストリップライン共振器を作ったりする
のには適している。しかし、ストリップラインの特性イ
ンピーダンスは通常低く、例えばスクリーン印刷で形成
できる最小線幅１００μｍ、シールド間隔２ｍｍのスト
リップラインの特性インピーダンスは２０から３０オー
ム程度であり、５０オーム線路を形成することは実質不
可能である。その一方、比誘電率が高いため、大きな容
量値の内層コンデンサを狭い面積で作ることは容易であ
る。
【００４９】これに対して、低誘電率セラミック体中に
形成できるストリップラインは、波長はそれほど短縮で
きないが、５０オーム以上の高い特性インピーダンスの
実現は易しく、内層インダクタの形成も容易である。比
誘電率が低いため、近接するストリップライン間の電磁
界結合量は比較小さく、配線層を形成するのに適してい
る。
形成できるストリップラインは、波長はそれほど短縮で
きないが、５０オーム以上の高い特性インピーダンスの
実現は易しく、内層インダクタの形成も容易である。比
誘電率が低いため、近接するストリップライン間の電磁
界結合量は比較小さく、配線層を形成するのに適してい
る。
【００５０】このように、各々の層中に最適回路素子を
配置している２種以上の比誘電率を持つセラミック体を
接合することにより、小形化、高性能化を同時に達成す
ることができる。また、ストリップラインの特性インピ
ーダンスの関係から、それぞれのセラミック体の比誘電
率は、上層の高誘電率系のセラミック体では比誘電率１
０以上が好ましく、特におよそ４０から６０の範囲がさ
らに好ましく、下層の低誘電率系のセラミック体では比
誘電率１０未満とすることが好ましい。
配置している２種以上の比誘電率を持つセラミック体を
接合することにより、小形化、高性能化を同時に達成す
ることができる。また、ストリップラインの特性インピ
ーダンスの関係から、それぞれのセラミック体の比誘電
率は、上層の高誘電率系のセラミック体では比誘電率１
０以上が好ましく、特におよそ４０から６０の範囲がさ
らに好ましく、下層の低誘電率系のセラミック体では比
誘電率１０未満とすることが好ましい。
【００５１】（実施の形態２）図２は本発明の実施の形
態２におけるセラミック積層ＲＦデバイスの断面図を示
すものである。
態２におけるセラミック積層ＲＦデバイスの断面図を示
すものである。
【００５２】図２において、１４は低誘電率低温焼結セ
ラミック体、１５は高誘電率低温焼結セラミック体、１
７、１８は接合樹脂、２は多層配線導体、３は層間ビア
ホール、４は半導体ベアチップ、５はＳＡＷフィルタ、
６は封止樹脂、７はＬＧＡである。このセラミック積層
ＲＦデバイスは、実施の形態１に係るセラミック積層Ｒ
Ｆデバイスと比較すると、図２に示すように、上層の低
誘電率低温焼結セラミック体１４の上面に、半導体ベア
チップ４とＳＡＷフィルタ５の電極部を前記セラミック
体１４の上面に対向させて接続してフェースダウン実装
し、その上部を封止樹脂６で封止部を形成している点で
相違する。
ラミック体、１５は高誘電率低温焼結セラミック体、１
７、１８は接合樹脂、２は多層配線導体、３は層間ビア
ホール、４は半導体ベアチップ、５はＳＡＷフィルタ、
６は封止樹脂、７はＬＧＡである。このセラミック積層
ＲＦデバイスは、実施の形態１に係るセラミック積層Ｒ
Ｆデバイスと比較すると、図２に示すように、上層の低
誘電率低温焼結セラミック体１４の上面に、半導体ベア
チップ４とＳＡＷフィルタ５の電極部を前記セラミック
体１４の上面に対向させて接続してフェースダウン実装
し、その上部を封止樹脂６で封止部を形成している点で
相違する。
【００５３】以上のように構成されたセラミック積層Ｒ
Ｆデバイスについて、以下、図２を用いてその構成を説
明する。まず、多層配線導体２は、低誘電率低温焼結セ
ラミック体１４および高誘電率低温焼結セラミック体１
５内において、内層コンデンサや内層インダクタを形成
する。それぞれ積層一体焼成された低誘電率低温焼結セ
ラミック体、高誘電率低温焼結セラミック体の中に形成
される多層配線パターンは銅または銀からなり、前記配
線パターン間の所望箇所には層間ビアホールを配して電
気的に接続する。
Ｆデバイスについて、以下、図２を用いてその構成を説
明する。まず、多層配線導体２は、低誘電率低温焼結セ
ラミック体１４および高誘電率低温焼結セラミック体１
５内において、内層コンデンサや内層インダクタを形成
する。それぞれ積層一体焼成された低誘電率低温焼結セ
ラミック体、高誘電率低温焼結セラミック体の中に形成
される多層配線パターンは銅または銀からなり、前記配
線パターン間の所望箇所には層間ビアホールを配して電
気的に接続する。
【００５４】多層配線パターンの各層のパターンは、例
えばスクリーン印刷などの方法で形成し、層間ビアホー
ルは誘電体シートにパンチャーで穴開けし導体ペースト
を印刷などの方法で充填して形成する。
えばスクリーン印刷などの方法で形成し、層間ビアホー
ルは誘電体シートにパンチャーで穴開けし導体ペースト
を印刷などの方法で充填して形成する。
【００５５】また、接合樹脂１７、１８は無機質フィラ
ーと未硬化状態の熱硬化樹脂組成物を含む化合物をシー
ト状に加工し、貫通孔を形成し、導電性樹脂組成物を充
填したシート状のものであり、これらを低温焼結セラミ
ック体１４、１５の間に挟み込み、熱硬化させて一体成
形する。
ーと未硬化状態の熱硬化樹脂組成物を含む化合物をシー
ト状に加工し、貫通孔を形成し、導電性樹脂組成物を充
填したシート状のものであり、これらを低温焼結セラミ
ック体１４、１５の間に挟み込み、熱硬化させて一体成
形する。
【００５６】セラミック体の底面には、外部との接続を
行う底面端子電極ＬＧＡ７が形成されている。前記セラ
ミック体上面には半導体ベアチップやＳＡＷフィルタが
フェースダウン実装され、前記半導体ベアチップやＳＡ
Ｗフィルタを覆うようにセラミック体上面を封止樹脂に
よりコーティングを行っている。これらの部品は、全体
としてＲＦ回路を形成し、例えば、ＲＦ積層スイッチな
どのセラミック積層ＲＦデバイスとして機能する。
行う底面端子電極ＬＧＡ７が形成されている。前記セラ
ミック体上面には半導体ベアチップやＳＡＷフィルタが
フェースダウン実装され、前記半導体ベアチップやＳＡ
Ｗフィルタを覆うようにセラミック体上面を封止樹脂に
よりコーティングを行っている。これらの部品は、全体
としてＲＦ回路を形成し、例えば、ＲＦ積層スイッチな
どのセラミック積層ＲＦデバイスとして機能する。
【００５７】ここで、従来例と大きく異なる点は、ＵＨ
Ｆ帯以上の周波数で動作する半導体ベアチップとＳＡＷ
フィルタベアチップが平板状のセラミック体の上面にフ
ェースダウン実装され、前記ベアチップを覆うように前
記セラミック体の上面を封止樹脂にてコーティングした
という構成を備えたところである。半導体ベアチップ
は、バイポーラトランジスタ、ＦＥＴ、ダイオード、Ｉ
Ｃなどがあり、シリコンやその他の化合物半導体で構成
される。また、ＳＡＷフィルタは水晶、リチウムタンタ
レート（ＬｉＴａＯ３）、リチウムナイオベート（Ｌｉ
ＮｂＯ３）などの単結晶圧電基板であり、これらは、例
えばスタッドバンプボンディング（ＳＢＢ）法やＧＧＩ
（Ｇｏｌｄ ｔｏ Ｇｏｌｄ Ｉｎｔｅｒｃｏｎｅｃｔ
ｉｏｎ）等のバンプ接続などの方法により、電極部を実
装するセラミック体の面に対向させて電気的に接続す
る、いわゆるフェースダウン実装されている。
Ｆ帯以上の周波数で動作する半導体ベアチップとＳＡＷ
フィルタベアチップが平板状のセラミック体の上面にフ
ェースダウン実装され、前記ベアチップを覆うように前
記セラミック体の上面を封止樹脂にてコーティングした
という構成を備えたところである。半導体ベアチップ
は、バイポーラトランジスタ、ＦＥＴ、ダイオード、Ｉ
Ｃなどがあり、シリコンやその他の化合物半導体で構成
される。また、ＳＡＷフィルタは水晶、リチウムタンタ
レート（ＬｉＴａＯ３）、リチウムナイオベート（Ｌｉ
ＮｂＯ３）などの単結晶圧電基板であり、これらは、例
えばスタッドバンプボンディング（ＳＢＢ）法やＧＧＩ
（Ｇｏｌｄ ｔｏ Ｇｏｌｄ Ｉｎｔｅｒｃｏｎｅｃｔ
ｉｏｎ）等のバンプ接続などの方法により、電極部を実
装するセラミック体の面に対向させて電気的に接続す
る、いわゆるフェースダウン実装されている。
【００５８】また、低誘電率低温焼結セラミック体１
４、高誘電率低温焼結セラミック体１５をそれぞれ積層
一体焼成し、焼結後に、接合樹脂１７、１８を用いて接
合することにより、焼成時における熱膨張係数の違いに
起因するセラミック体のそりを接合樹脂により吸収する
ことが可能となるため、設計の自由度が向上し、さらに
強固な接着が得られる。さらに最下層に接合樹脂を配す
ることにより、端子電極強度の向上が可能となるため、
落下試験などによる不良の低減が可能となる。
４、高誘電率低温焼結セラミック体１５をそれぞれ積層
一体焼成し、焼結後に、接合樹脂１７、１８を用いて接
合することにより、焼成時における熱膨張係数の違いに
起因するセラミック体のそりを接合樹脂により吸収する
ことが可能となるため、設計の自由度が向上し、さらに
強固な接着が得られる。さらに最下層に接合樹脂を配す
ることにより、端子電極強度の向上が可能となるため、
落下試験などによる不良の低減が可能となる。
【００５９】また、２種以上の比誘電率を持つセラミッ
クシートを一体化することにより、実施の形態３同様
に、各々の層中に最適回路素子を配置することで、小
形、高性能を同時達成することができる。ストリップラ
インの特性インピーダンスの関係から、それぞれのセラ
ミック体の比誘電率は、上層では比誘電率１０以下と
し、下層では比誘電率１０以上、中でもおよそ４０から
６０程度とすることが好ましい。
クシートを一体化することにより、実施の形態３同様
に、各々の層中に最適回路素子を配置することで、小
形、高性能を同時達成することができる。ストリップラ
インの特性インピーダンスの関係から、それぞれのセラ
ミック体の比誘電率は、上層では比誘電率１０以下と
し、下層では比誘電率１０以上、中でもおよそ４０から
６０程度とすることが好ましい。
【００６０】以上のようにこの実施の形態２によれば、
セラミック体が比誘電率の異なる異種セラミック体と接
合樹脂で形成された構成としている。すなわち、上層を
比誘電率１０以下の低誘電率低温焼結セラミック体と
し、下層を比誘電率１０以上の高誘電率低温焼結セラミ
ック体とし、上層と下層の低温焼結セラミック体間の接
合面と最下層に接合樹脂を配置する構成にすることによ
り、実施の形態１と同様の効果が得られるとともに、さ
らにセラミック体の反りが少なく、端子強度の強いセラ
ミック積層ＲＦデバイスを提供することができる。
セラミック体が比誘電率の異なる異種セラミック体と接
合樹脂で形成された構成としている。すなわち、上層を
比誘電率１０以下の低誘電率低温焼結セラミック体と
し、下層を比誘電率１０以上の高誘電率低温焼結セラミ
ック体とし、上層と下層の低温焼結セラミック体間の接
合面と最下層に接合樹脂を配置する構成にすることによ
り、実施の形態１と同様の効果が得られるとともに、さ
らにセラミック体の反りが少なく、端子強度の強いセラ
ミック積層ＲＦデバイスを提供することができる。
【００６１】（実施の形態３）以下本発明の実施の形態
３について図面を参照しながら説明する。図３は本発明
の実施の形態３におけるセラミック積層ＲＦデバイスの
断面図を示すものである。図３において、１９は穴空き
型低誘電率低温焼結セラミック体、１５は高誘電率低温
焼結セラミック体、１７、１８は接合樹脂、２は多層配
線導体、３は層間ビアホール、４は半導体ベアチップ、
５はＳＡＷフィルタ、６は封止樹脂、７はＬＧＡであ
る。
３について図面を参照しながら説明する。図３は本発明
の実施の形態３におけるセラミック積層ＲＦデバイスの
断面図を示すものである。図３において、１９は穴空き
型低誘電率低温焼結セラミック体、１５は高誘電率低温
焼結セラミック体、１７、１８は接合樹脂、２は多層配
線導体、３は層間ビアホール、４は半導体ベアチップ、
５はＳＡＷフィルタ、６は封止樹脂、７はＬＧＡであ
る。
【００６２】図２と異なるのは低温焼結セラミック体１
４の代わりに上層に穴空き型低誘電率低温焼結セラミッ
ク体１９を、下層に高誘電率低温焼結セラミック体１５
を配し、低温焼結セラミック体間の接合面に接合樹脂１
７を配し、最下層には接合樹脂１８を配する構造とした
点である。
４の代わりに上層に穴空き型低誘電率低温焼結セラミッ
ク体１９を、下層に高誘電率低温焼結セラミック体１５
を配し、低温焼結セラミック体間の接合面に接合樹脂１
７を配し、最下層には接合樹脂１８を配する構造とした
点である。
【００６３】以上のように構成されたセラミック積層Ｒ
Ｆデバイスについて、以下図３を用いてその動作を説明
する。
Ｆデバイスについて、以下図３を用いてその動作を説明
する。
【００６４】多層配線導体２は、穴空き型低誘電率低温
焼結セラミック体１９および高誘電率低温焼結セラミッ
ク体１５内において、内層コンデンサや内層インダクタ
を形成する。それぞれ積層一体焼成された低温焼結セラ
ミック体体の中に形成される多層配線パターンは銅また
は銀からなり、前記配線パターン間の所望箇所には層間
ビアホールを配して電気的に接続する。
焼結セラミック体１９および高誘電率低温焼結セラミッ
ク体１５内において、内層コンデンサや内層インダクタ
を形成する。それぞれ積層一体焼成された低温焼結セラ
ミック体体の中に形成される多層配線パターンは銅また
は銀からなり、前記配線パターン間の所望箇所には層間
ビアホールを配して電気的に接続する。
【００６５】また、接合樹脂１７、１８は無機質フィラ
ーと未硬化状態の熱硬化樹脂組成物を含む化合物をシー
ト状に加工し、貫通孔を形成し、導電性樹脂組成物を充
填したシート状のものであり、これらを低温焼結セラミ
ック体１９、１５の間に挟み込み、熱硬化させて一体成
形する。
ーと未硬化状態の熱硬化樹脂組成物を含む化合物をシー
ト状に加工し、貫通孔を形成し、導電性樹脂組成物を充
填したシート状のものであり、これらを低温焼結セラミ
ック体１９、１５の間に挟み込み、熱硬化させて一体成
形する。
【００６６】セラミック体の底面には、外部との接続を
行う底面端子電極ＬＧＡ７が形成されている。また、キ
ャビティ内には半導体ベアチップ４、ＳＡＷフィルタ５
が、フェースダウン実装され、この半導体ベアチップや
ＳＡＷフィルタを覆うように、封止樹脂６がキャビティ
中に充填されている。これらの部品は、全体としてＲＦ
回路を形成し、例えば、ＲＦ積層スイッチ共用器などの
セラミック積層ＲＦデバイスとして機能する。
行う底面端子電極ＬＧＡ７が形成されている。また、キ
ャビティ内には半導体ベアチップ４、ＳＡＷフィルタ５
が、フェースダウン実装され、この半導体ベアチップや
ＳＡＷフィルタを覆うように、封止樹脂６がキャビティ
中に充填されている。これらの部品は、全体としてＲＦ
回路を形成し、例えば、ＲＦ積層スイッチ共用器などの
セラミック積層ＲＦデバイスとして機能する。
【００６７】ここで、実施の形態２と大きく異なる点
は、最上層に穴空き型低誘電率低温焼結セラミック体１
９を、下層に高誘電率低温焼結セラミック体１５を配
し、低温焼結セラミック体間の接合面に接合樹脂１７を
配し、最下層に接合樹脂１８を配する異種積層構造とし
た点である。
は、最上層に穴空き型低誘電率低温焼結セラミック体１
９を、下層に高誘電率低温焼結セラミック体１５を配
し、低温焼結セラミック体間の接合面に接合樹脂１７を
配し、最下層に接合樹脂１８を配する異種積層構造とし
た点である。
【００６８】このように、穴空き型低誘電率低温焼結セ
ラミック体１９、高誘電率低温焼結セラミック体１５を
それぞれ積層一体焼成し、焼結後に、接合樹脂１６を用
いて接合することにより、焼成時における熱膨張係数の
違いに起因するセラミック体のそりを接合樹脂により吸
収することが可能となるため、設計の自由度の向上に繋
がる。
ラミック体１９、高誘電率低温焼結セラミック体１５を
それぞれ積層一体焼成し、焼結後に、接合樹脂１６を用
いて接合することにより、焼成時における熱膨張係数の
違いに起因するセラミック体のそりを接合樹脂により吸
収することが可能となるため、設計の自由度の向上に繋
がる。
【００６９】キャビティ構造を積層一体焼成で形成する
と、構造の上下非対称性から非常に反りやすくなる。こ
れに対して、本実施の形態の構造は半導体やＳＡＷフィ
ルタのベアチップ実装に不可欠なセラミック体表面の平
坦度を向上する上で非常に有効である。さらに最下層に
接合樹脂を配することにより、端子強度も向上するた
め、落下試験などによる不良の低減が可能となる。
と、構造の上下非対称性から非常に反りやすくなる。こ
れに対して、本実施の形態の構造は半導体やＳＡＷフィ
ルタのベアチップ実装に不可欠なセラミック体表面の平
坦度を向上する上で非常に有効である。さらに最下層に
接合樹脂を配することにより、端子強度も向上するた
め、落下試験などによる不良の低減が可能となる。
【００７０】また、最上層の穴空き型低誘電率低温焼結
セラミック体１９中に配線パターンを形成することもで
き、小形化が図れる。
セラミック体１９中に配線パターンを形成することもで
き、小形化が図れる。
【００７１】また、２種以上の比誘電率を持つセラミッ
クシートを一体化することにより、実施の形態２同様
に、各々の層中に最適回路素子を配置することで、小
形、高性能を同時達成することができる。ストリップラ
インの特性インピーダンスの関係から、それぞれのセラ
ミック体の比誘電率は、上層では比誘電率１０以下と
し、下層では比誘電率１０以上、中でもおよそ４０から
６０程度とすることが好ましい。
クシートを一体化することにより、実施の形態２同様
に、各々の層中に最適回路素子を配置することで、小
形、高性能を同時達成することができる。ストリップラ
インの特性インピーダンスの関係から、それぞれのセラ
ミック体の比誘電率は、上層では比誘電率１０以下と
し、下層では比誘電率１０以上、中でもおよそ４０から
６０程度とすることが好ましい。
【００７２】以上のように本実施の形態３によれば、セ
ラミック体が比誘電率の異なる異種セラミック体と接合
樹脂で形成された構成としている。さらにセラミック体
を比誘電率の異なる２層以上の異種セラミック積層体と
し、最上層を比誘電率１０以下のキャビティ型低誘電率
低温焼結セラミック体とし、下層を比誘電率１０以上の
高誘電率低温焼結セラミック体としている。また、上層
と下層の低温焼結セラミック体間の接合面と最下層に接
合樹脂を配置する構成にしている。これによって、小
形、高性能を同時達成することができるセラミック積層
ＲＦデバイスを提供することができる。
ラミック体が比誘電率の異なる異種セラミック体と接合
樹脂で形成された構成としている。さらにセラミック体
を比誘電率の異なる２層以上の異種セラミック積層体と
し、最上層を比誘電率１０以下のキャビティ型低誘電率
低温焼結セラミック体とし、下層を比誘電率１０以上の
高誘電率低温焼結セラミック体としている。また、上層
と下層の低温焼結セラミック体間の接合面と最下層に接
合樹脂を配置する構成にしている。これによって、小
形、高性能を同時達成することができるセラミック積層
ＲＦデバイスを提供することができる。
【００７３】（実施の形態４）図４は本発明の実施の形
態４におけるセラミック積層ＲＦデバイスの断面図を示
すものである。図４において、１９は穴空き型低誘電率
低温焼結セラミック体、１５は低誘電率低温焼結セラミ
ック体、１６は高誘電率低温焼結セラミック体、１７、
１８は接合樹脂、２は多層配線導体、３は層間ビアホー
ル、４は半導体ベアチップ、５はＳＡＷフィルタ、６は
封止樹脂、７はＬＧＡである。
態４におけるセラミック積層ＲＦデバイスの断面図を示
すものである。図４において、１９は穴空き型低誘電率
低温焼結セラミック体、１５は低誘電率低温焼結セラミ
ック体、１６は高誘電率低温焼結セラミック体、１７、
１８は接合樹脂、２は多層配線導体、３は層間ビアホー
ル、４は半導体ベアチップ、５はＳＡＷフィルタ、６は
封止樹脂、７はＬＧＡである。
【００７４】図３と異なるのは、キャビティ型低温焼結
セラミック体に代えて最上層に穴空き型低誘電率低温焼
結セラミック体１９を、中間層に高誘電率低温焼結セラ
ミック体１５を、下層に低誘電率低温焼結セラミック体
１６を配し、各低温焼結セラミック体間の接合面に接合
樹脂１７を配し、最下層には接合樹脂１８を配する構造
とした点である。
セラミック体に代えて最上層に穴空き型低誘電率低温焼
結セラミック体１９を、中間層に高誘電率低温焼結セラ
ミック体１５を、下層に低誘電率低温焼結セラミック体
１６を配し、各低温焼結セラミック体間の接合面に接合
樹脂１７を配し、最下層には接合樹脂１８を配する構造
とした点である。
【００７５】以上のように構成されたセラミック積層Ｒ
Ｆデバイスについて、以下図４を用いてその動作を説明
する。
Ｆデバイスについて、以下図４を用いてその動作を説明
する。
【００７６】多層配線導体２は、穴空き型低誘電率低温
焼結セラミック体１９および高誘電率低温焼結セラミッ
ク体１５、低誘電率低温焼成セラミック体１６内におい
て、内層コンデンサや内層インダクタを形成する。それ
ぞれ積層一体焼成された低温焼結セラミック体の中に形
成される多層配線パターンは銅または銀からなり、前記
配線パターン間の所望箇所には層間ビアホールを配して
電気的に接続する。
焼結セラミック体１９および高誘電率低温焼結セラミッ
ク体１５、低誘電率低温焼成セラミック体１６内におい
て、内層コンデンサや内層インダクタを形成する。それ
ぞれ積層一体焼成された低温焼結セラミック体の中に形
成される多層配線パターンは銅または銀からなり、前記
配線パターン間の所望箇所には層間ビアホールを配して
電気的に接続する。
【００７７】また、接合樹脂１７、１８は無機質フィラ
ーと未硬化状態の熱硬化樹脂組成物を含む化合物をシー
ト状に加工し、貫通孔を形成し、導電性樹脂組成物を充
填したシート状のものであり、これらを低温焼結セラミ
ック体１９、１５、１６の間に挟み込み、熱硬化させて
一体成形する。セラミック体の底面には、外部との接続
を行う底面端子電極ＬＧＡ７が形成されている。
ーと未硬化状態の熱硬化樹脂組成物を含む化合物をシー
ト状に加工し、貫通孔を形成し、導電性樹脂組成物を充
填したシート状のものであり、これらを低温焼結セラミ
ック体１９、１５、１６の間に挟み込み、熱硬化させて
一体成形する。セラミック体の底面には、外部との接続
を行う底面端子電極ＬＧＡ７が形成されている。
【００７８】また、キャビティ内には半導体ベアチップ
４とＳＡＷフィルタ５が、フェースダウン実装され、半
導体ベアチップ４やＳＡＷフィルタ５を覆うように、封
止樹脂６がこのキャビティ中に充填される。これらの部
品は、全体としてＲＦ回路を形成し、例えば、ＲＦ積層
スイッチ共用器などのセラミック積層ＲＦデバイスとし
て機能する。
４とＳＡＷフィルタ５が、フェースダウン実装され、半
導体ベアチップ４やＳＡＷフィルタ５を覆うように、封
止樹脂６がこのキャビティ中に充填される。これらの部
品は、全体としてＲＦ回路を形成し、例えば、ＲＦ積層
スイッチ共用器などのセラミック積層ＲＦデバイスとし
て機能する。
【００７９】ここで、実施の形態３と大きく異なる点
は、最上層に穴空き型低誘電率低温焼結セラミック体１
９を、中間層に高誘電率低温焼結セラミック体１５を配
し、下層に低誘電率低温焼結セラミック体１６を配し、
それぞれ低温焼結セラミック体間の接合面に接合樹脂１
７を配し、最下層に接合樹脂１８を配する異種積層構造
とした点である。
は、最上層に穴空き型低誘電率低温焼結セラミック体１
９を、中間層に高誘電率低温焼結セラミック体１５を配
し、下層に低誘電率低温焼結セラミック体１６を配し、
それぞれ低温焼結セラミック体間の接合面に接合樹脂１
７を配し、最下層に接合樹脂１８を配する異種積層構造
とした点である。
【００８０】このように、低温焼結セラミック体１９、
１５、１６をそれぞれ積層一体焼成し、焼結後に、接合
樹脂１６を用いて接合することにより、焼成時における
熱膨張係数の違いに起因するセラミック体のそりを接合
樹脂により吸収することが可能となる。
１５、１６をそれぞれ積層一体焼成し、焼結後に、接合
樹脂１６を用いて接合することにより、焼成時における
熱膨張係数の違いに起因するセラミック体のそりを接合
樹脂により吸収することが可能となる。
【００８１】キャビティ構造を積層一体焼成で形成する
と、構造の上下非対称性から非常に反りやすくなる。こ
れに対して、本実施の形態の構造は半導体やＳＡＷフィ
ルタのベアチップ実装に不可欠なセラミック体表面の平
坦度を向上する上で非常に有効である。さらに最下層に
接合樹脂を配することにより、端子強度も向上するた
め、落下試験などによる不良の低減が可能となる。
と、構造の上下非対称性から非常に反りやすくなる。こ
れに対して、本実施の形態の構造は半導体やＳＡＷフィ
ルタのベアチップ実装に不可欠なセラミック体表面の平
坦度を向上する上で非常に有効である。さらに最下層に
接合樹脂を配することにより、端子強度も向上するた
め、落下試験などによる不良の低減が可能となる。
【００８２】また、高誘電率低温焼結セラミック体を低
誘電率低温焼結セラミック体で挟みこむ構造にすること
により、高容量のコンデンサや低損失な共振器の形成に
適する高誘電率セラミック体と低損失なインダクタンス
の形成に適する低誘電率セラミック体を、その回路規模
に応じて最適な厚みに形成することができるなど、設計
の自由度が大幅に向上する。
誘電率低温焼結セラミック体で挟みこむ構造にすること
により、高容量のコンデンサや低損失な共振器の形成に
適する高誘電率セラミック体と低損失なインダクタンス
の形成に適する低誘電率セラミック体を、その回路規模
に応じて最適な厚みに形成することができるなど、設計
の自由度が大幅に向上する。
【００８３】以上のように本実施の形態４によれば、セ
ラミック体が比誘電率の異なる異種セラミック体と接合
樹脂で形成されたという構成としている。つまり、セラ
ミック体を比誘電率の異なる３層以上の異種セラミック
積層体としている。すなわち、最上層を比誘電率１０以
下のキャビティ型低誘電率低温焼結セラミック体とし、
中間層を比誘電率１０以上の高誘電率低温焼結セラミッ
ク体とし、下層に比誘電率１０以下の低誘電率低温焼結
セラミック体とし、低温焼結セラミック体間の接合面と
最下層に接合樹脂を配置する構成にしている。これによ
って、小形、高性能を同時達成することができるセラミ
ック積層ＲＦデバイスを提供することができる。
ラミック体が比誘電率の異なる異種セラミック体と接合
樹脂で形成されたという構成としている。つまり、セラ
ミック体を比誘電率の異なる３層以上の異種セラミック
積層体としている。すなわち、最上層を比誘電率１０以
下のキャビティ型低誘電率低温焼結セラミック体とし、
中間層を比誘電率１０以上の高誘電率低温焼結セラミッ
ク体とし、下層に比誘電率１０以下の低誘電率低温焼結
セラミック体とし、低温焼結セラミック体間の接合面と
最下層に接合樹脂を配置する構成にしている。これによ
って、小形、高性能を同時達成することができるセラミ
ック積層ＲＦデバイスを提供することができる。
【００８４】また、以上の実施の形態４によれば携帯電
話などの無線部の回路をさまざまな形態で統合化するこ
とが可能となり、例えば、半導体チップを複数個のＰＩ
Ｎダイオードとし、ＳＡＷフィルタを不平衡入力平衡出
力の構成とすれば、デジタル携帯電話（global system
for mobile communication：ＧＳＭ）とＤＣＳや、ＧＳ
ＭとＩＭＴ２０００のデュアルバンド機、あるいはこれ
らにパーソナル移動通信システム（personal communica
tion system：ＰＣＳ）を加えたトリプルバンド機用の
アンテナスイッチを受信ＳＡＷフィルタを統合した形で
一体化でき、デバイスの小型化、ひいては通信機器自体
の小型化に貢献する。
話などの無線部の回路をさまざまな形態で統合化するこ
とが可能となり、例えば、半導体チップを複数個のＰＩ
Ｎダイオードとし、ＳＡＷフィルタを不平衡入力平衡出
力の構成とすれば、デジタル携帯電話（global system
for mobile communication：ＧＳＭ）とＤＣＳや、ＧＳ
ＭとＩＭＴ２０００のデュアルバンド機、あるいはこれ
らにパーソナル移動通信システム（personal communica
tion system：ＰＣＳ）を加えたトリプルバンド機用の
アンテナスイッチを受信ＳＡＷフィルタを統合した形で
一体化でき、デバイスの小型化、ひいては通信機器自体
の小型化に貢献する。
【００８５】なお、半導体チップはＰＩＮダイオードに
限るものではなく、スイッチであればＧａＡｓのＦＥＴ
など、また、ローノイズアンプ（low noise amplifie
r：ＬＮＡ）やミキサーなどのフロントエンドＩＣとの
統合化も可能となる。
限るものではなく、スイッチであればＧａＡｓのＦＥＴ
など、また、ローノイズアンプ（low noise amplifie
r：ＬＮＡ）やミキサーなどのフロントエンドＩＣとの
統合化も可能となる。
【００８６】（実施の形態５）図５は本発明の実施の形
態５におけるセラミック積層ＲＦデバイスの断面図を示
すものである。図５において、１は低温焼結セラミック
体、２は多層配線導体、３は層間ビアホール、４は半導
体ベアチップ、５はＳＡＷフィルタ、６は封止樹脂、７
はランドグリッドアレー（ＬＧＡ）端子電極である。ま
た、図６は実施の形態５におけるセラミック積層ＲＦデ
バイスの底面斜視図を示すものである。図６において７
は図５と同一のＬＧＡである。
態５におけるセラミック積層ＲＦデバイスの断面図を示
すものである。図５において、１は低温焼結セラミック
体、２は多層配線導体、３は層間ビアホール、４は半導
体ベアチップ、５はＳＡＷフィルタ、６は封止樹脂、７
はランドグリッドアレー（ＬＧＡ）端子電極である。ま
た、図６は実施の形態５におけるセラミック積層ＲＦデ
バイスの底面斜視図を示すものである。図６において７
は図５と同一のＬＧＡである。
【００８７】さらに、図７は実施の形態５におけるセラ
ミック積層ＲＦデバイス上に実装されたＳＡＷフィルタ
の拡大断面図である。
ミック積層ＲＦデバイス上に実装されたＳＡＷフィルタ
の拡大断面図である。
【００８８】以上のように構成されたセラミック積層Ｒ
Ｆデバイスについて、以下図５、図６、図７を用いてそ
の動作を説明する。
Ｆデバイスについて、以下図５、図６、図７を用いてそ
の動作を説明する。
【００８９】ここで、比誘電率が１０以上の高誘電率系
のセラミック体としては、Ｂｉ−Ｃａ−Ｎｂ−Ｏ系（比
誘電率５８）を用いることができるが、これに限られ
ず、例えば、Ｂａ−Ｔｉ−Ｏ系、Ｚｒ（Ｍｇ，Ｚｎ，Ｎ
ｂ）−Ｔｉ−Ｍｎ−Ｏ系等のセラミック材料を用いるこ
とができる。また、比誘電率が１０未満の低誘電率系の
セラミック体としては、アルミナほう珪酸ガラス系（比
誘電率７）を用いることができるが、これに限られず、
例えば、フォルステライト系のセラミック材料を用いる
ことができる。
のセラミック体としては、Ｂｉ−Ｃａ−Ｎｂ−Ｏ系（比
誘電率５８）を用いることができるが、これに限られ
ず、例えば、Ｂａ−Ｔｉ−Ｏ系、Ｚｒ（Ｍｇ，Ｚｎ，Ｎ
ｂ）−Ｔｉ−Ｍｎ−Ｏ系等のセラミック材料を用いるこ
とができる。また、比誘電率が１０未満の低誘電率系の
セラミック体としては、アルミナほう珪酸ガラス系（比
誘電率７）を用いることができるが、これに限られず、
例えば、フォルステライト系のセラミック材料を用いる
ことができる。
【００９０】多層配線導体２は、低温焼結セラミック体
１内において、内層コンデンサや内層インダクタを形成
する。積層一体焼成された低温焼結セラミック体の中に
形成される多層配線パターンは銅または銀からなり、前
記配線パターン間の所望箇所には層間ビアホール３を配
して電気的に接続する。多層配線パターンの各層のパタ
ーンは、例えばスクリーン印刷などの方法で形成し、層
間ビアホールは誘電体シートにパンチャーで穴開けし導
体ペーストを印刷などの方法で充填して形成する。
１内において、内層コンデンサや内層インダクタを形成
する。積層一体焼成された低温焼結セラミック体の中に
形成される多層配線パターンは銅または銀からなり、前
記配線パターン間の所望箇所には層間ビアホール３を配
して電気的に接続する。多層配線パターンの各層のパタ
ーンは、例えばスクリーン印刷などの方法で形成し、層
間ビアホールは誘電体シートにパンチャーで穴開けし導
体ペーストを印刷などの方法で充填して形成する。
【００９１】また、前記セラミック体上面には半導体ベ
アチップやＳＡＷフィルタなどの高周波デバイスがフェ
ースダウン実装され、前記複数のベアチップを覆うよう
にセラミック体上面を封止樹脂によりコーティングを行
っている。セラミック体の底面には図６に示すように外
部との接続を行う端子電極としてＬＧＡ７が形成されて
いる。これらの部品は、全体としてＲＦ回路を形成し、
例えば、ＲＦ積層スイッチなどのセラミック積層ＲＦデ
バイスとして機能する。
アチップやＳＡＷフィルタなどの高周波デバイスがフェ
ースダウン実装され、前記複数のベアチップを覆うよう
にセラミック体上面を封止樹脂によりコーティングを行
っている。セラミック体の底面には図６に示すように外
部との接続を行う端子電極としてＬＧＡ７が形成されて
いる。これらの部品は、全体としてＲＦ回路を形成し、
例えば、ＲＦ積層スイッチなどのセラミック積層ＲＦデ
バイスとして機能する。
【００９２】また、図７の拡大図に示すようにＳＡＷフ
ィルタ５は底面にＳＡＷ電極９が形成され、気密封止樹
脂１０により封止され、その外側に形成された接合用バ
ンプ電極８を介してセラミック体に電気的に接続されて
いる。
ィルタ５は底面にＳＡＷ電極９が形成され、気密封止樹
脂１０により封止され、その外側に形成された接合用バ
ンプ電極８を介してセラミック体に電気的に接続されて
いる。
【００９３】ここで、従来例と大きく異なる点は、ＵＨ
Ｆ帯以上の周波数で動作する半導体ベアチップとＳＡＷ
フィルタベアチップが平板状のセラミック体の上面にフ
ェースダウン実装され、このベアチップを覆うようにセ
ラミック体の上面を封止樹脂にてコーティングしたとい
う構成を備えたところである。半導体ベアチップは、バ
イポーラトランジスタ、ＦＥＴ、ダイオード、ＩＣなど
があり、シリコンやその他の化合物半導体で構成され
る。また、ＳＡＷフィルタは水晶、リチウムタンタレー
ト（ＬｉＴａＯ３）、リチウムナイオベート（ＬｉＮｂ
Ｏ３）などの単結晶圧電基板であり、これらは、例えば
スタッドバンプボンディング（ＳＢＢ）法やＧＧＩ（Ｇ
ｏｌｄ ｔｏ Ｇｏｌｄ Ｉｎｔｅｒｃｏｎｅｃｔｉｏ
ｎ）等のバンプ接続などの方法により、フェースダウン
実装されている。
Ｆ帯以上の周波数で動作する半導体ベアチップとＳＡＷ
フィルタベアチップが平板状のセラミック体の上面にフ
ェースダウン実装され、このベアチップを覆うようにセ
ラミック体の上面を封止樹脂にてコーティングしたとい
う構成を備えたところである。半導体ベアチップは、バ
イポーラトランジスタ、ＦＥＴ、ダイオード、ＩＣなど
があり、シリコンやその他の化合物半導体で構成され
る。また、ＳＡＷフィルタは水晶、リチウムタンタレー
ト（ＬｉＴａＯ３）、リチウムナイオベート（ＬｉＮｂ
Ｏ３）などの単結晶圧電基板であり、これらは、例えば
スタッドバンプボンディング（ＳＢＢ）法やＧＧＩ（Ｇ
ｏｌｄ ｔｏ Ｇｏｌｄ Ｉｎｔｅｒｃｏｎｅｃｔｉｏ
ｎ）等のバンプ接続などの方法により、フェースダウン
実装されている。
【００９４】一般に、３００ＭＨｚ以上のいわゆるＵＨ
Ｆ帯以上の周波数においては、パッケージ入り半導体は
パッケージ構成に特有のリード線やモールド樹脂のため
に寄生のインピーダンス成分を持ってしまい、高周波に
おいて本来半導体が有する特性を十分に発揮することが
できない。すなわち、利得の低下や周波数偏差の増大、
雑音特性の劣化などが発生する。また、インピーダンス
整合などのため、多くの外付け部品を必要とし、部品点
数が多く回路全体が大型化するという欠点を有してい
た。
Ｆ帯以上の周波数においては、パッケージ入り半導体は
パッケージ構成に特有のリード線やモールド樹脂のため
に寄生のインピーダンス成分を持ってしまい、高周波に
おいて本来半導体が有する特性を十分に発揮することが
できない。すなわち、利得の低下や周波数偏差の増大、
雑音特性の劣化などが発生する。また、インピーダンス
整合などのため、多くの外付け部品を必要とし、部品点
数が多く回路全体が大型化するという欠点を有してい
た。
【００９５】これに対し、本実施の形態における構成で
は、半導体はベアチップで使用可能なため、パッケージ
構成に特有のリード線やモールド樹脂のために寄生のイ
ンピーダンス成分の影響を全く受けない。また、実装に
おいては、バンプ接続などの方法により、フェースダウ
ン実装されているため寄生のインピーダンス成分は極め
て小さく、優れた高周波特性を得ることができる。
は、半導体はベアチップで使用可能なため、パッケージ
構成に特有のリード線やモールド樹脂のために寄生のイ
ンピーダンス成分の影響を全く受けない。また、実装に
おいては、バンプ接続などの方法により、フェースダウ
ン実装されているため寄生のインピーダンス成分は極め
て小さく、優れた高周波特性を得ることができる。
【００９６】すなわち、利得の向上や周波数偏差の縮
小、良好な雑音特性などが得られる。さらに、ベアチッ
プ実装では、パッケージの大きさが無視できるため、一
般に実装面積を小さくすることができ、小形デバイスを
実現することができる。また、外付け部品もほとんど必
要としない。
小、良好な雑音特性などが得られる。さらに、ベアチッ
プ実装では、パッケージの大きさが無視できるため、一
般に実装面積を小さくすることができ、小形デバイスを
実現することができる。また、外付け部品もほとんど必
要としない。
【００９７】また、半導体ベアチップ保護のため、本実
施の形態における構成ではセラミック体の上面を封止樹
脂にて全面コーティングする。一般に半導体ベアチップ
表面はシリコンオキサイド、シリコンナイトライドなど
の絶縁体の薄膜により保護されているが、これにさらに
封止樹脂にてコーティングすることにより、信頼性を一
層向上させることができる。
施の形態における構成ではセラミック体の上面を封止樹
脂にて全面コーティングする。一般に半導体ベアチップ
表面はシリコンオキサイド、シリコンナイトライドなど
の絶縁体の薄膜により保護されているが、これにさらに
封止樹脂にてコーティングすることにより、信頼性を一
層向上させることができる。
【００９８】さらに、セラミック体の上面を封止樹脂に
てコーティングすることにより、セラミック積層ＲＦデ
バイスの上面を平坦にすることができる。その結果、マ
ウンターにより自動マウントが可能な表面実装デバイス
（surface mounted device：ＳＭＤ）とすることがで
き、高周波部品として非常に取り扱いがしやすくなる。
てコーティングすることにより、セラミック積層ＲＦデ
バイスの上面を平坦にすることができる。その結果、マ
ウンターにより自動マウントが可能な表面実装デバイス
（surface mounted device：ＳＭＤ）とすることがで
き、高周波部品として非常に取り扱いがしやすくなる。
【００９９】また、セラミック体の底面の端子電極をＬ
ＧＡで構成することにより、多ピン化が容易となり、上
記のような半導体ベアチップやＳＡＷフィルタを実装し
た回路規模の大きい複合デバイスを形成することも容易
となる。
ＧＡで構成することにより、多ピン化が容易となり、上
記のような半導体ベアチップやＳＡＷフィルタを実装し
た回路規模の大きい複合デバイスを形成することも容易
となる。
【０１００】さらに、樹脂により気密封止されたＳＡＷ
フィルタをフェースダウン実装することにより、従来は
気密を得るためにキャビティ構造のパッケージを必要と
していたものを、平板上の基板への実装が可能となる。
これによって、図５のように半導体ベアチップとの一体
実装を容易に行うことができる。
フィルタをフェースダウン実装することにより、従来は
気密を得るためにキャビティ構造のパッケージを必要と
していたものを、平板上の基板への実装が可能となる。
これによって、図５のように半導体ベアチップとの一体
実装を容易に行うことができる。
【０１０１】以上のように本実施の形態によれば、積層
一体焼成された低温焼結セラミック体の中に、銅または
銀で形成された多層配線パターンを配し、各配線パター
ン間の所望箇所には層間ビアホールを配して電気的に接
続している。また、セラミック積層体の底面にはＬＧＡ
端子電極を形成し、セラミック体の上面にはＵＨＦ帯以
上の周波数で動作する半導体ベアチップとＳＡＷフィル
タをフェースダウン実装し、このベアチップを覆うよう
に前記セラミック体の上面を封止樹脂にてコーティング
した構成にしている。これによって、デバイスとして優
れた高周波特性を得ることができ、小形デバイスを実現
することができ、信頼性を一層向上させることができ
る。しかも、取り扱いがしやすい自動マウントが可能な
表面実装デバイスＳＭＤを提供することができる。
一体焼成された低温焼結セラミック体の中に、銅または
銀で形成された多層配線パターンを配し、各配線パター
ン間の所望箇所には層間ビアホールを配して電気的に接
続している。また、セラミック積層体の底面にはＬＧＡ
端子電極を形成し、セラミック体の上面にはＵＨＦ帯以
上の周波数で動作する半導体ベアチップとＳＡＷフィル
タをフェースダウン実装し、このベアチップを覆うよう
に前記セラミック体の上面を封止樹脂にてコーティング
した構成にしている。これによって、デバイスとして優
れた高周波特性を得ることができ、小形デバイスを実現
することができ、信頼性を一層向上させることができ
る。しかも、取り扱いがしやすい自動マウントが可能な
表面実装デバイスＳＭＤを提供することができる。
【０１０２】（実施の形態６）図８は本発明の実施の形
態６におけるセラミック積層ＲＦデバイスの断面図を示
すものである。図８において、１１はキャビティ型低温
焼結セラミック体、２は多層配線導体、３は層間ビアホ
ール、４は半導体ベアチップ、５はＳＡＷフィルタ、６
は封止樹脂、７はＬＧＡである。図５と異なる点は低温
焼結セラミック体１をキャビティ型低温焼結セラミック
体１１に置き換える構造とした点である。
態６におけるセラミック積層ＲＦデバイスの断面図を示
すものである。図８において、１１はキャビティ型低温
焼結セラミック体、２は多層配線導体、３は層間ビアホ
ール、４は半導体ベアチップ、５はＳＡＷフィルタ、６
は封止樹脂、７はＬＧＡである。図５と異なる点は低温
焼結セラミック体１をキャビティ型低温焼結セラミック
体１１に置き換える構造とした点である。
【０１０３】以上のように構成されたセラミック積層Ｒ
Ｆデバイスについて、以下、図８を用いてその動作を説
明する。
Ｆデバイスについて、以下、図８を用いてその動作を説
明する。
【０１０４】多層配線導体２は、キャビティ型低温焼結
セラミック体１１内において、内層コンデンサや内層イ
ンダクタを形成する。積層一体焼成されたキャビティ型
低温焼結セラミック体の中に形成される多層配線パター
ンは銅または銀からなり、前記配線パターン間の所望箇
所には層間ビアホール３を配して電気的に接続する。
セラミック体１１内において、内層コンデンサや内層イ
ンダクタを形成する。積層一体焼成されたキャビティ型
低温焼結セラミック体の中に形成される多層配線パター
ンは銅または銀からなり、前記配線パターン間の所望箇
所には層間ビアホール３を配して電気的に接続する。
【０１０５】多層配線パターンの各層のパターンは、例
えばスクリーン印刷などの方法で形成し、層間ビアホー
ルは誘電体シートにパンチャーで穴開けし導体ペースト
を印刷などの方法で充填して形成する。キャビティも同
様に誘電体シートにパンチャーで穴開けして形成する。
キャビティ内には半導体ベアチップ４、ＳＡＷフィルタ
５が、フェースダウン実装され、半導体ベアチップ４や
ＳＡＷフィルタ５を覆うように、封止樹脂６がこのキャ
ビティ中に充填される。
えばスクリーン印刷などの方法で形成し、層間ビアホー
ルは誘電体シートにパンチャーで穴開けし導体ペースト
を印刷などの方法で充填して形成する。キャビティも同
様に誘電体シートにパンチャーで穴開けして形成する。
キャビティ内には半導体ベアチップ４、ＳＡＷフィルタ
５が、フェースダウン実装され、半導体ベアチップ４や
ＳＡＷフィルタ５を覆うように、封止樹脂６がこのキャ
ビティ中に充填される。
【０１０６】また、セラミック体の底面には、外部との
接続を行う底面端子電極ＬＧＡ７が形成されている。こ
れらの部品は、全体としてＲＦ回路を形成し、例えば、
ＲＦ積層スイッチなどのセラミック積層ＲＦデバイスと
して機能する。
接続を行う底面端子電極ＬＧＡ７が形成されている。こ
れらの部品は、全体としてＲＦ回路を形成し、例えば、
ＲＦ積層スイッチなどのセラミック積層ＲＦデバイスと
して機能する。
【０１０７】ここで、実施の形態５と大きく異なる点
は、低温焼結セラミック体１をキャビティ型低温焼結セ
ラミック体１１に置き換える構造とした点である。キャ
ビティ型構造としたことによって、封止樹脂６が側面に
周り込む恐れがなく、樹脂だれなどによる外形変化が少
なくなる。これによって、実装時の認識における不良を
低減させることができる。
は、低温焼結セラミック体１をキャビティ型低温焼結セ
ラミック体１１に置き換える構造とした点である。キャ
ビティ型構造としたことによって、封止樹脂６が側面に
周り込む恐れがなく、樹脂だれなどによる外形変化が少
なくなる。これによって、実装時の認識における不良を
低減させることができる。
【０１０８】また、セラミック体をキャビティ構造とす
ることにより、半導体などを実装した周縁部のセラミッ
ク体にも電極パターン１２を形成することが可能とな
る。これによって、限られた体積で内蔵回路を有効に形
成することができ、デバイス特性の向上及びデバイスサ
イズの小型化も可能となる。
ることにより、半導体などを実装した周縁部のセラミッ
ク体にも電極パターン１２を形成することが可能とな
る。これによって、限られた体積で内蔵回路を有効に形
成することができ、デバイス特性の向上及びデバイスサ
イズの小型化も可能となる。
【０１０９】以上のように実施の形態６によれば、セラ
ミック体が上面に凹部を持つキャビティ型であり、封止
樹脂が前記キャビティ部を充填したこと構造にすること
により、封止樹脂が側面に周り込む恐れが少なく、樹脂
だれなどによる外形変化が少なくなる。このため、実装
時の認識における不良を発生させることがないセラミッ
ク積層ＲＦデバイスを提供することができる。
ミック体が上面に凹部を持つキャビティ型であり、封止
樹脂が前記キャビティ部を充填したこと構造にすること
により、封止樹脂が側面に周り込む恐れが少なく、樹脂
だれなどによる外形変化が少なくなる。このため、実装
時の認識における不良を発生させることがないセラミッ
ク積層ＲＦデバイスを提供することができる。
【０１１０】なお、図９に示すように、セラミック体の
上面のうち一方の側にキャビティの凹部を形成し、他方
の側のキャビティの凹部がない部分に、アレーアンテナ
１３などを形成すれば、さらに無線部回路としての機能
を向上したデバイスの実現が可能となる。
上面のうち一方の側にキャビティの凹部を形成し、他方
の側のキャビティの凹部がない部分に、アレーアンテナ
１３などを形成すれば、さらに無線部回路としての機能
を向上したデバイスの実現が可能となる。
【０１１１】（実施の形態７）図１０は、本発明の実施
の形態７におけるセラミック積層ＲＦデバイスの断面図
を示すものである。図１０において、１４、１６は低誘
電率低温焼結セラミック体、１５は高誘電率低温焼結セ
ラミック体、２は多層配線導体、３は層間ビアホール、
４は半導体ベアチップ、５はＳＡＷフィルタ、６は封止
樹脂、７はＬＧＡである。図５と異なるのは、単一の低
温焼結セラミック体１の代わりに、最上層に低誘電率低
温焼結セラミック体１４を、中間層に高誘電率低温焼結
セラミック体１５を、最下層に低誘電率低温焼結セラミ
ック体１６という三層の積層体とした点である。
の形態７におけるセラミック積層ＲＦデバイスの断面図
を示すものである。図１０において、１４、１６は低誘
電率低温焼結セラミック体、１５は高誘電率低温焼結セ
ラミック体、２は多層配線導体、３は層間ビアホール、
４は半導体ベアチップ、５はＳＡＷフィルタ、６は封止
樹脂、７はＬＧＡである。図５と異なるのは、単一の低
温焼結セラミック体１の代わりに、最上層に低誘電率低
温焼結セラミック体１４を、中間層に高誘電率低温焼結
セラミック体１５を、最下層に低誘電率低温焼結セラミ
ック体１６という三層の積層体とした点である。
【０１１２】以上のように構成されたセラミック積層Ｒ
Ｆデバイスについて、以下図１０を用いてその動作を説
明する。
Ｆデバイスについて、以下図１０を用いてその動作を説
明する。
【０１１３】多層配線導体２は、低誘電率低温焼結セラ
ミック体１４、１６および高誘電率低温焼結セラミック
体１５内において、内層コンデンサや内層インダクタを
形成する。積層一体焼成された異種積層低温焼結セラミ
ック体の中に形成される多層配線パターンは銅または銀
からなり、前記配線パターン間の所望箇所には層間ビア
ホールを配して電気的に接続する。前記セラミック体上
面には半導体ベアチップ４やＳＡＷフィルタ５がフェー
スダウン実装され、この半導体ベアチップ４やＳＡＷフ
ィルタ５を覆うようにセラミック体の上面を封止樹脂に
よりコーティングしている。
ミック体１４、１６および高誘電率低温焼結セラミック
体１５内において、内層コンデンサや内層インダクタを
形成する。積層一体焼成された異種積層低温焼結セラミ
ック体の中に形成される多層配線パターンは銅または銀
からなり、前記配線パターン間の所望箇所には層間ビア
ホールを配して電気的に接続する。前記セラミック体上
面には半導体ベアチップ４やＳＡＷフィルタ５がフェー
スダウン実装され、この半導体ベアチップ４やＳＡＷフ
ィルタ５を覆うようにセラミック体の上面を封止樹脂に
よりコーティングしている。
【０１１４】セラミック体の底面には外部との接続を行
う底面端子電極ＬＧＡ７が形成されている。これらの部
品は、全体としてＲＦ回路を形成し、例えば、ＲＦ積層
スイッチなどのセラミック積層ＲＦデバイスとして機能
する。
う底面端子電極ＬＧＡ７が形成されている。これらの部
品は、全体としてＲＦ回路を形成し、例えば、ＲＦ積層
スイッチなどのセラミック積層ＲＦデバイスとして機能
する。
【０１１５】一般に、高誘電率セラミック中に形成でき
るストリップラインは、波長が短縮できるため、例えば
ストリップライン共振器では共振器長を比誘電率の平方
根に逆比例して短くすることができる。したがって、小
形でＱ値の高いストリップライン共振器を作ったりする
のには適している。しかし、ストリップラインの特性イ
ンピーダンスは通常低く、例えばスクリーン印刷で形成
できる最小線幅１００μｍ、シールド間隔２ｍｍのスト
リップラインの特性インピーダンスは２０から３０オー
ム程度であり、５０オーム線路を形成することは実質不
可能である。その一方、比誘電率が高いため、大きな容
量値の内層コンデンサを狭い面積で作ることは容易であ
る。
るストリップラインは、波長が短縮できるため、例えば
ストリップライン共振器では共振器長を比誘電率の平方
根に逆比例して短くすることができる。したがって、小
形でＱ値の高いストリップライン共振器を作ったりする
のには適している。しかし、ストリップラインの特性イ
ンピーダンスは通常低く、例えばスクリーン印刷で形成
できる最小線幅１００μｍ、シールド間隔２ｍｍのスト
リップラインの特性インピーダンスは２０から３０オー
ム程度であり、５０オーム線路を形成することは実質不
可能である。その一方、比誘電率が高いため、大きな容
量値の内層コンデンサを狭い面積で作ることは容易であ
る。
【０１１６】これに対して、低誘電率セラミック体中に
形成できるストリップラインは、波長はそれほど短縮で
きないが、５０オーム以上の高い特性インピーダンスの
実現は易しく、内層インダクタの形成も容易である。比
誘電率が低いため、近接するストリップライン間の電磁
界結合量は比較小さく、配線層を形成するのに適してい
る。
形成できるストリップラインは、波長はそれほど短縮で
きないが、５０オーム以上の高い特性インピーダンスの
実現は易しく、内層インダクタの形成も容易である。比
誘電率が低いため、近接するストリップライン間の電磁
界結合量は比較小さく、配線層を形成するのに適してい
る。
【０１１７】このように、２種以上の比誘電率を持つセ
ラミックシートを異種接合することにより、各々の層中
に最適回路素子を配置することにより、小形、高性能を
同時達成することができる。ストリップラインの特性イ
ンピーダンスの関係から、それぞれのセラミック体の比
誘電率は、最上層では比誘電率１０以下とし、中間層で
は比誘電率１０以上、中でもおよそ４０から６０程度と
し、最下層では比誘電率１０以下とすることが好まし
い。
ラミックシートを異種接合することにより、各々の層中
に最適回路素子を配置することにより、小形、高性能を
同時達成することができる。ストリップラインの特性イ
ンピーダンスの関係から、それぞれのセラミック体の比
誘電率は、最上層では比誘電率１０以下とし、中間層で
は比誘電率１０以上、中でもおよそ４０から６０程度と
し、最下層では比誘電率１０以下とすることが好まし
い。
【０１１８】ここで、高誘電率低温焼結セラミック体１
５を低誘電率低温焼結セラミック体１４と低誘電率低温
焼結セラミック体１６とで挟み込む構造とし、上下をほ
ぼ対称形とすることで、焼成時における熱膨張係数の違
いに起因するセラミック体のそりを防止することができ
る。また、中央の高誘電率低温焼結セラミック体１５を
上下の低誘電率低温焼結セラミック体１４と低誘電率低
温焼結セラミック体１６より厚くすることで、中央の高
誘電率低温焼結セラミック体１５内部に高いＱ値を持つ
ストリップラインを形成することができ、回路の低損失
化を図ることができる。
５を低誘電率低温焼結セラミック体１４と低誘電率低温
焼結セラミック体１６とで挟み込む構造とし、上下をほ
ぼ対称形とすることで、焼成時における熱膨張係数の違
いに起因するセラミック体のそりを防止することができ
る。また、中央の高誘電率低温焼結セラミック体１５を
上下の低誘電率低温焼結セラミック体１４と低誘電率低
温焼結セラミック体１６より厚くすることで、中央の高
誘電率低温焼結セラミック体１５内部に高いＱ値を持つ
ストリップラインを形成することができ、回路の低損失
化を図ることができる。
【０１１９】また、一般に低温焼結セラミック体は低誘
電率体の方が素子強度が強く、本実施の形態のように低
誘電率低温焼結セラミック体に底面ＬＧＡ電極が形成で
きる配置とすることにより、端子強度の強いデバイスが
形成可能となる。
電率体の方が素子強度が強く、本実施の形態のように低
誘電率低温焼結セラミック体に底面ＬＧＡ電極が形成で
きる配置とすることにより、端子強度の強いデバイスが
形成可能となる。
【０１２０】以上のように実施の形態７によれば、セラ
ミック体が比誘電率の異なる異種セラミック積層体で形
成された構成としている。また、さらにセラミック体を
比誘電率の異なる３層以上の異種セラミック積層体と
し、最上層を比誘電率１０以下の低誘電率低温焼結セラ
ミック体とし、中間層を比誘電率１０以上の高誘電率低
温焼結セラミック体とし、最下層を比誘電率１０以下の
低誘電率低温焼結セラミック体という構成にしている。
これによって、小形化、高性能化を同時に達成すること
ができるセラミック積層ＲＦデバイスを提供することが
できる。
ミック体が比誘電率の異なる異種セラミック積層体で形
成された構成としている。また、さらにセラミック体を
比誘電率の異なる３層以上の異種セラミック積層体と
し、最上層を比誘電率１０以下の低誘電率低温焼結セラ
ミック体とし、中間層を比誘電率１０以上の高誘電率低
温焼結セラミック体とし、最下層を比誘電率１０以下の
低誘電率低温焼結セラミック体という構成にしている。
これによって、小形化、高性能化を同時に達成すること
ができるセラミック積層ＲＦデバイスを提供することが
できる。
【０１２１】（実施の形態８）本発明の実施の形態８に
係る移動体通信機は、図１１に示すように、上記実施の
形態２に係るセラミック積層ＲＦデバイス２０を搭載し
た携帯電話機等の移動体通信機３０である。この携帯電
話機は、セラミック積層ＲＦデバイス２０、表示部３
２、及び通信部３４を含んでいる。具体的には、この携
帯電話機に搭載されたセラミック積層ＲＦデバイス２０
は、図１に示すように、上面側の高誘電率系のセラミッ
ク体１５、下面側の低誘電率系のセラミック体１４を有
し、上下のセラミック体１４、１５の間に熱硬化性樹脂
である接合樹脂１７を挟みこんでいる。さらに、２つの
セラミック体１４、１５の間に挟み込まれた接合樹脂１
７には、上下のセラミック体の各多層配線パターンの間
を互いに電気的に接続する導電性樹脂が充填された複数
個の貫通孔が設けられている。これによって、異なる比
誘電率を有する２つのセラミック体をそのまま接触させ
た場合に比べて、２つのセラミック体の間に生じる浮遊
容量を減少させることができる。また、下層側の低誘電
率系のセラミック体１４の底面にランドグリッドアレー
端子電極７を設けている。さらに、このセラミック体１
４の底面とランドグリッドアレー端子電極７との間にも
う一つの熱硬化性樹脂である接合樹脂１８を挟みこんで
いる。これによってデバイスとしての強度を高めること
ができる。
係る移動体通信機は、図１１に示すように、上記実施の
形態２に係るセラミック積層ＲＦデバイス２０を搭載し
た携帯電話機等の移動体通信機３０である。この携帯電
話機は、セラミック積層ＲＦデバイス２０、表示部３
２、及び通信部３４を含んでいる。具体的には、この携
帯電話機に搭載されたセラミック積層ＲＦデバイス２０
は、図１に示すように、上面側の高誘電率系のセラミッ
ク体１５、下面側の低誘電率系のセラミック体１４を有
し、上下のセラミック体１４、１５の間に熱硬化性樹脂
である接合樹脂１７を挟みこんでいる。さらに、２つの
セラミック体１４、１５の間に挟み込まれた接合樹脂１
７には、上下のセラミック体の各多層配線パターンの間
を互いに電気的に接続する導電性樹脂が充填された複数
個の貫通孔が設けられている。これによって、異なる比
誘電率を有する２つのセラミック体をそのまま接触させ
た場合に比べて、２つのセラミック体の間に生じる浮遊
容量を減少させることができる。また、下層側の低誘電
率系のセラミック体１４の底面にランドグリッドアレー
端子電極７を設けている。さらに、このセラミック体１
４の底面とランドグリッドアレー端子電極７との間にも
う一つの熱硬化性樹脂である接合樹脂１８を挟みこんで
いる。これによってデバイスとしての強度を高めること
ができる。
【０１２２】この携帯電話機３０では、上述の通り、搭
載しているセラミック積層ＲＦデバイス２０が小型化、
高機能化されているので、携帯電話機としても小型化、
高機能化を図ることができる。なお、この携帯電話機で
は実施の形態１に係るセラミック積層ＲＦデバイスを用
いたが、これに限られず、他の実施の形態に係るセラミ
ック積層ＲＦデバイスを用いることができる。
載しているセラミック積層ＲＦデバイス２０が小型化、
高機能化されているので、携帯電話機としても小型化、
高機能化を図ることができる。なお、この携帯電話機で
は実施の形態１に係るセラミック積層ＲＦデバイスを用
いたが、これに限られず、他の実施の形態に係るセラミ
ック積層ＲＦデバイスを用いることができる。
【０１２３】
【発明の効果】以上のように本発明によれば、各セラミ
ック体の間に熱硬化性樹脂シートである接合樹脂が挟み
込まれている。これによって、異なる比誘電率を有する
２つのセラミック体をそのまま接触させた場合に比べ
て、上下のセラミック体の間に生じる浮遊容量を減少さ
せることができる。また、下層側のセラミック体の底面
にランドグリッドアレー端子電極を設け、このセラミッ
ク体の底面とランドグリッドアレー端子電極との間にも
う一つの熱硬化性樹脂シートである接合樹脂を挟みこん
でいる。これによってデバイスとしての強度を高めるこ
とができる。
ック体の間に熱硬化性樹脂シートである接合樹脂が挟み
込まれている。これによって、異なる比誘電率を有する
２つのセラミック体をそのまま接触させた場合に比べ
て、上下のセラミック体の間に生じる浮遊容量を減少さ
せることができる。また、下層側のセラミック体の底面
にランドグリッドアレー端子電極を設け、このセラミッ
ク体の底面とランドグリッドアレー端子電極との間にも
う一つの熱硬化性樹脂シートである接合樹脂を挟みこん
でいる。これによってデバイスとしての強度を高めるこ
とができる。
【０１２４】また、本発明によれば、半導体ベアチップ
とＳＡＷフィルタをセラミック積層ＲＦデバイスに取り
入れることができ、デバイスの高機能化、小形化、低背
化、製造の容易さ、信頼性の向上を図ることができ、最
適回路設計で複数機能を組み合わせた時の総合性能の向
上を果たせるセラミック積層ＲＦデバイスを提供するこ
とができる。
とＳＡＷフィルタをセラミック積層ＲＦデバイスに取り
入れることができ、デバイスの高機能化、小形化、低背
化、製造の容易さ、信頼性の向上を図ることができ、最
適回路設計で複数機能を組み合わせた時の総合性能の向
上を果たせるセラミック積層ＲＦデバイスを提供するこ
とができる。
【図１】 本発明の実施の形態１に係るセラミック積層
ＲＦデバイスの断面図である。
ＲＦデバイスの断面図である。
【図２】 本発明の実施の形態２に係るセラミック積層
ＲＦデバイスの断面図である。
ＲＦデバイスの断面図である。
【図３】 本発明の実施の形態３に係るセラミック積層
ＲＦデバイスの断面図である。
ＲＦデバイスの断面図である。
【図４】 本発明の実施の形態４におけるセラミック積
層ＲＦデバイスの断面図である。
層ＲＦデバイスの断面図である。
【図５】 本発明の実施の形態５に係るセラミック積層
ＲＦデバイスの断面図である。
ＲＦデバイスの断面図である。
【図６】 本発明の実施の形態５に係るセラミック積層
ＲＦデバイスの底面斜視図である。
ＲＦデバイスの底面斜視図である。
【図７】 本発明の実施の形態５に係るセラミック積層
ＲＦデバイスにフェースダウン実装されたＳＡＷフィル
タの拡大断面図である。
ＲＦデバイスにフェースダウン実装されたＳＡＷフィル
タの拡大断面図である。
【図８】 本発明の実施の形態６に係るセラミック積層
ＲＦデバイスの断面図である。
ＲＦデバイスの断面図である。
【図９】 本発明の実施の形態６に係るセラミック積層
ＲＦデバイスの斜視図である。
ＲＦデバイスの斜視図である。
【図１０】 本発明の実施の形態７に係るセラミック積
層ＲＦデバイスの断面図である。
層ＲＦデバイスの断面図である。
【図１１】 本発明の実施の形態８に係る携帯電話機の
ブロック図である。
ブロック図である。
【図１２】 従来例におけるセラミック積層ＲＦデバイ
スの断面図である。
スの断面図である。
【図１３】 従来例におけるセラミック積層ＲＦデバイ
スの構成を示すブロック図であり、（ａ）は積層フィル
タ、（ｂ）はＳＡＷフィルタ、（ｃ）はＲＦスイッチ回
路である。
スの構成を示すブロック図であり、（ａ）は積層フィル
タ、（ｂ）はＳＡＷフィルタ、（ｃ）はＲＦスイッチ回
路である。
１ 低温焼結セラミック体 ２，１２ 多層配線導体 ３ 層間ビアホール ４ 半導体ベアチップ ５ ＳＡＷフィルタ ６ 封止樹脂 ７ ＬＧＡ（ランドグリッドアレー）端子電極 ８ バンプ ９ ＳＡＷ電極 １０ 封止樹脂 １１ キャビティ型低温焼結セラミック体 １３ アレーアンテナ １４，１６ 低誘電率低温焼結セラミック体 １５ 高誘電率低温焼結セラミック体 １７，１８ 接合樹脂 １９ 穴空き型低誘電率低温焼結セラミック体 ２０ セラミック積層ＲＦデバイス ３０ 移動体通信機 ３２ 表示部 ３４ 通信部 １０１ 低温焼結セラミック体 １０２ 多層配線導体 １０３ 層間ビアホール １０５ チップ部品
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 23/12 ３０１ Ｈ０１Ｐ 3/08 Ｈ０１Ｐ 3/08 Ｈ０３Ｈ 9/25 Ａ Ｈ０３Ｈ 9/25 Ｈ０１Ｇ 4/40 ３２１Ａ (72)発明者 松村 勉 京都府京田辺市大住浜55番12 松下日東電 器株式会社内 (72)発明者 石崎 俊雄 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5E001 AB01 AH01 AH09 AJ01 AJ02 5E082 AB03 BB05 CC02 5E346 AA04 AA12 AA15 AA22 AA35 AA43 AA60 BB01 CC02 CC08 CC17 CC31 DD02 EE02 EE06 EE07 EE08 EE21 EE43 FF18 FF35 GG03 GG28 HH22 HH24 HH33 5J014 CA53 5J097 AA30 AA31 AA34 HA04 JJ03 JJ10
Claims (23)
- 【請求項１】 層間ビアホールを介して電気的に接続さ
れた多層配線パターンを備えた第１のセラミック体と、 層間ビアホールを介して電気的に接続された多層配線パ
ターンを備えた第２のセラミック体と、 前記第１及び第２のセラミック体の間に挟まれた熱硬化
性樹脂シートとからなり、 前記熱硬化性樹脂シートは、前記第１のセラミック体の
前記多層配線パターンのいずれかと、前記第２のセラミ
ック体の前記多層配線パターンのいずれかとを互いに電
気的に接続する導電性樹脂が充填された貫通孔を備える
ことを特徴とするセラミック積層デバイス。 - 【請求項２】 前記セラミック体は、積層一体焼成され
た低温焼結セラミック体であることを特徴とする請求項
１に記載のセラミック積層デバイス。 - 【請求項３】 前記第１及び第２のセラミック体は、前
記熱硬化性樹脂シートと熱硬化して一体化したことを特
徴とする請求項１に記載のセラミック積層デバイス。 - 【請求項４】 前記第１及び第２のセラミック体は、比
誘電率が互いに異なることを特徴とする請求項１に記載
のセラミック積層デバイス。 - 【請求項５】 層間ビアホールを介して電気的に接続さ
れた多層配線パターンを備えた第３のセラミック体と、 前記第２及び第３のセラミック体との間に挟まれた熱硬
化性樹脂シートとをさらに備え、 前記第１のセラミック体は、比誘電率が１０未満であっ
て、前記第２のセラミック体は、比誘電率が１０以上で
あって、前記第３のセラミック体は、比誘電率が１０未
満であることを特徴とする請求項１に記載のセラミック
積層デバイス。 - 【請求項６】 前記第１及び第３のセラミック体は、実
質的に同一の厚さであり、前記第２のセラミック体は、
前記１及び第３のセラミック体より厚いことを特徴とす
る請求項５に記載のセラミック積層デバイス。 - 【請求項７】 前記各セラミック体は、互いに異なる厚
みを有することを特徴とする請求項１に記載のセラミッ
ク積層デバイス。 - 【請求項８】 前記第２のセラミック体の他のセラミッ
ク体と対向していない面にランドグリッドアレー端子電
極を備えることを特徴とする請求項１に記載のセラミッ
ク積層デバイス。 - 【請求項９】 前記第２のセラミック体と前記ランドグ
リッドアレー端子電極との間に挟み込まれた熱硬化性樹
脂シートを備えることを特徴とする請求項８に記載のセ
ラミック積層デバイス。 - 【請求項１０】 前記第１のセラミック体は、前記第２
のセラミック体と対向していない面に、半導体ベアチッ
プと電極部が気密封止されたＳＡＷフィルタとが電極部
を対向させて実装され、上部を封止樹脂でコーティング
されたことを特徴とする請求項１に記載のセラミック積
層デバイス。 - 【請求項１１】 前記第１のセラミック体は、上方に凹
部を持つキャビティ型セラミック体であって、 前記第１のセラミック体は、前記凹部の底面に、半導体
ベアチップとＳＡＷフィルタとが電極部を対向させて実
装され、上部を封止樹脂でコーティングされたことを特
徴とする請求項１に記載のセラミック積層デバイス。 - 【請求項１２】 前記第１のセラミック体は、穴開き部
を含む穴開き型セラミック体であって、 前記第１のセラミック体は、前記穴開き部の底面を構成
する前記熱硬化性樹脂シートの面に、半導体ベアチップ
とＳＡＷフィルタが電極部を対向させて実装され、上部
を封止樹脂でコーティングされていることを特徴とする
請求項１に記載のセラミック積層デバイス。 - 【請求項１３】 前記第１のセラミック体は、比誘電率
が１０未満であり、前記第２セラミック体は、比誘電率
が１０以上であることを特徴とする請求項１２に記載の
セラミック積層デバイス。 - 【請求項１４】 前記半導体ベアチップは、ＵＨＦ帯以
上の周波数で動作する半導体ベアチップを含むことを特
徴とする請求項１０に記載のセラミック積層デバイス。 - 【請求項１５】 前記半導体ベアチップは、ＰＩＮダイ
オードを含むことを特徴とする請求項１０に記載のセラ
ミック積層デバイス。 - 【請求項１６】 前記ＳＡＷフィルタは、不平衡入力平
衡出力の端子構造を持つことを特徴とする請求項１０に
記載のセラミック積層デバイス。 - 【請求項１７】 層間ビアホールを介して電気的に接続
された多層配線パターンを備えた第１のセラミック体
と、 層間ビアホールを介して電気的に接続された多層配線パ
ターンを備えた第２のセラミック体とが順に積層されて
おり、 前記第１のセラミック体は、前記第２のセラミック体と
対向していない面に、半導体ベアチップと電極部が気密
封止されたＳＡＷフィルタとが電極部を対向させて実装
され、上部を封止樹脂でコーティングされ、 前記第２のセラミック体は、前記第１のセラミック体と
対向していない面に、ランドグリッドアレー端子電極が
設けられていることを特徴とするセラミック積層デバイ
ス。 - 【請求項１８】 前記第１及び第２のセラミック体は、
比誘電率が互いに異なることを特徴とする請求項１７に
記載のセラミック積層デバイス。 - 【請求項１９】 前記第１のセラミック体は、上方に凹
部を持つキャビティ型セラミック体であって、 前記第１のセラミック体は、前記半導体ベアチップと前
記ＳＡＷフィルタとが電極部を前記凹部の底面に対向さ
せて実装され、上部を封止樹脂でコーティングされたこ
とを特徴とする請求項１７に記載のセラミック積層デバ
イス。 - 【請求項２０】 層間ビアホールを介して電気的に接続
された多層配線パターンを備えた第３のセラミック体を
さらに備え、 前記第３のセラミック体は、前記第２のセラミック体の
前記第１のセラミック体と対向していない面に積層さ
れ、 前記第１のセラミック体は、比誘電率が１０未満であ
り、前記第２のセラミック体は、比誘電率が１０以上で
あり、前記第３のセラミック体は、比誘電率が１０未満
であることを特徴とする請求項１７に記載のセラミック
積層デバイス。 - 【請求項２１】 層間ビアホールを介して電気的に接続
された多層配線パターンを備え、上方に凹部を持つキャ
ビティ型セラミック体からなる第１のセラミック体と、 層間ビアホールを介して電気的に接続された多層配線パ
ターンを備えた第２のセラミック体とが順に積層されて
おり、 前記第１のセラミック体は、前記凹部の底面に、半導体
ベアチップと電極部が気密封止されたＳＡＷフィルタと
が電極部を対向させて実装され、上部を封止樹脂でコー
ティングされていることを特徴とするセラミック積層デ
バイス。 - 【請求項２２】 前記第１のセラミック体は、前記第２
のセラミック体と対向していない面の平坦部に形成され
た電極パターンからなるアレーアンテナを有することを
特徴とする請求項２１に記載のセラミック積層デバイ
ス。 - 【請求項２３】 請求項１から２２のいずれか一項に記
載の前記セラミック積層デバイスを備えたことを特徴と
する移動体通信機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001168059A JP2002111218A (ja) | 2000-06-27 | 2001-06-04 | セラミック積層デバイス |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000-192265 | 2000-06-27 | ||
| JP2000192265 | 2000-06-27 | ||
| JP2001168059A JP2002111218A (ja) | 2000-06-27 | 2001-06-04 | セラミック積層デバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002111218A true JP2002111218A (ja) | 2002-04-12 |
| JP2002111218A5 JP2002111218A5 (ja) | 2008-03-13 |
Family
ID=26594733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001168059A Withdrawn JP2002111218A (ja) | 2000-06-27 | 2001-06-04 | セラミック積層デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002111218A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040100395A (ko) * | 2003-05-22 | 2004-12-02 | 주식회사 에이엔티 | Ltcc 적층 커플링을 이용한 fbar 밴드패스 필터 및 듀플렉스 |
| JP2005158770A (ja) * | 2003-11-20 | 2005-06-16 | Matsushita Electric Ind Co Ltd | 積層基板とその製造方法及び前記積層基板を用いたモジュールの製造方法とその製造装置 |
| JP2005531138A (ja) * | 2002-06-25 | 2005-10-13 | エプコス アクチエンゲゼルシャフト | 多層基板を備えた電子部品および電子部品の製造方法 |
| US6985712B2 (en) | 2001-08-27 | 2006-01-10 | Matsushita Electric Industrial Co., Ltd. | RF device and communication apparatus using the same |
| JP2008130618A (ja) * | 2006-11-16 | 2008-06-05 | Murata Mfg Co Ltd | 多層配線基板 |
| KR100850879B1 (ko) * | 2002-05-15 | 2008-08-07 | 엘지이노텍 주식회사 | 저온 소성 세라믹을 이용한 안테나 스위치 |
| JP2008186962A (ja) * | 2007-01-29 | 2008-08-14 | Murata Mfg Co Ltd | 多層配線基板 |
| US7413975B2 (en) | 2002-07-23 | 2008-08-19 | Seiko Epson Corporation | Interconnect substrate, semiconductor device, methods of manufacturing the same, circuit board, and electronic equipment |
| JP2010258586A (ja) * | 2009-04-22 | 2010-11-11 | Taiyo Yuden Co Ltd | 通信モジュール |
| JP2011151552A (ja) * | 2010-01-20 | 2011-08-04 | Murata Mfg Co Ltd | 弾性波デュプレクサ |
| JP2011151553A (ja) * | 2010-01-20 | 2011-08-04 | Murata Mfg Co Ltd | 弾性波デュプレクサ |
| JP2011216635A (ja) * | 2010-03-31 | 2011-10-27 | Murata Mfg Co Ltd | 電子部品内蔵基板、電子回路モジュール、および電子部品内蔵基板の製造方法 |
| JP2012520652A (ja) * | 2010-05-12 | 2012-09-06 | メディアテック インコーポレーテッド | 信号ライン遷移素子を備えた回路装置 |
-
2001
- 2001-06-04 JP JP2001168059A patent/JP2002111218A/ja not_active Withdrawn
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6985712B2 (en) | 2001-08-27 | 2006-01-10 | Matsushita Electric Industrial Co., Ltd. | RF device and communication apparatus using the same |
| KR100850879B1 (ko) * | 2002-05-15 | 2008-08-07 | 엘지이노텍 주식회사 | 저온 소성 세라믹을 이용한 안테나 스위치 |
| US7795728B2 (en) | 2002-06-25 | 2010-09-14 | Epcos Ag | Electronic component |
| JP2005531138A (ja) * | 2002-06-25 | 2005-10-13 | エプコス アクチエンゲゼルシャフト | 多層基板を備えた電子部品および電子部品の製造方法 |
| JP4778228B2 (ja) * | 2002-06-25 | 2011-09-21 | エプコス アクチエンゲゼルシャフト | 多層基板を備えた電子部品 |
| KR100954030B1 (ko) * | 2002-06-25 | 2010-04-20 | 에프코스 아게 | 다층 기판을 갖는 전자 소자 및 그 제조 방법 |
| US7413975B2 (en) | 2002-07-23 | 2008-08-19 | Seiko Epson Corporation | Interconnect substrate, semiconductor device, methods of manufacturing the same, circuit board, and electronic equipment |
| CN100431120C (zh) * | 2002-07-23 | 2008-11-05 | 精工爱普生株式会社 | 布线基板、半导体器件及其制造方法、电路板和电子仪器 |
| US7541278B2 (en) | 2002-07-23 | 2009-06-02 | Seiko Epson Corporation | Interconnect substrate, semiconductor device, methods of manufacturing the same, circuit board, and electronic equipment |
| KR20040100395A (ko) * | 2003-05-22 | 2004-12-02 | 주식회사 에이엔티 | Ltcc 적층 커플링을 이용한 fbar 밴드패스 필터 및 듀플렉스 |
| JP2005158770A (ja) * | 2003-11-20 | 2005-06-16 | Matsushita Electric Ind Co Ltd | 積層基板とその製造方法及び前記積層基板を用いたモジュールの製造方法とその製造装置 |
| JP2008130618A (ja) * | 2006-11-16 | 2008-06-05 | Murata Mfg Co Ltd | 多層配線基板 |
| JP2008186962A (ja) * | 2007-01-29 | 2008-08-14 | Murata Mfg Co Ltd | 多層配線基板 |
| JP2010258586A (ja) * | 2009-04-22 | 2010-11-11 | Taiyo Yuden Co Ltd | 通信モジュール |
| JP2011151552A (ja) * | 2010-01-20 | 2011-08-04 | Murata Mfg Co Ltd | 弾性波デュプレクサ |
| JP2011151553A (ja) * | 2010-01-20 | 2011-08-04 | Murata Mfg Co Ltd | 弾性波デュプレクサ |
| US8525615B2 (en) | 2010-01-20 | 2013-09-03 | Murata Manufacturing Co., Ltd. | Elastic wave duplexer having a sealing member that includes a recess |
| JP2011216635A (ja) * | 2010-03-31 | 2011-10-27 | Murata Mfg Co Ltd | 電子部品内蔵基板、電子回路モジュール、および電子部品内蔵基板の製造方法 |
| JP2012520652A (ja) * | 2010-05-12 | 2012-09-06 | メディアテック インコーポレーテッド | 信号ライン遷移素子を備えた回路装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100674793B1 (ko) | 세라믹 적층 소자 | |
| US6456172B1 (en) | Multilayered ceramic RF device | |
| US7701728B2 (en) | Electronic component module and radio comunications equipment | |
| EP1094538A2 (en) | Multilayered ceramic RF device | |
| US6252778B1 (en) | Complex electronic component | |
| US7978031B2 (en) | High frequency module provided with power amplifier | |
| US9351404B2 (en) | Electronic device | |
| US20050264375A1 (en) | Surface acoustic wave device and communication apparatus | |
| KR20050033858A (ko) | 고주파 모듈 및 통신기기 | |
| JP2005277579A (ja) | 高周波モジュールおよびそれを用いた通信機器 | |
| US20050070332A1 (en) | Demultiplexer and communication device | |
| JP2002111218A (ja) | セラミック積層デバイス | |
| JP5630697B2 (ja) | 電子部品 | |
| US20040207059A1 (en) | Package structure with a cavity | |
| JP2005102098A (ja) | 高周波モジュール及びそれを用いた無線通信装置 | |
| JPH0697315A (ja) | 回路素子モジュール | |
| US6781484B2 (en) | SAW filter module capable of being easily miniaturized | |
| JP2001127237A (ja) | 高周波モジュール | |
| US20040240183A1 (en) | Electronic component mounting board, electronic component module, method of manufacturing electronic component mounting board, and communications equipment | |
| JP3851184B2 (ja) | フロントエンドモジュール | |
| KR100541079B1 (ko) | 세라믹 패키지 및 그 제조방법 | |
| JP2003060107A (ja) | 半導体モジュール | |
| US20040209387A1 (en) | Method for making a package structure with a cavity | |
| JPH05235689A (ja) | 高周波デバイス | |
| JP2002261581A (ja) | 高周波モジュール部品 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080125 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080125 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20080125 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20081024 |