JP2002314029A - モジュール電子部品 - Google Patents
モジュール電子部品Info
- Publication number
- JP2002314029A JP2002314029A JP2001110047A JP2001110047A JP2002314029A JP 2002314029 A JP2002314029 A JP 2002314029A JP 2001110047 A JP2001110047 A JP 2001110047A JP 2001110047 A JP2001110047 A JP 2001110047A JP 2002314029 A JP2002314029 A JP 2002314029A
- Authority
- JP
- Japan
- Prior art keywords
- terminal electrode
- electrode
- electronic component
- semiconductor chip
- printed wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】
【課題】 互いにドレインが接続された電界効果トラン
ジスタを少スペースで実装できる構造を備えたモジュー
ル電子部品を提供する。 【解決手段】 ２つのＦＥＴ１２１，１２２のドレイン
同士を接続し、このドレインが他の電子部品に接続され
ていない電子回路が形成されているモジュール電子部品
を構成する際に、２つのＦＥＴ１２１，１２２が一体に
形成され、それぞれのドレイン端子電極１２３が共通化
されて一方の面に形成され、ソース端子電極１２４とゲ
ート端子電極１２５が他方の面に形成されている板状の
半導体チップ１２を用い、ソース端子電極１２４とゲー
ト端子電極１２５が形成されている面を印刷配線板の部
品実装面に対向させて実装したモジュール電子部品を構
成する。
ジスタを少スペースで実装できる構造を備えたモジュー
ル電子部品を提供する。 【解決手段】 ２つのＦＥＴ１２１，１２２のドレイン
同士を接続し、このドレインが他の電子部品に接続され
ていない電子回路が形成されているモジュール電子部品
を構成する際に、２つのＦＥＴ１２１，１２２が一体に
形成され、それぞれのドレイン端子電極１２３が共通化
されて一方の面に形成され、ソース端子電極１２４とゲ
ート端子電極１２５が他方の面に形成されている板状の
半導体チップ１２を用い、ソース端子電極１２４とゲー
ト端子電極１２５が形成されている面を印刷配線板の部
品実装面に対向させて実装したモジュール電子部品を構
成する。
Description
【０００１】
【発明の属する技術分野】本発明は、互いにドレインが
接続された２つ以上の電界効果トランジスタを用いたモ
ジュール電子部品に関するものである。
接続された２つ以上の電界効果トランジスタを用いたモ
ジュール電子部品に関するものである。
【０００２】
【従来の技術】従来、ノート型パーソナルコンピュータ
や携帯電話に用いる電池パックのほとんどには、２次電
池を保護するために電池保護モジュールが設けられてい
る。この種の電池保護モジュールの従来例を図１４乃至
図１６に示す。図１４は電池保護モジュールを示す外観
斜視図、図１５はその側断面図、図１６はその回路図で
ある。
や携帯電話に用いる電池パックのほとんどには、２次電
池を保護するために電池保護モジュールが設けられてい
る。この種の電池保護モジュールの従来例を図１４乃至
図１６に示す。図１４は電池保護モジュールを示す外観
斜視図、図１５はその側断面図、図１６はその回路図で
ある。
【０００３】図において、２０は電池保護モジュール
で、直方体形状を成し、基板上にプリント配線パターン
が形成された印刷配線板１１と、印刷配線板２１の部品
実装面２１ａに実装された複数の電子部品２２Ａ，２２
Ｂ，２３，２４（２４ａ〜２４ｈ）と、電子部品を覆う
ように印刷配線板２１の上面に形成された樹脂層（封止
樹脂）２５とから構成されている。ここで、２２Ａ，２
２Ｂは電界効果トランジスタ（以下、単にＦＥＴと称す
る）、２３は制御ＩＣ、２４ａ〜２４ｈは抵抗器及びコ
ンデンサ並びにサーミスタのチップ電子部品である。
で、直方体形状を成し、基板上にプリント配線パターン
が形成された印刷配線板１１と、印刷配線板２１の部品
実装面２１ａに実装された複数の電子部品２２Ａ，２２
Ｂ，２３，２４（２４ａ〜２４ｈ）と、電子部品を覆う
ように印刷配線板２１の上面に形成された樹脂層（封止
樹脂）２５とから構成されている。ここで、２２Ａ，２
２Ｂは電界効果トランジスタ（以下、単にＦＥＴと称す
る）、２３は制御ＩＣ、２４ａ〜２４ｈは抵抗器及びコ
ンデンサ並びにサーミスタのチップ電子部品である。
【０００４】印刷配線板２１は、例えば上面が長方形を
成すセラミック基板からなり、その一方の主面すなわち
部品実装面２１ａに電子部品実装用のランド電極が形成
され、他方の主面（図１４における下面）には６つの端
子電極２６ａ〜２６ｆが形成されている。また、印刷配
線板２１の上面には、２つのＦＥＴ２２Ａ，２２Ｂを固
定すると共にこれらのドレイン端子電極を接続するラン
ド電極２７が設けられている。さらに、ＦＥＴ２２Ａ，
２２Ｂのゲート端子電極及びソース端子電極はボンディ
ングワイヤー２９によってランド電極２８に導電接続さ
れている。
成すセラミック基板からなり、その一方の主面すなわち
部品実装面２１ａに電子部品実装用のランド電極が形成
され、他方の主面（図１４における下面）には６つの端
子電極２６ａ〜２６ｆが形成されている。また、印刷配
線板２１の上面には、２つのＦＥＴ２２Ａ，２２Ｂを固
定すると共にこれらのドレイン端子電極を接続するラン
ド電極２７が設けられている。さらに、ＦＥＴ２２Ａ，
２２Ｂのゲート端子電極及びソース端子電極はボンディ
ングワイヤー２９によってランド電極２８に導電接続さ
れている。
【０００５】上記構成によって図１６に示す電池保護回
路が形成されている。即ち、この電池保護回路では、電
池の負極に接続される端子電極２６ａにＦＥＴ２２Ａの
ソースが接続され、負荷の負極に接続される端子電極２
６ｂにＦＥＴ２２Ｂのソースが接続され、これら２つの
ＦＥＴ２２Ａ，２２Ｂのドレイン同士が接続されてい
る。これら２つのＦＥＴ２２Ａ，２２Ｂのゲートには制
御ＩＣ２３から制御信号が入力されそれぞれのオン・オ
フ状態がスイッチング制御される。
路が形成されている。即ち、この電池保護回路では、電
池の負極に接続される端子電極２６ａにＦＥＴ２２Ａの
ソースが接続され、負荷の負極に接続される端子電極２
６ｂにＦＥＴ２２Ｂのソースが接続され、これら２つの
ＦＥＴ２２Ａ，２２Ｂのドレイン同士が接続されてい
る。これら２つのＦＥＴ２２Ａ，２２Ｂのゲートには制
御ＩＣ２３から制御信号が入力されそれぞれのオン・オ
フ状態がスイッチング制御される。
【０００６】制御ＩＣ２３は、抵抗器Ｒ１，Ｒ２によっ
て電池側の正負極の電圧を分圧した電圧によって電池電
圧を検出し、電池の過充電や過放電を防止するようにＦ
ＥＴ２２Ａ，２２Ｂをスイッチング制御する。
て電池側の正負極の電圧を分圧した電圧によって電池電
圧を検出し、電池の過充電や過放電を防止するようにＦ
ＥＴ２２Ａ，２２Ｂをスイッチング制御する。
【０００７】これにより、電池の過充電や過放電の発生
を防止でき、劣化や破壊から電池を保護することができ
る。
を防止でき、劣化や破壊から電池を保護することができ
る。
【０００８】
【発明が解決しようとする課題】しかしながら、前述し
た従来の電池保護モジュール２０では、形状の小型化に
限界があった。即ち、ＦＥＴ２２Ａ，２２Ｂのゲートと
ソースをワイヤーボンディングによって印刷配線板２１
のランド電極２８に接続しているため、ワイヤーボンデ
ィング装置のノズルが他の電子部品に当たらないように
ランド電極２８の周囲に空間を設けておかなければなら
ないので、印刷配線基板２１の面積を縮小できなかっ
た。さらに、ボンディングワイヤー２９は放物線を描く
ように電池保護モジュール２０の高さ方向に突出して形
成されるので、他の電子部品が小型になっても、ボンデ
ィングワイヤー２９が存在するために電池保護モジュー
ル２０の高さを低く形成することができなかった。
た従来の電池保護モジュール２０では、形状の小型化に
限界があった。即ち、ＦＥＴ２２Ａ，２２Ｂのゲートと
ソースをワイヤーボンディングによって印刷配線板２１
のランド電極２８に接続しているため、ワイヤーボンデ
ィング装置のノズルが他の電子部品に当たらないように
ランド電極２８の周囲に空間を設けておかなければなら
ないので、印刷配線基板２１の面積を縮小できなかっ
た。さらに、ボンディングワイヤー２９は放物線を描く
ように電池保護モジュール２０の高さ方向に突出して形
成されるので、他の電子部品が小型になっても、ボンデ
ィングワイヤー２９が存在するために電池保護モジュー
ル２０の高さを低く形成することができなかった。
【０００９】本発明の目的は上記の問題点に鑑み、互い
にドレインが接続された電界効果トランジスタを少スペ
ースで実装できる構造を備えたモジュール電子部品を提
供することである。
にドレインが接続された電界効果トランジスタを少スペ
ースで実装できる構造を備えたモジュール電子部品を提
供することである。
【００１０】
【課題を解決するための手段】本発明は上記の目的を達
成するために請求項１では、２つ以上の電界効果トラン
ジスタをそれぞれのドレイン同士を接続して用い、該ド
レインが他の電子部品に接続されていない電子回路が形
成されている印刷配線板を備えたモジュール電子部品に
おいて、前記２つ以上の電界効果トランジスタのドレイ
ン端子電極が共通化されて一方の面に形成され且つゲー
ト端子電極及びソース端子電極が他方の面に形成されて
いる板状の半導体チップが、前記印刷配線板の部品実装
面に対して前記他方の面を対向させて実装されているモ
ジュール電子部品を提案する。
成するために請求項１では、２つ以上の電界効果トラン
ジスタをそれぞれのドレイン同士を接続して用い、該ド
レインが他の電子部品に接続されていない電子回路が形
成されている印刷配線板を備えたモジュール電子部品に
おいて、前記２つ以上の電界効果トランジスタのドレイ
ン端子電極が共通化されて一方の面に形成され且つゲー
ト端子電極及びソース端子電極が他方の面に形成されて
いる板状の半導体チップが、前記印刷配線板の部品実装
面に対して前記他方の面を対向させて実装されているモ
ジュール電子部品を提案する。
【００１１】該モジュール電子部品では、２つ以上の電
界効果トランジスタが一体に形成された半導体チップが
用いられている。この半導体チップは板状をなし、その
一方の面に各電界効果トランジスタのドレイン端子電極
が互いに接続された状態で形成され、他方の面に各電界
効果トランジスタのゲート端子電極とソース端子電極が
形成されている。このように各電極が形成された半導体
チップが、前記モジュール電子部品では、前記他方の面
が前記印刷配線板の部品実装面に対向して実装され、部
品実装面に設けられているランド電極に対してゲート端
子電極とソース端子電極が接続されている。また、各電
界効果トランジスタのドレイン端子電極は半導体チップ
において互いに接続されているので、新たに接続線を設
ける必要はない。これにより、ワイヤーボンディングを
使用することなく前記電界効果トランジスタを印刷配線
板に実装できる。
界効果トランジスタが一体に形成された半導体チップが
用いられている。この半導体チップは板状をなし、その
一方の面に各電界効果トランジスタのドレイン端子電極
が互いに接続された状態で形成され、他方の面に各電界
効果トランジスタのゲート端子電極とソース端子電極が
形成されている。このように各電極が形成された半導体
チップが、前記モジュール電子部品では、前記他方の面
が前記印刷配線板の部品実装面に対向して実装され、部
品実装面に設けられているランド電極に対してゲート端
子電極とソース端子電極が接続されている。また、各電
界効果トランジスタのドレイン端子電極は半導体チップ
において互いに接続されているので、新たに接続線を設
ける必要はない。これにより、ワイヤーボンディングを
使用することなく前記電界効果トランジスタを印刷配線
板に実装できる。
【００１２】また、請求項２では、２つ以上の電界効果
トランジスタをそれぞれのドレイン同士を接続して用
い、該ドレインが他の電子部品に接続されていない電子
回路が形成されている印刷配線板を備えたモジュール電
子部品において、前記各電界効果トランジスタとして一
方の面にドレイン端子電極が形成され且つ他方の面にゲ
ート端子電極及びソース端子電極が形成されている板状
の半導体チップを備え、各半導体チップの一方の面に当
接されてドレイン端子電極に導電接続された導電板を有
し、前記各半導体チップが、前記印刷配線板の部品実装
面に対して前記他方の面を対向させて実装されているモ
ジュール電子部品を提案する。
トランジスタをそれぞれのドレイン同士を接続して用
い、該ドレインが他の電子部品に接続されていない電子
回路が形成されている印刷配線板を備えたモジュール電
子部品において、前記各電界効果トランジスタとして一
方の面にドレイン端子電極が形成され且つ他方の面にゲ
ート端子電極及びソース端子電極が形成されている板状
の半導体チップを備え、各半導体チップの一方の面に当
接されてドレイン端子電極に導電接続された導電板を有
し、前記各半導体チップが、前記印刷配線板の部品実装
面に対して前記他方の面を対向させて実装されているモ
ジュール電子部品を提案する。
【００１３】該モジュール電子部品では、各電界効果ト
ランジスタとして一方の面にドレイン端子電極が形成さ
れ且つ他方の面にゲート端子電極及びソース端子電極が
形成されている板状の半導体チップが用いられている。
さらに、これら２つ以上の電界効果トランジスタのドレ
イン端子電極に導電板が導電接続されて、該導電板によ
ってこれらの電界効果トランジスタが一体化されてい
る。これらの一体化された半導体チップが、前記他方の
面が前記印刷配線板の部品実装面に対向して実装され、
部品実装面に設けられているランド電極に対してゲート
端子電極とソース端子電極が接続されている。また、各
電界効果トランジスタのドレイン端子電極は前記導電板
によって互いに接続されているので、新たに接続線を設
ける必要はない。これにより、ワイヤーボンディングを
使用することなく前記電界効果トランジスタを印刷配線
板に実装できる。
ランジスタとして一方の面にドレイン端子電極が形成さ
れ且つ他方の面にゲート端子電極及びソース端子電極が
形成されている板状の半導体チップが用いられている。
さらに、これら２つ以上の電界効果トランジスタのドレ
イン端子電極に導電板が導電接続されて、該導電板によ
ってこれらの電界効果トランジスタが一体化されてい
る。これらの一体化された半導体チップが、前記他方の
面が前記印刷配線板の部品実装面に対向して実装され、
部品実装面に設けられているランド電極に対してゲート
端子電極とソース端子電極が接続されている。また、各
電界効果トランジスタのドレイン端子電極は前記導電板
によって互いに接続されているので、新たに接続線を設
ける必要はない。これにより、ワイヤーボンディングを
使用することなく前記電界効果トランジスタを印刷配線
板に実装できる。
【００１４】また、請求項３では、請求項１又は請求項
２に記載のモジュール電子部品において、前記部品実装
面において前記半導体チップの他方の面が対向する領域
内に、前記半導体チップにおける各電界効果トランジス
タのソース端子電極に接続されるランド電極が各電界効
果トランジスタ毎に複数個形成されているモジュール電
子部品を提案する。
２に記載のモジュール電子部品において、前記部品実装
面において前記半導体チップの他方の面が対向する領域
内に、前記半導体チップにおける各電界効果トランジス
タのソース端子電極に接続されるランド電極が各電界効
果トランジスタ毎に複数個形成されているモジュール電
子部品を提案する。
【００１５】該モジュール電子部品では、前記半導体チ
ップの他方の面が対向する領域内に、前記半導体チップ
における各電界効果トランジスタのソース端子電極に接
続されるランド電極が各電界効果トランジスタ毎に複数
個形成され、これら複数のランド電極が各電界効果トラ
ンジスタのソース端子電極に接続されている。これによ
り、各電界効果トランジスタのソース端子電極への接続
線路の抵抗値が低減されると共に前記ソース端子電極に
発生する熱が各ランド電極及び印刷配線板を介して放熱
される。
ップの他方の面が対向する領域内に、前記半導体チップ
における各電界効果トランジスタのソース端子電極に接
続されるランド電極が各電界効果トランジスタ毎に複数
個形成され、これら複数のランド電極が各電界効果トラ
ンジスタのソース端子電極に接続されている。これによ
り、各電界効果トランジスタのソース端子電極への接続
線路の抵抗値が低減されると共に前記ソース端子電極に
発生する熱が各ランド電極及び印刷配線板を介して放熱
される。
【００１６】また、請求項４では、請求項１又は請求項
２に記載のモジュール電子部品において、前記半導体チ
ップが前記部品実装面にフリップチップ実装されている
モジュール電子部品を提案する。
２に記載のモジュール電子部品において、前記半導体チ
ップが前記部品実装面にフリップチップ実装されている
モジュール電子部品を提案する。
【００１７】該モジュール電子部品では、前記半導体チ
ップが前記部品実装面にフリップチップ実装されている
ため、前記半導体チップと前記印刷配線板との間の間隙
を必要最小限に容易に設定することができる。
ップが前記部品実装面にフリップチップ実装されている
ため、前記半導体チップと前記印刷配線板との間の間隙
を必要最小限に容易に設定することができる。
【００１８】また、請求項５では、請求項１又は請求項
２に記載のモジュール電子部品において、前記印刷配線
板は一方の主面が前記部品実装面とされ、前記半導体チ
ップを含む部品実装面に実装されている電子部品の全体
を覆うように形成されて前記電子部品を封止する樹脂部
と、前記印刷配線板の他方の主面に形成された外部端子
電極とを有するモジュール電子部品を提案する。
２に記載のモジュール電子部品において、前記印刷配線
板は一方の主面が前記部品実装面とされ、前記半導体チ
ップを含む部品実装面に実装されている電子部品の全体
を覆うように形成されて前記電子部品を封止する樹脂部
と、前記印刷配線板の他方の主面に形成された外部端子
電極とを有するモジュール電子部品を提案する。
【００１９】該モジュール電子部品では、前記部品実装
面に実装された電子部品の全てが樹脂によって覆われて
た状態で封止され、各電子部品が外界から物理的に保護
されている。
面に実装された電子部品の全てが樹脂によって覆われて
た状態で封止され、各電子部品が外界から物理的に保護
されている。
【００２０】また、請求項６では、請求項１又は請求項
２に記載のモジュール電子部品において、前記電子回路
は前記電界効果トランジスタが電池と負荷との間に介在
されて前記電界効果トランジスタによって前記電池と負
荷との間の通電を遮断する電池保護回路であるモジュー
ル電子部品を提案する。
２に記載のモジュール電子部品において、前記電子回路
は前記電界効果トランジスタが電池と負荷との間に介在
されて前記電界効果トランジスタによって前記電池と負
荷との間の通電を遮断する電池保護回路であるモジュー
ル電子部品を提案する。
【００２１】該モジュール電子部品は、電池保護回路で
あり、前記電界効果トランジスタによって電池と負荷と
の間の通電が遮断される。
あり、前記電界効果トランジスタによって電池と負荷と
の間の通電が遮断される。
【００２２】また、請求項７では、請求項６に記載のモ
ジュール電子部品において、電池に接続される正極及び
負極外部端子と負荷に接続される正極及び負極外部端子
とを有すると共に、前記電界効果トランジスタを２つ備
え、一方の電界効果トランジスタのソース端子電極が前
記電池側の負極外部端子に接続され、他方の電界効果ト
ランジスタのソース端子電極が前記負荷側の負極外部端
子に接続されているモジュール電子部品を提案する。
ジュール電子部品において、電池に接続される正極及び
負極外部端子と負荷に接続される正極及び負極外部端子
とを有すると共に、前記電界効果トランジスタを２つ備
え、一方の電界効果トランジスタのソース端子電極が前
記電池側の負極外部端子に接続され、他方の電界効果ト
ランジスタのソース端子電極が前記負荷側の負極外部端
子に接続されているモジュール電子部品を提案する。
【００２３】該モジュール電子部品では、ドレイン同士
が接続された２つの電界効果トランジスタの一方のソー
ス端子電極が電池側の負極外部端子に接続され、他方の
ソースが負荷側の負極外部端子に接続され、前記電界効
果トランジスタがスイッチング動作されて、過充電や過
放電から電池が保護される。
が接続された２つの電界効果トランジスタの一方のソー
ス端子電極が電池側の負極外部端子に接続され、他方の
ソースが負荷側の負極外部端子に接続され、前記電界効
果トランジスタがスイッチング動作されて、過充電や過
放電から電池が保護される。
【００２４】また、請求項８では、請求項６に記載のモ
ジュール電子部品において、電池に接続される正極及び
負極外部端子と負荷に接続される正極及び負極外部端子
とを有すると共に、前記電界効果トランジスタを２つ備
え、一方の電界効果トランジスタのソース端子電極が前
記電池側の正極外部端子に接続され、他方の電界効果ト
ランジスタのソース端子電極が前記負荷側の正極外部端
子に接続されているモジュール電子部品を提案する。
ジュール電子部品において、電池に接続される正極及び
負極外部端子と負荷に接続される正極及び負極外部端子
とを有すると共に、前記電界効果トランジスタを２つ備
え、一方の電界効果トランジスタのソース端子電極が前
記電池側の正極外部端子に接続され、他方の電界効果ト
ランジスタのソース端子電極が前記負荷側の正極外部端
子に接続されているモジュール電子部品を提案する。
【００２５】該モジュール電子部品では、ドレイン同士
が接続された２つの電界効果トランジスタの一方のソー
ス端子電極が電池側の正極外部端子に接続され、他方の
ソースが負荷側の正極外部端子に接続され、前記電界効
果トランジスタがスイッチング動作されて、過充電や過
放電から電池が保護される。
が接続された２つの電界効果トランジスタの一方のソー
ス端子電極が電池側の正極外部端子に接続され、他方の
ソースが負荷側の正極外部端子に接続され、前記電界効
果トランジスタがスイッチング動作されて、過充電や過
放電から電池が保護される。
【００２６】
【発明の実施の形態】以下、図面に基づいて本発明の一
実施形態を説明する。
実施形態を説明する。
【００２７】図１は本発明の第１実施形態におけるモジ
ュール電子部品を示す外観斜視図、図２はその電気系回
路を示す回路図である。第１実施形態では、モジュール
電子部品の一例としてパーソナルコンピュータや携帯電
話などの電池パックに用いられている電池保護モジュー
ルに関して説明する。
ュール電子部品を示す外観斜視図、図２はその電気系回
路を示す回路図である。第１実施形態では、モジュール
電子部品の一例としてパーソナルコンピュータや携帯電
話などの電池パックに用いられている電池保護モジュー
ルに関して説明する。
【００２８】図において、１０はモジュール電子部品
で、所定の大きさ、例えば厚さ１．３ｍｍ、幅４．０ｍ
ｍ、長さ２０．０ｍｍの直方体形状を成し、基板上にプ
リント配線パターンが形成された印刷配線板１１と、印
刷配線板１１の部品実装面１１ａ（一方の主面：図１に
おける上面）に実装された複数の電子部品１２，１３，
１４（１４ａ〜１４ｇ）と、これら全ての電子部品を覆
うように印刷配線板１１の部品実装面１１ａとなる一方
の主面上に形成された樹脂層（封止樹脂）１５とから構
成されている。ここで、１２は２つの電界効果トランジ
スタ（以下、単にＦＥＴと称する）を一体に形成した半
導体チップ、１３は制御ＩＣ、１４ａ〜１４ｈは抵抗器
及びコンデンサ並びにサーミスタのチップ電子部品であ
る。
で、所定の大きさ、例えば厚さ１．３ｍｍ、幅４．０ｍ
ｍ、長さ２０．０ｍｍの直方体形状を成し、基板上にプ
リント配線パターンが形成された印刷配線板１１と、印
刷配線板１１の部品実装面１１ａ（一方の主面：図１に
おける上面）に実装された複数の電子部品１２，１３，
１４（１４ａ〜１４ｇ）と、これら全ての電子部品を覆
うように印刷配線板１１の部品実装面１１ａとなる一方
の主面上に形成された樹脂層（封止樹脂）１５とから構
成されている。ここで、１２は２つの電界効果トランジ
スタ（以下、単にＦＥＴと称する）を一体に形成した半
導体チップ、１３は制御ＩＣ、１４ａ〜１４ｈは抵抗器
及びコンデンサ並びにサーミスタのチップ電子部品であ
る。
【００２９】印刷配線板１１は、例えば上面が長方形を
なす厚さ０．４ｍｍのセラミック基板からなり、その部
品実装面１１ａに電子部品実装用のランド電極（図示せ
ず）が形成され、他方の主面１１ｂ（図１における下
面）には６つの外部端子電極１６ａ〜１６ｆが形成され
ている。
なす厚さ０．４ｍｍのセラミック基板からなり、その部
品実装面１１ａに電子部品実装用のランド電極（図示せ
ず）が形成され、他方の主面１１ｂ（図１における下
面）には６つの外部端子電極１６ａ〜１６ｆが形成され
ている。
【００３０】さらに、印刷配線板１１の部品実装面１１
ａには、ランド電極以外の部分に図示せぬレジスト層が
形成され、半導体チップ１２を除く他の各電子部品の端
子電極がランド電極に対して例えば半田付けなどによっ
て導電接続されている。
ａには、ランド電極以外の部分に図示せぬレジスト層が
形成され、半導体チップ１２を除く他の各電子部品の端
子電極がランド電極に対して例えば半田付けなどによっ
て導電接続されている。
【００３１】半導体チップ１２は、図３に示すように、
主面が長方形をなす板状のもので、２つのＮチャネル型
ＦＥＴ１２１，１２２のチップが一体に形成されてい
る。半導体チップ１２の一方の主面（図３における下
面）には全面に亘ってドレイン端子電極１２３が形成さ
れ、２つのＦＥＴ１２１，１２２のドレイン端子電極１
２３は導通接続された状態になっている。また、他方の
主面には各ＦＥＴ１２１，１２２毎にソース端子電極１
２４とゲート端子電極１２５が形成されている。ソース
端子電極１２４はゲート端子電極１２５の約５倍の面積
を有し、各ソース端子電極１２４には５つの半田或いは
金のバンプ１２６が設けられており、ゲート端子電極１
２５には１つのバンプ１２６が設けられている。これら
のバンプ１２６は、半導体チップ１２の重心を考慮し
て、印刷配線板１１に載置したときに傾かないように配
置されている。
主面が長方形をなす板状のもので、２つのＮチャネル型
ＦＥＴ１２１，１２２のチップが一体に形成されてい
る。半導体チップ１２の一方の主面（図３における下
面）には全面に亘ってドレイン端子電極１２３が形成さ
れ、２つのＦＥＴ１２１，１２２のドレイン端子電極１
２３は導通接続された状態になっている。また、他方の
主面には各ＦＥＴ１２１，１２２毎にソース端子電極１
２４とゲート端子電極１２５が形成されている。ソース
端子電極１２４はゲート端子電極１２５の約５倍の面積
を有し、各ソース端子電極１２４には５つの半田或いは
金のバンプ１２６が設けられており、ゲート端子電極１
２５には１つのバンプ１２６が設けられている。これら
のバンプ１２６は、半導体チップ１２の重心を考慮し
て、印刷配線板１１に載置したときに傾かないように配
置されている。
【００３２】また、図４に示すように、印刷配線板１１
の部品実装面１１ａには半導体チップ１２の実装領域１
１ｃ内に上記の複数のバンプ１２６のそれぞれに１対１
に対応する複数のランド電極１８が設けられており、半
導体チップ１２は部品実装面１１ａに周知のフリップチ
ップ実装方法を用いて実装されている。これにより、図
５の側断面図に示すように、半導体チップ１２と部品実
装面１１ａとの間の間隙を必要最小限に設定することが
できる。さらに、従来のようにワイヤーボンディングを
用いないので、ワイヤーボンディング用ノズルの挿入空
間を設ける必要が無くなり、半導体チップ１２と他の電
子部品との間隔を従来よりも狭めることができると共に
樹脂層１５の高さを従来よりも低く設定することがで
き、従来よりも外形を小型にすることができる。
の部品実装面１１ａには半導体チップ１２の実装領域１
１ｃ内に上記の複数のバンプ１２６のそれぞれに１対１
に対応する複数のランド電極１８が設けられており、半
導体チップ１２は部品実装面１１ａに周知のフリップチ
ップ実装方法を用いて実装されている。これにより、図
５の側断面図に示すように、半導体チップ１２と部品実
装面１１ａとの間の間隙を必要最小限に設定することが
できる。さらに、従来のようにワイヤーボンディングを
用いないので、ワイヤーボンディング用ノズルの挿入空
間を設ける必要が無くなり、半導体チップ１２と他の電
子部品との間隔を従来よりも狭めることができると共に
樹脂層１５の高さを従来よりも低く設定することがで
き、従来よりも外形を小型にすることができる。
【００３３】また、半導体チップ１２の複数のバンプ１
２６のそれぞれに１対１に対応する複数のランド電極１
８が設けられ、ソース端子電極１２４にはゲート端子電
極１２５の５倍の数のバンプ１２６が設けられているの
で、各ＦＥＴ１２１，１２２のソース端子電極１２４へ
の接続線路の抵抗値を低減することができると共に、ド
レイン端子電極１２３に比べて発熱量の大きいソース端
子電極１２４の発生熱を各ランド電極１８及び印刷配線
板１１を介して高い効率で放熱することができる。本実
施形態では、ＦＥＴ１２１，１２２のソース端子電極１
２４への接続線路の抵抗値をワイヤーボンディングを用
いた場合の抵抗値の１／４〜１／５に低減することがで
きた。また、Ｎチャネル型ＦＥＴ１２１，１２２は、Ｐ
チャネル型のＦＥＴに比べてオン抵抗が低いので、Ｐチ
ャネル型のＦＥＴに比べて電力ロスや発熱を低減するこ
とができる。
２６のそれぞれに１対１に対応する複数のランド電極１
８が設けられ、ソース端子電極１２４にはゲート端子電
極１２５の５倍の数のバンプ１２６が設けられているの
で、各ＦＥＴ１２１，１２２のソース端子電極１２４へ
の接続線路の抵抗値を低減することができると共に、ド
レイン端子電極１２３に比べて発熱量の大きいソース端
子電極１２４の発生熱を各ランド電極１８及び印刷配線
板１１を介して高い効率で放熱することができる。本実
施形態では、ＦＥＴ１２１，１２２のソース端子電極１
２４への接続線路の抵抗値をワイヤーボンディングを用
いた場合の抵抗値の１／４〜１／５に低減することがで
きた。また、Ｎチャネル型ＦＥＴ１２１，１２２は、Ｐ
チャネル型のＦＥＴに比べてオン抵抗が低いので、Ｐチ
ャネル型のＦＥＴに比べて電力ロスや発熱を低減するこ
とができる。
【００３４】さらに、フリップチップ構造にすることに
よりオン抵抗を低くすることができ、ＰチャネルのＦＥ
Ｔを用いたときでもオン抵抗を気にならなくなる。ま
た、従来のオン抵抗技術より格安に高めの設定にするこ
とができ、且つコストを低減することができる。
よりオン抵抗を低くすることができ、ＰチャネルのＦＥ
Ｔを用いたときでもオン抵抗を気にならなくなる。ま
た、従来のオン抵抗技術より格安に高めの設定にするこ
とができ、且つコストを低減することができる。
【００３５】樹脂層１５は、例えば、防水性と耐薬品性
を有する透明な樹脂、例えば、電池に使用する電解液漏
れによる化学変化を防止するような樹脂等、耐アルカリ
性、耐酸性、耐食性のある樹脂からなる。絶縁性や耐熱
性を有する樹脂、熱硬化性樹脂或いは紫外線硬化性樹脂
などを用いても良い。また、透光性をもたない樹脂であ
っても良い。また、例えばフェライトのフィラーを含む
樹脂でも良い。また、印刷配線板１１はセラミック基板
に限らず、ガラスエポキシ基板、紙エポキシ基板、紙フ
ェノール基板、フレキシブル基板等でも良い。
を有する透明な樹脂、例えば、電池に使用する電解液漏
れによる化学変化を防止するような樹脂等、耐アルカリ
性、耐酸性、耐食性のある樹脂からなる。絶縁性や耐熱
性を有する樹脂、熱硬化性樹脂或いは紫外線硬化性樹脂
などを用いても良い。また、透光性をもたない樹脂であ
っても良い。また、例えばフェライトのフィラーを含む
樹脂でも良い。また、印刷配線板１１はセラミック基板
に限らず、ガラスエポキシ基板、紙エポキシ基板、紙フ
ェノール基板、フレキシブル基板等でも良い。
【００３６】また、樹脂層１５を形成する樹脂は、半導
体チップ１２の底面と印刷配線板１１の部品実装面１１
ａとの間の距離すなわち隙間よりも粒径の小さいものを
用いている。これにより、前記隙間に樹脂を充填するこ
とができ、半導体チップ１２の端子間の短絡防止や強度
の向上を図ることができる。
体チップ１２の底面と印刷配線板１１の部品実装面１１
ａとの間の距離すなわち隙間よりも粒径の小さいものを
用いている。これにより、前記隙間に樹脂を充填するこ
とができ、半導体チップ１２の端子間の短絡防止や強度
の向上を図ることができる。
【００３７】また、端子電極１６ａ〜１６ｆは、印刷配
線板１１の他方の主面に設けられた銅電極層の全ての表
面に金メッキ層が形成されてなり、端子電極１６ａ〜１
６ｆの使用領域を除く部分の表面には、周囲の印刷配線
板１１の表面から連続してレジスト層（図示せず）が設
けられている。
線板１１の他方の主面に設けられた銅電極層の全ての表
面に金メッキ層が形成されてなり、端子電極１６ａ〜１
６ｆの使用領域を除く部分の表面には、周囲の印刷配線
板１１の表面から連続してレジスト層（図示せず）が設
けられている。
【００３８】一方、上記構成よりなるモジュール電子部
品１０の電気系回路は図２に示す周知の電池保護回路
で、端子電極１６ａ，１６ｄは電池の負極と正極に接続
される端子であり、端子電極１６ｂ，１６ｆは負荷の負
極と正極に接続される端子である。また、端子電極１６
ｃはテスト用の端子であり、１６ｅはサーミスタの出力
端子である。
品１０の電気系回路は図２に示す周知の電池保護回路
で、端子電極１６ａ，１６ｄは電池の負極と正極に接続
される端子であり、端子電極１６ｂ，１６ｆは負荷の負
極と正極に接続される端子である。また、端子電極１６
ｃはテスト用の端子であり、１６ｅはサーミスタの出力
端子である。
【００３９】端子電極１６ａと１６ｃとの間にコンデン
サＣ１が接続され、端子電極１６ｃと１６ｄとの間に抵
抗器Ｒ１が接続されている。端子電極１６ｂと１６ｆと
の間にコンデンサＣ５が接続され、端子電極１６ａと１
６ｂとの間にコンデンサＣ４が接続されている。さら
に、端子電極１６ｂと１６ｅとの間にサーミスタＴｈ１
が接続されている。
サＣ１が接続され、端子電極１６ｃと１６ｄとの間に抵
抗器Ｒ１が接続されている。端子電極１６ｂと１６ｆと
の間にコンデンサＣ５が接続され、端子電極１６ａと１
６ｂとの間にコンデンサＣ４が接続されている。さら
に、端子電極１６ｂと１６ｅとの間にサーミスタＴｈ１
が接続されている。
【００４０】また、制御ＩＣ１３の第１端子１３-1はＦ
ＥＴ１２１のゲートに接続され、第２端子１３-2は抵抗
器Ｒ２を介して端子電極１６ｂに接続されている。制御
ＩＣ１３の第３端子１３-3はＦＥＴ１２２のゲートに接
続され、第４端子１３-4はコンデンサＣ２を介して端子
電極１６ａに接続されている。制御ＩＣ１３の第５端子
１３-5は端子電極１６ｃに接続され、第６端子１３-6は
端子電極１６ａに接続されると共にコンデンサＣ３を介
して第２端子１３-2に接続されている。
ＥＴ１２１のゲートに接続され、第２端子１３-2は抵抗
器Ｒ２を介して端子電極１６ｂに接続されている。制御
ＩＣ１３の第３端子１３-3はＦＥＴ１２２のゲートに接
続され、第４端子１３-4はコンデンサＣ２を介して端子
電極１６ａに接続されている。制御ＩＣ１３の第５端子
１３-5は端子電極１６ｃに接続され、第６端子１３-6は
端子電極１６ａに接続されると共にコンデンサＣ３を介
して第２端子１３-2に接続されている。
【００４１】ＦＥＴ１２１，１２２はドレイン同士が接
続されると共に、ＦＥＴ１２１のソースは電池側負極の
端子電極１６ａに接続され、ＦＥＴ１２２のソースは負
荷側負極の端子電極１６ｂに接続されている。これらの
ＦＥＴ１２１，１２２のゲートには制御ＩＣ１３から出
力される制御信号が印加され、この制御信号がローレベ
ルになったときにＦＥＴ１２１，１２２はオフ状態とさ
れ電池側負極の端子電極１６ａと負荷側負極の端子電極
１６ｂとの間が非導通状態とされて電池が保護される。
続されると共に、ＦＥＴ１２１のソースは電池側負極の
端子電極１６ａに接続され、ＦＥＴ１２２のソースは負
荷側負極の端子電極１６ｂに接続されている。これらの
ＦＥＴ１２１，１２２のゲートには制御ＩＣ１３から出
力される制御信号が印加され、この制御信号がローレベ
ルになったときにＦＥＴ１２１，１２２はオフ状態とさ
れ電池側負極の端子電極１６ａと負荷側負極の端子電極
１６ｂとの間が非導通状態とされて電池が保護される。
【００４２】本実施形態においては、前述したモジュー
ル電子部品１０を以下のようにして製造した。即ち、図
６に示すように、複数のモジュール電子部品１０の印刷
配線板１１がマトリクス状に連設された集合基板３１を
形成する（集合基板製造工程）。ここでは１２個の印刷
配線板１１を２×６のマトリクス状に配置した集合基板
３１を形成した。この集合基板３１は、その周縁部にマ
ーカー領域を有し、マーカー領域には切断位置を示すマ
ークが付けられている。尚、表示によるマークに代えて
切り込みや凹部等によるマークを付けても良い。
ル電子部品１０を以下のようにして製造した。即ち、図
６に示すように、複数のモジュール電子部品１０の印刷
配線板１１がマトリクス状に連設された集合基板３１を
形成する（集合基板製造工程）。ここでは１２個の印刷
配線板１１を２×６のマトリクス状に配置した集合基板
３１を形成した。この集合基板３１は、その周縁部にマ
ーカー領域を有し、マーカー領域には切断位置を示すマ
ークが付けられている。尚、表示によるマークに代えて
切り込みや凹部等によるマークを付けても良い。
【００４３】次いで、この集合基板３１の上面に半導体
チップ１２と制御ＩＣ１３並びに抵抗器及びコンデンサ
のチップ電子部品１４ａ〜１４ｇを実装した後（電子部
品実装工程）、集合基板３１の上面側に樹脂層１５を形
成する（樹脂層形成工程）。
チップ１２と制御ＩＣ１３並びに抵抗器及びコンデンサ
のチップ電子部品１４ａ〜１４ｇを実装した後（電子部
品実装工程）、集合基板３１の上面側に樹脂層１５を形
成する（樹脂層形成工程）。
【００４４】樹脂層１５の形成は、図７及び図８に示す
ようなマスク４２を用いる。マスク４２はトレイ形状を
成し、底面の中央部に集合基板３１に対応した面積の開
口部４２ａを有すると共に開口部４２ａの周囲に樹脂４
４の保持領域４２ｂが設けられている。さらに、開口部
４２ａの下側には開口部４２ａを囲むように遮蔽壁４２
ｃが下方に突出して設けられている。
ようなマスク４２を用いる。マスク４２はトレイ形状を
成し、底面の中央部に集合基板３１に対応した面積の開
口部４２ａを有すると共に開口部４２ａの周囲に樹脂４
４の保持領域４２ｂが設けられている。さらに、開口部
４２ａの下側には開口部４２ａを囲むように遮蔽壁４２
ｃが下方に突出して設けられている。
【００４５】集合基板３１上に樹脂層１５を形成すると
きは、上記半導体チップ１２などの電子部品が実装され
た集合基板３１を水平状態で載置することが可能な基台
４１の上に集合基板３１を載置した後、集合基板３１上
でマスク４２の底面を形成対象となる樹脂層の高さに合
わせて固定し、スキージ４３によって樹脂４４を開口部
４２ａの全面を移動して開口部４２ａ内に流し込む。上
記のマスク４２を用いることに、遮蔽壁４２ｃの高さを
変更するだけで樹脂層１５の高さを容易に変更すること
ができる。
きは、上記半導体チップ１２などの電子部品が実装され
た集合基板３１を水平状態で載置することが可能な基台
４１の上に集合基板３１を載置した後、集合基板３１上
でマスク４２の底面を形成対象となる樹脂層の高さに合
わせて固定し、スキージ４３によって樹脂４４を開口部
４２ａの全面を移動して開口部４２ａ内に流し込む。上
記のマスク４２を用いることに、遮蔽壁４２ｃの高さを
変更するだけで樹脂層１５の高さを容易に変更すること
ができる。
【００４６】次いで、樹脂４４を硬化させてから、マス
ク４２を取り外した後、基台４１から集合基板３１を取
り外して、樹脂層形成工程を終了する。
ク４２を取り外した後、基台４１から集合基板３１を取
り外して、樹脂層形成工程を終了する。
【００４７】次に、樹脂層１５を形成した集合基板３１
をダイシング装置を用いて切断する。このとき、集合基
板３１のマーカー領域に付けられたマークを目印として
切断位置を決定してダイシング装置を位置決めする。こ
れにより、集合基板３１が個々の印刷配線板１１間の境
界線に沿ってマトリクス状に切断され、モジュール電子
部品１０が得られる（分離工程）。このようにダイシン
グ装置を用いて切断すると切断面が非常に滑らかな面に
なり、バリ取り等の整形を同時に行うことができる。さ
らに、樹脂層１５が防水性を有しているので、湿式の切
断方法を用いることも可能である。
をダイシング装置を用いて切断する。このとき、集合基
板３１のマーカー領域に付けられたマークを目印として
切断位置を決定してダイシング装置を位置決めする。こ
れにより、集合基板３１が個々の印刷配線板１１間の境
界線に沿ってマトリクス状に切断され、モジュール電子
部品１０が得られる（分離工程）。このようにダイシン
グ装置を用いて切断すると切断面が非常に滑らかな面に
なり、バリ取り等の整形を同時に行うことができる。さ
らに、樹脂層１５が防水性を有しているので、湿式の切
断方法を用いることも可能である。
【００４８】尚、上記第１実施形態では電池側負極の端
子電極１６ａと負荷側負極の端子電極１６ｂとの間にＦ
ＥＴ１２１，１２２を介在させた電池保護回路を構成し
たが、図９に示すように電池側正極の端子電極１６ｄと
負荷側正極の端子電極１６ｆとの間にＦＥＴ１２１，１
２２を介在させると共にこれらのＦＥＴ１２１，１２２
を制御する制御ＩＣ１３Ｂを設けた電池保護回路を構成
しても良い。
子電極１６ａと負荷側負極の端子電極１６ｂとの間にＦ
ＥＴ１２１，１２２を介在させた電池保護回路を構成し
たが、図９に示すように電池側正極の端子電極１６ｄと
負荷側正極の端子電極１６ｆとの間にＦＥＴ１２１，１
２２を介在させると共にこれらのＦＥＴ１２１，１２２
を制御する制御ＩＣ１３Ｂを設けた電池保護回路を構成
しても良い。
【００４９】次に、本発明の第２実施形態を説明する。
【００５０】図１０は第２実施形態におけるモジュール
電子部品５０を示す外観斜視図、図１１は第２実施形態
におけるＦＥＴの連結状態を示す分解斜視図、図１２は
第２実施形態における連結された２つのＦＥＴをしめす
外観斜視図、図１３は第２実施形態における連結された
２つのＦＥＴの実装状態を示す側断面図である。尚、第
２実施形態における電気系回路は前述した第１実施形態
と同じである。
電子部品５０を示す外観斜視図、図１１は第２実施形態
におけるＦＥＴの連結状態を示す分解斜視図、図１２は
第２実施形態における連結された２つのＦＥＴをしめす
外観斜視図、図１３は第２実施形態における連結された
２つのＦＥＴの実装状態を示す側断面図である。尚、第
２実施形態における電気系回路は前述した第１実施形態
と同じである。
【００５１】また、第２実施形態と第１実施形態との相
違点は、第１実施形態における半導体チップ１２に代え
て導電板５２によって連結された２つの半導体チップ５
１Ａ，５１Ｂを用いたことである。半導体チップ５１
Ａ，５１Ｂのそれぞれは、単一のＮチャネル型ＦＥＴが
形成されている半導体チップで、主面が長方形をなす板
状をなし、半導体チップ５１Ａ，５１Ｂの一方の主面
（図１１における上面）には全面に亘ってドレイン端子
電極５１３が形成され、２つの半導体チップ５１Ａ，５
１Ｂのドレイン端子電極５１３には長方形の導電板５２
が半田付けされ、２つの半導体チップ５１Ａ，５１Ｂが
連結されている。導電板５２としては、電気抵抗の小さ
い金属が用いられ、例えばアルミニウムや銅などを用い
ることができる。
違点は、第１実施形態における半導体チップ１２に代え
て導電板５２によって連結された２つの半導体チップ５
１Ａ，５１Ｂを用いたことである。半導体チップ５１
Ａ，５１Ｂのそれぞれは、単一のＮチャネル型ＦＥＴが
形成されている半導体チップで、主面が長方形をなす板
状をなし、半導体チップ５１Ａ，５１Ｂの一方の主面
（図１１における上面）には全面に亘ってドレイン端子
電極５１３が形成され、２つの半導体チップ５１Ａ，５
１Ｂのドレイン端子電極５１３には長方形の導電板５２
が半田付けされ、２つの半導体チップ５１Ａ，５１Ｂが
連結されている。導電板５２としては、電気抵抗の小さ
い金属が用いられ、例えばアルミニウムや銅などを用い
ることができる。
【００５２】また、半導体チップ５１Ａ，５１Ｂの他方
の主面（図１２における上面）には各半導体チップ５１
Ａ，５１Ｂ毎にソース端子電極５１４とゲート端子電極
５１５が形成されている。ソース端子電極５１４はゲー
ト端子電極５１５の約５倍の面積を有し、各ソース端子
電極５１４には５つの半田或いは金のバンプ５１６が設
けられており、ゲート端子電極５１５には１つのバンプ
５１６が設けられている。
の主面（図１２における上面）には各半導体チップ５１
Ａ，５１Ｂ毎にソース端子電極５１４とゲート端子電極
５１５が形成されている。ソース端子電極５１４はゲー
ト端子電極５１５の約５倍の面積を有し、各ソース端子
電極５１４には５つの半田或いは金のバンプ５１６が設
けられており、ゲート端子電極５１５には１つのバンプ
５１６が設けられている。
【００５３】また、図１３に示すように、印刷配線板１
１の部品実装面１１ａには連結された２つの半導体チッ
プ５１Ａ，５１Ｂの実装領域内に上記の複数のバンプ５
１６のそれぞれに１対１に対応する複数のランド電極１
８が設けられており、半導体チップ５１Ａ，５１Ｂは部
品実装面１１ａに周知のフリップチップ実装方法を用い
て実装されている。これにより、半導体チップ５１Ａ，
５１Ｂと部品実装面１１ａとの間の間隙を必要最小限に
設定することができる。
１の部品実装面１１ａには連結された２つの半導体チッ
プ５１Ａ，５１Ｂの実装領域内に上記の複数のバンプ５
１６のそれぞれに１対１に対応する複数のランド電極１
８が設けられており、半導体チップ５１Ａ，５１Ｂは部
品実装面１１ａに周知のフリップチップ実装方法を用い
て実装されている。これにより、半導体チップ５１Ａ，
５１Ｂと部品実装面１１ａとの間の間隙を必要最小限に
設定することができる。
【００５４】さらに、従来のようにワイヤーボンディン
グを用いないので半導体チップ５１Ａ，５１Ｂと他の電
子部品との間隔を従来よりも狭めることができると共に
樹脂層１５の高さを従来よりも低く設定することがで
き、従来よりも外形を小型にすることができる。
グを用いないので半導体チップ５１Ａ，５１Ｂと他の電
子部品との間隔を従来よりも狭めることができると共に
樹脂層１５の高さを従来よりも低く設定することがで
き、従来よりも外形を小型にすることができる。
【００５５】また、半導体チップ５１Ａ，５１Ｂの複数
のバンプ５１６のそれぞれに１対１に対応する複数のラ
ンド電極１８が設けられ、ソース端子電極５１４にはゲ
ート端子電極５１５の５倍の数のバンプ５１６が設けら
れているので、各半導体チップ５１Ａ，５１ＢのＦＥＴ
のソース端子電極５１４への接続線路の抵抗値を低減す
ることができると共に、ドレイン端子電極５１３に比べ
て発熱量の大きいソース端子電極５１４の発生熱を各ラ
ンド電極１８及び印刷配線板１１を介して高い効率で放
熱することができる。第２実施形態においても前述した
第１実施形態と同様に、半導体チップ５１Ａ，５１Ｂの
ソース端子電極５１４への接続線路の抵抗値をワイヤー
ボンディングを用いた場合の抵抗値の１／４〜１／５に
低減することができた。また、Ｎチャネル型ＦＥＴは、
Ｐチャネル型のＦＥＴに比べてオン抵抗が低いので、Ｐ
チャネル型のＦＥＴに比べて電力ロスや発熱を低減する
ことができる。
のバンプ５１６のそれぞれに１対１に対応する複数のラ
ンド電極１８が設けられ、ソース端子電極５１４にはゲ
ート端子電極５１５の５倍の数のバンプ５１６が設けら
れているので、各半導体チップ５１Ａ，５１ＢのＦＥＴ
のソース端子電極５１４への接続線路の抵抗値を低減す
ることができると共に、ドレイン端子電極５１３に比べ
て発熱量の大きいソース端子電極５１４の発生熱を各ラ
ンド電極１８及び印刷配線板１１を介して高い効率で放
熱することができる。第２実施形態においても前述した
第１実施形態と同様に、半導体チップ５１Ａ，５１Ｂの
ソース端子電極５１４への接続線路の抵抗値をワイヤー
ボンディングを用いた場合の抵抗値の１／４〜１／５に
低減することができた。また、Ｎチャネル型ＦＥＴは、
Ｐチャネル型のＦＥＴに比べてオン抵抗が低いので、Ｐ
チャネル型のＦＥＴに比べて電力ロスや発熱を低減する
ことができる。
【００５６】さらに、フリップチップ構造にすることに
よりオン抵抗を低くすることができ、ＰチャネルのＦＥ
Ｔを用いたときでもオン抵抗を気にならなくなる。ま
た、従来のオン抵抗技術より格安に高めの設定にするこ
とができ、且つコストを低減することができる。
よりオン抵抗を低くすることができ、ＰチャネルのＦＥ
Ｔを用いたときでもオン抵抗を気にならなくなる。ま
た、従来のオン抵抗技術より格安に高めの設定にするこ
とができ、且つコストを低減することができる。
【００５７】尚、上記第１及び第２実施形態は本発明の
一具体例であり、本発明が上記実施形態のみに限定され
ることはない。
一具体例であり、本発明が上記実施形態のみに限定され
ることはない。
【００５８】
【発明の効果】以上説明したように本発明の請求項１に
記載のモジュール電子部品によれば、２つ以上の電界効
果トランジスタが一体に形成された板状の半導体チップ
が用いられ、その一方の面に各電界効果トランジスタの
ゲート端子電極とソース端子電極が形成されていると共
に他方の面に各電界効果トランジスタのドレイン端子電
極が互いに接続された状態で形成され、前記ソース電極
とゲート電極が印刷配線板の部品実装面に対向して実装
されているので、ドレイン電極同士を接続する新たな接
続線を設ける必要がなく、従来のようにワイヤーボンデ
ィングを使用することなく前記電界効果トランジスタを
印刷配線板に実装することができる。これにより、ワイ
ヤーボンディングを用いないので、ワイヤーボンディン
グ用ノズルの挿入空間を設ける必要が無くなり、半導体
チップと他の電子部品との間隔を従来よりも狭めること
ができると共に高さを従来よりも低く設定することがで
き、従来よりも外形を小型にすることができる。さら
に、前記ドレイン端子電極よりも放熱量の多いソース端
子電極を印刷配線板のランド電極に接続しているので、
ソース端子電極から発生する熱を前記ランド電極及び印
刷配線板を介して高い効率で放熱することができる。
記載のモジュール電子部品によれば、２つ以上の電界効
果トランジスタが一体に形成された板状の半導体チップ
が用いられ、その一方の面に各電界効果トランジスタの
ゲート端子電極とソース端子電極が形成されていると共
に他方の面に各電界効果トランジスタのドレイン端子電
極が互いに接続された状態で形成され、前記ソース電極
とゲート電極が印刷配線板の部品実装面に対向して実装
されているので、ドレイン電極同士を接続する新たな接
続線を設ける必要がなく、従来のようにワイヤーボンデ
ィングを使用することなく前記電界効果トランジスタを
印刷配線板に実装することができる。これにより、ワイ
ヤーボンディングを用いないので、ワイヤーボンディン
グ用ノズルの挿入空間を設ける必要が無くなり、半導体
チップと他の電子部品との間隔を従来よりも狭めること
ができると共に高さを従来よりも低く設定することがで
き、従来よりも外形を小型にすることができる。さら
に、前記ドレイン端子電極よりも放熱量の多いソース端
子電極を印刷配線板のランド電極に接続しているので、
ソース端子電極から発生する熱を前記ランド電極及び印
刷配線板を介して高い効率で放熱することができる。
【００５９】また、請求項２に記載のモジュール電子部
品によれば、一方の面にドレイン端子電極が形成され且
つ他方の面にゲート端子電極及びソース端子電極が形成
されている板状の半導体チップを導電板によって前記ド
レイン電極同士を導電接続することにより連結して、前
記ソース電極とゲート電極が印刷配線板の部品実装面に
対向して実装されているので、ドレイン電極同士を接続
する新たな接続線を設ける必要がなく、従来のようにワ
イヤーボンディングを使用することなく前記電界効果ト
ランジスタを印刷配線板に実装することができる。これ
により、ワイヤーボンディングを用いないので、ワイヤ
ーボンディング用ノズルの挿入空間を設ける必要が無く
なり、半導体チップと他の電子部品との間隔を従来より
も狭めることができると共に高さを従来よりも低く設定
することができ、従来よりも外形を小型にすることがで
きる。さらに、前記ドレイン端子電極よりも放熱量の多
いソース端子電極を印刷配線板のランド電極に接続して
いるので、ソース端子電極から発生する熱を前記ランド
電極及び印刷配線板を介して高い効率で放熱することが
できる。
品によれば、一方の面にドレイン端子電極が形成され且
つ他方の面にゲート端子電極及びソース端子電極が形成
されている板状の半導体チップを導電板によって前記ド
レイン電極同士を導電接続することにより連結して、前
記ソース電極とゲート電極が印刷配線板の部品実装面に
対向して実装されているので、ドレイン電極同士を接続
する新たな接続線を設ける必要がなく、従来のようにワ
イヤーボンディングを使用することなく前記電界効果ト
ランジスタを印刷配線板に実装することができる。これ
により、ワイヤーボンディングを用いないので、ワイヤ
ーボンディング用ノズルの挿入空間を設ける必要が無く
なり、半導体チップと他の電子部品との間隔を従来より
も狭めることができると共に高さを従来よりも低く設定
することができ、従来よりも外形を小型にすることがで
きる。さらに、前記ドレイン端子電極よりも放熱量の多
いソース端子電極を印刷配線板のランド電極に接続して
いるので、ソース端子電極から発生する熱を前記ランド
電極及び印刷配線板を介して高い効率で放熱することが
できる。
【００６０】また、請求項３に記載のモジュール電子部
品によれば、上記の効果に加えて、前記半導体チップに
おける各電界効果トランジスタのソース端子電極に接続
されるランド電極が各電界効果トランジスタ毎に複数個
形成され、これら複数のランド電極が各電界効果トラン
ジスタのソース端子電極に接続されているので、各電界
効果トランジスタのソース端子電極への接続線路の抵抗
値が低減されると共に、前記ソース端子電極に発生する
熱を複数のランド電極を介して放熱させることができ、
放熱効果を高めることができる。
品によれば、上記の効果に加えて、前記半導体チップに
おける各電界効果トランジスタのソース端子電極に接続
されるランド電極が各電界効果トランジスタ毎に複数個
形成され、これら複数のランド電極が各電界効果トラン
ジスタのソース端子電極に接続されているので、各電界
効果トランジスタのソース端子電極への接続線路の抵抗
値が低減されると共に、前記ソース端子電極に発生する
熱を複数のランド電極を介して放熱させることができ、
放熱効果を高めることができる。
【００６１】また、請求項４に記載のモジュール電子部
品によれば、上記の効果に加えて、前記半導体チップが
前記部品実装面にフリップチップ実装されているので、
前記半導体チップと前記印刷配線板との間の間隙を必要
最小限に容易に設定することができる。
品によれば、上記の効果に加えて、前記半導体チップが
前記部品実装面にフリップチップ実装されているので、
前記半導体チップと前記印刷配線板との間の間隙を必要
最小限に容易に設定することができる。
【００６２】また、請求項５に記載のモジュール電子部
品によれば、上記の効果に加えて、前記部品実装面に実
装された電子部品の全てが樹脂によって覆われてた状態
で封止されているので、各電子部品を外界から物理的に
保護することができる。また、このように部品実装面を
樹脂封止しても前記ソース端子電極から発生する熱を効
率良く放熱することができる。
品によれば、上記の効果に加えて、前記部品実装面に実
装された電子部品の全てが樹脂によって覆われてた状態
で封止されているので、各電子部品を外界から物理的に
保護することができる。また、このように部品実装面を
樹脂封止しても前記ソース端子電極から発生する熱を効
率良く放熱することができる。
【００６３】また、請求項６乃至請求項８に記載のモジ
ュール電子部品によれば、上記の効果に加えて、電池保
護回路を構成するモジュール電子部品を小型にすること
ができる。
ュール電子部品によれば、上記の効果に加えて、電池保
護回路を構成するモジュール電子部品を小型にすること
ができる。
【図１】本発明の第１実施形態におけるモジュール電子
部品を示す外観斜視図
部品を示す外観斜視図
【図２】本発明の第１実施形態におけるモジュール電子
部品の電気系回路を示す回路図
部品の電気系回路を示す回路図
【図３】本発明の第１実施形態におけるＦＥＴの半導体
チップを示す外観斜視図
チップを示す外観斜視図
【図４】本発明の第１実施形態における印刷配線板上の
半導体チップ用ランド電極を示す図
半導体チップ用ランド電極を示す図
【図５】本発明の第１実施形態における半導体チップの
実装状態を示す側断面図
実装状態を示す側断面図
【図６】本発明の第１実施形態におけるモジュール電子
部品の製造工程を説明する図
部品の製造工程を説明する図
【図７】本発明の第１実施形態の製造工程における樹脂
層形成工程を説明する図
層形成工程を説明する図
【図８】本発明の第１実施形態の製造工程における樹脂
層形成工程を説明する図
層形成工程を説明する図
【図９】本発明におけるモジュール電子部品の電気系回
路の他の例を示す回路図
路の他の例を示す回路図
【図１０】本発明の第２実施形態におけるモジュール電
子部品を示す外観斜視図
子部品を示す外観斜視図
【図１１】本発明の第２実施形態におけるＦＥＴ半導体
チップの連結状態を説明する分解斜視図
チップの連結状態を説明する分解斜視図
【図１２】本発明の第２実施形態における連結されたＦ
ＥＴ半導体チップを示す外観斜視図
ＥＴ半導体チップを示す外観斜視図
【図１３】本発明の第２実施形態における連結された半
導体チップの実装状態を示す側断面図
導体チップの実装状態を示す側断面図
【図１４】従来例の電池保護モジュールを示す外観斜視
図
図
【図１５】従来例の電池保護モジュールを示す側断面図
【図１６】従来例の電池保護モジュールの電気系回路を
示す回路図
示す回路図
１０…モジュール電子部品、１１…印刷配線板、１１ａ
…部品実装面、１２…半導体チップ、１３，１３Ｂ…制
御ＩＣ、１４ａ〜１４ｈ…チップ電子部品、１５…樹脂
層、１６ａ〜１６ｆ…外部端子電極、１８…ランド電
極、１２１，１２２…Ｎチャネル型ＦＥＴ、１２３…ド
レイン端子電極、１２４…ソース端子電極、１２５…ゲ
ート端子電極、１２６…バンプ、３１…集合基板、４１
…基台、４２…マスク、４２ａ…開口部、４３…スキー
ジ、４４…樹脂、５１Ａ，５１Ｂ…半導体チップ（単体
ＦＥＴ）、５２…導電板、５１３…ドレイン端子電極、
５１４…ソース端子電極、５１５…ゲート端子電極、５
１６…バンプ。
…部品実装面、１２…半導体チップ、１３，１３Ｂ…制
御ＩＣ、１４ａ〜１４ｈ…チップ電子部品、１５…樹脂
層、１６ａ〜１６ｆ…外部端子電極、１８…ランド電
極、１２１，１２２…Ｎチャネル型ＦＥＴ、１２３…ド
レイン端子電極、１２４…ソース端子電極、１２５…ゲ
ート端子電極、１２６…バンプ、３１…集合基板、４１
…基台、４２…マスク、４２ａ…開口部、４３…スキー
ジ、４４…樹脂、５１Ａ，５１Ｂ…半導体チップ（単体
ＦＥＴ）、５２…導電板、５１３…ドレイン端子電極、
５１４…ソース端子電極、５１５…ゲート端子電極、５
１６…バンプ。
Claims (8)
- 【請求項１】 ２つ以上の電界効果トランジスタをそれ
ぞれのドレイン同士を接続して用い、該ドレインが他の
電子部品に接続されていない電子回路が形成されている
印刷配線板を備えたモジュール電子部品において、 前記２つ以上の電界効果トランジスタのドレイン端子電
極が共通化されて一方の面に形成され且つゲート端子電
極及びソース端子電極が他方の面に形成されている板状
の半導体チップが、前記印刷配線板の部品実装面に対し
て前記他方の面を対向させて実装されていることを特徴
とするモジュール電子部品。 - 【請求項２】 ２つ以上の電界効果トランジスタをそれ
ぞれのドレイン同士を接続して用い、該ドレインが他の
電子部品に接続されていない電子回路が形成されている
印刷配線板を備えたモジュール電子部品において、 前記各電界効果トランジスタとして一方の面にドレイン
端子電極が形成され且つ他方の面にゲート端子電極及び
ソース端子電極が形成されている板状の半導体チップを
備え、 各半導体チップの一方の面に当接されてドレイン端子電
極に導電接続された導電板を有し、 前記各半導体チップが、前記印刷配線板の部品実装面に
対して前記他方の面を対向させて実装されていることを
特徴とするモジュール電子部品。 - 【請求項３】 前記部品実装面において前記半導体チッ
プの他方の面が対向する領域内に、前記半導体チップに
おける各電界効果トランジスタのソース端子電極に接続
されるランド電極が各電界効果トランジスタ毎に複数個
形成されていることを特徴とする請求項１又は請求項２
に記載のモジュール電子部品。 - 【請求項４】 前記半導体チップが前記部品実装面にフ
リップチップ実装されていることを特徴とする請求項１
又は請求項２に記載のモジュール電子部品。 - 【請求項５】 前記印刷配線板は一方の主面が前記部品
実装面とされ、前記半導体チップを含む部品実装面に実
装されている電子部品の全体を覆うように形成されて前
記電子部品を封止する樹脂部と、前記印刷配線板の他方
の主面に形成された外部端子電極とを有することを特徴
とする請求項１又は請求項２に記載のモジュール電子部
品。 - 【請求項６】 前記電子回路は前記電界効果トランジス
タが電池と負荷との間に介在されて前記電界効果トラン
ジスタによって前記電池と負荷との間の通電を遮断する
電池保護回路であることを特徴とする請求項１又は請求
項２に記載のモジュール電子部品。 - 【請求項７】 電池に接続される正極及び負極外部端子
と負荷に接続される正極及び負極外部端子とを有すると
共に、 前記電界効果トランジスタを２つ備え、一方の電界効果
トランジスタのソース端子電極が前記電池側の負極外部
端子に接続され、他方の電界効果トランジスタのソース
端子電極が前記負荷側の負極外部端子に接続されている
ことを特徴とする請求項６に記載のモジュール電子部
品。 - 【請求項８】 電池に接続される正極及び負極外部端子
と負荷に接続される正極及び負極外部端子とを有すると
共に、 前記電界効果トランジスタを２つ備え、一方の電界効果
トランジスタのソース端子電極が前記電池側の正極外部
端子に接続され、他方の電界効果トランジスタのソース
端子電極が前記負荷側の正極外部端子に接続されている
ことを特徴とする請求項６に記載のモジュール電子部
品。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001110047A JP2002314029A (ja) | 2001-04-09 | 2001-04-09 | モジュール電子部品 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001110047A JP2002314029A (ja) | 2001-04-09 | 2001-04-09 | モジュール電子部品 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002314029A true JP2002314029A (ja) | 2002-10-25 |
Family
ID=18961892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001110047A Pending JP2002314029A (ja) | 2001-04-09 | 2001-04-09 | モジュール電子部品 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002314029A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002217353A (ja) * | 2001-01-23 | 2002-08-02 | Matsushita Electric Ind Co Ltd | リチウムイオン電池の保護装置 |
| JP2006186299A (ja) * | 2004-12-01 | 2006-07-13 | Ricoh Co Ltd | 電子部品実装体、二次電池の保護回路モジュール及びそれを用いた電池パック |
| JP2006523964A (ja) * | 2003-04-18 | 2006-10-19 | フリースケール セミコンダクター インコーポレイテッド | 少なくとも部分的にパッケージされた回路デバイスおよびその形成方法 |
| WO2007004660A1 (en) * | 2005-07-04 | 2007-01-11 | Ricoh Company, Ltd. | Device with mounted electronic parts, method of producing the same, protection circuit module of secondary battery, and battery package |
| US7633153B2 (en) | 2004-08-31 | 2009-12-15 | Kabushiki Kaisha Toshiba | Semiconductor module |
| US7759950B2 (en) | 2005-07-26 | 2010-07-20 | Ricoh Company Ltd. | Electronic component device testing apparatus |
| US7781089B2 (en) | 2005-05-11 | 2010-08-24 | Ricoh Company, Ltd. | Protection circuit module for a secondary battery and a battery package using same |
| JP4843605B2 (ja) * | 2004-06-03 | 2011-12-21 | インターナショナル レクティフィアー コーポレイション | 共通リードフレーム上にフリップチップデバイスを備えた半導体デバイスモジュール |
-
2001
- 2001-04-09 JP JP2001110047A patent/JP2002314029A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002217353A (ja) * | 2001-01-23 | 2002-08-02 | Matsushita Electric Ind Co Ltd | リチウムイオン電池の保護装置 |
| JP4674401B2 (ja) * | 2001-01-23 | 2011-04-20 | パナソニック株式会社 | リチウムイオン電池の保護装置 |
| JP2006523964A (ja) * | 2003-04-18 | 2006-10-19 | フリースケール セミコンダクター インコーポレイテッド | 少なくとも部分的にパッケージされた回路デバイスおよびその形成方法 |
| US8072062B2 (en) | 2003-04-18 | 2011-12-06 | Freescale Semiconductor, Inc. | Circuit device with at least partial packaging and method for forming |
| JP4843605B2 (ja) * | 2004-06-03 | 2011-12-21 | インターナショナル レクティフィアー コーポレイション | 共通リードフレーム上にフリップチップデバイスを備えた半導体デバイスモジュール |
| US7633153B2 (en) | 2004-08-31 | 2009-12-15 | Kabushiki Kaisha Toshiba | Semiconductor module |
| JP2006186299A (ja) * | 2004-12-01 | 2006-07-13 | Ricoh Co Ltd | 電子部品実装体、二次電池の保護回路モジュール及びそれを用いた電池パック |
| US7781089B2 (en) | 2005-05-11 | 2010-08-24 | Ricoh Company, Ltd. | Protection circuit module for a secondary battery and a battery package using same |
| WO2007004660A1 (en) * | 2005-07-04 | 2007-01-11 | Ricoh Company, Ltd. | Device with mounted electronic parts, method of producing the same, protection circuit module of secondary battery, and battery package |
| KR100847501B1 (ko) * | 2005-07-04 | 2008-07-22 | 가부시키가이샤 리코 | 전자 부품이 실장된 소자, 그 소자를 제조하는 방법, 2차전지의 보호 회로 모듈, 및 전지 패키지 |
| US7759950B2 (en) | 2005-07-26 | 2010-07-20 | Ricoh Company Ltd. | Electronic component device testing apparatus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7049696B2 (en) | IC package with electrically conductive heat-radiating mechanism, connection structure and electronic device | |
| KR101874057B1 (ko) | 패키지 적층체를 구비한 집적회로 패키지 시스템 및 그 제조 방법 | |
| TWI579982B (zh) | 功率模組封裝結構 | |
| KR102126977B1 (ko) | 반도체 패키지 | |
| JP4190510B2 (ja) | 二次電池の保護回路モジュール及びそれを用いた電池パック | |
| KR102493465B1 (ko) | 인쇄회로기판 및 이를 가지는 반도체 패키지 | |
| US20060154533A1 (en) | Printed-circuit board and circuit unit incorporating the circuit board | |
| KR102122961B1 (ko) | 반도체 장치 및 이를 사용하는 휴대기기 | |
| US10062649B2 (en) | Package substrate | |
| JP2002314029A (ja) | モジュール電子部品 | |
| US10658304B2 (en) | Semiconductor device and method for manufacturing the same | |
| US8963303B2 (en) | Power electronic device | |
| KR20110134258A (ko) | 반도체 모듈 및 반도체 장치 | |
| US11049796B2 (en) | Manufacturing method of packaging device | |
| KR100441287B1 (ko) | 충전전지의 보호회로 모듈 및 그 제조방법 | |
| JP3993336B2 (ja) | 充電電池の保護回路モジュール | |
| US6664629B2 (en) | Semiconductor device | |
| JP4435050B2 (ja) | 半導体装置 | |
| US11605959B2 (en) | Battery control system-in-package and method of fabricating the same | |
| JP2002141506A (ja) | 双方向スイッチの実装構造と双方向スイッチを備える保護回路 | |
| KR101356591B1 (ko) | 변형된 패들을 구비한 쿼드 플랫 노 리드（ｑｆｎ）집적 회로（ｉｃ）패키지 및 패키지 설계 방법 | |
| JP2009104888A (ja) | 保護モジュール | |
| JP4688554B2 (ja) | 電子部品実装体の製造方法 | |
| JP2630294B2 (ja) | 混成集積回路装置およびその製造方法 | |
| JP2006186299A (ja) | 電子部品実装体、二次電池の保護回路モジュール及びそれを用いた電池パック |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Effective date: 20040330 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
| A977 | Report on retrieval |
Effective date: 20050928 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051025 |
|
| A02 | Decision of refusal |
Effective date: 20060418 Free format text: JAPANESE INTERMEDIATE CODE: A02 |