KR20030075386A - 칩 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명은 복수개의 단자가 형성된 칩 소자의 상면에 절연층을 이용하여 복수개의 단자에 각각 연결되면서 소정의 간격으로 분리된 복수개의 도전층을 포함하고, 상기 복수개의 도전층은 그 상면에 인쇄회로기판의 연결패드에 연결하기 위한 전극면을 각각 형성된 칩 패키지를 제공한다.
본 발명에 따른 칩 패키지에서는, 전체 패키지크기를 획기적으로 소형화시킬 수 있을 뿐만 아니라, 비아홀 형성공정이나, 와이어공정등이 생략이 가능하여 그 제조공정이 간소하면서도 칩의 신뢰성을 보장할 수 있는 새로운 구조의 패키지를 제조할 수 있다.

Description

칩 패키지 및 그 제조방법{CHIP SCALE PACKAGE AND METHOD OF FABRICATING THE SAME}
본 발명은 칩 패키지에 관한 것으로, 특히 집적회로소자와 같이 일면에 복수개에 단자가 구비된 칩형 전자소자를 포함하는 소형화된 패키지 및 그 제조방법에 관한 것이다.
일반적으로, 반도체 소자는 패키지를 형성하여 인쇄회로기판 상에 실장된다. 이러한 패키지는 반도체 소자의 단자를 인쇄회로기판의 신호패턴에 용이하게 연결시킬 수 있는 구조를 가지고 있으며, 외부의 영향으로부터 소자를 보호하여 신뢰성을 확보하는 역할을 수행한다.
이러한 반도체 소자의 패키지는 제품의 소형화 추세에 따라 점차 소형화되고 있다. 이와 같은 소형화에 대표적인 패키지 방식으로 칩 스케일 패키지(chip scale package)가 있다. 도1은 종래의 칩 스케일 패키지의 구조를 나타내는 개략단면도이다. 도1에 도시된 패키지구조는 세라믹 기판을 이용한 방식으로 세 개의 단자를 갖는 트랜지스터 패키지의 일 형태이다.
도1을 참조하면, 세라믹기판(1)에는 2개의 비아홀(2a,2b)이 형성된다. 상기 비아홀(2a,2b)의 내부는 기판(1)의 상하면이 서로 전기적으로 연결되도록 소정의 도전성 물질이 충진되며, 상기 비아홀(2a,2b)의 상부에는 제1 및 제2 상부 도전성 랜드(3a,3b)가 형성되고, 그 하부에는 각각 제1 및 제2 하부 도전성 랜드(4a,4b)가 형성된다. 또한, 상기 제2 상부 도전성 랜드(4b)는 칩(5)의 실장면에 형성된 일측단자와 연결되며, 상기 제1 상부 도전성 랜드(4a)는 칩의 상부단자와 일단이 연결된 와이어(7)에 연결된다. 이와 같이 칩(5)가 실장된 세라믹기판(1)는 그 상면에 외부의 영향으로부터 칩을 보호하기 위해 통상의 수지로 몰딩부(9)를 형성한 패키지(10)로 완성된다.
이렇게 완성된 칩 패키지(10)는 도2와 같이, 리플로우 솔더링 방식으로 인쇄회로기판(20)에 실장된다. 상기 패키지(10)는 그 하면에 형성된 제1 및 제2 하부 도전성 랜드(4a,4b)를 신호패턴의 원하는 위치에 배치한 후에 각각에 솔더링(15)을 형성하는 방법으로 상기 인쇄회로기판(20)에 실장된다.
도1 및 도2에서 설명된 바와 같이, 일반적으로 칩은 웨이퍼 상면에 단자가 각각 형성되어 있으므로, 와이어를 통한 연결이 요구된다. 그러나, 이러한 와이어는 칩 상부공간의 상당한 부분을 차지한다. 따라서, 전체 패키지 높이가 높아지는 문제가 있다. 또한, 세라믹기판에 칩단자의 연결를 위한 적어도 3개의 비아홀을 형성해야 하므로, 그 비아홀의 직경에 따른 기판 면적이 요구될 뿐만 아니라, 그 비아홀의 상하면에 형성되는 도전성랜드가 서로 단락되지 않도록 최소한의 간격을 유지하여야 한다. 이와 같은 조건을 만족하는 충분한 면적을 갖도록 기판을 제조해야 한다. 결국, 이러한 조건은 전체적인 패키지 크기를 소형화시키는데 큰 제약사항이 된다.
게다가, 이러한 칩 소자는 상하면에 2개의 단자가 형성된 예에 불과하지만, 일면에 복수개의 단자가 형성된 IC칩 소자의 경우에는 와이어본딩으로 각각 단자를 연결하는 공정을 부가하거나, 이와 달리 그에 적합한 리드프레임이 요구된다. 결국, IC칩과 같은 소자의 경우에는 패키지의 소형화가 단자의 수만큼 곤란할 뿐만 아니라, 제조공정이 복잡해지는 문제가 있다.
또한, 패키지에 사용되는 기판은 비교적 고가의 LF, PCB, 세라믹기판으로 제조비용이 크며, 종래의 패키지제조공정은 칩을 기판에 부착하는 다이본딩(die bonding)공정뿐만 아니라, 와이어본딩 및 몰딩공정이 요구되어 그 제조공정이 복잡하다는 문제도 있다.
따라서, 당 기술분야에서는, 이러한 제약사항을 해소하고 보다 소형화가 가능하면서도 제조공정이 용이한 새로운 패키지구조가 요구되어 왔다.
본 발명은 상기 문제점을 해결하기 위해서 안출된 것으로, 그 목적은 일면에 복수개의 단자가 형성된 칩 소자를 패키지하는데 있어서, 단자영역을 제외한 칩 소자의 상면에 절연층과 상기 절연층 상에 상기 각 단자에 연결된 도전층을 형성하고, 인쇄회로기판의 연결패드에 연결하기 위한 전극면을 형성함으로써 패키지를 보다 소형화시킬 수 있을 뿐만 아니라, 그 제조공정이 간소하면서도 칩의 신뢰성을 보장할 수 있는 새로운 구조의 패키지를 제공하는데 있다.
또한, 본 발명의 다른 목적은 새로운 칩 패키지의 구조에 따른 새로운 실장방식을 갖는 칩 패키지 어셈블리를 제공하는데 있다.
나아가, 본 발명의 또 다른 목적은 새로운 구조를 갖는 칩 패키지의 제조방법을 제공하는데도 있다.
도1은 종래의 칩 패키지의 단면도이다.
도2는 종래의 칩 패키지 실장의 단면도이다.
도3a 및 3b는 본 발명의 일실시형태에 따른 칩 패키지의 사시도 및 단면도이다.
도4는 본 발명의 일 실시형태에 따른 칩 패키지 실장의 사시도이다.
도5a 내지 도5f는 본 발명의 바람직한 실시예에 따른 칩 패키지 제조방법을 나타내는 공정별 단면도이다.
<도면의 주요부분에 대한 부호설명>
30: 칩 패키지31a,31b,31c,31d: 도전층
33a,33b,33c,33d: 전극면35: 칩 소자
37: 절연층51: 인쇄회로기판
53a,53b,53c,53d: 연결패드
상기 과제를 해결하기 위해서, 본 발명은, 일면에 복수개의 단자가 마련된 칩 소자와, 상기 복수개의 단자영역을 제외한 상기 일면에 형성된 절연층과, 상기 절연층 상에 형성되어 상기 복수개의 단자에 각각 연결되며, 소정의 간격으로 전기적으로 분리된 복수개의 도전층과, 상기 복수개의 도전층 상면에 형성된 전극면을 포함하는 칩 패키지를 제공한다.
또한, 본 발명에서는, 일면에 복수개의 단자가 마련된 칩 소자와, 상기 복수개의 단자영역을 제외한 상기 일면에 형성된 절연층과, 상기 절연층 상에 형성되어 상기 복수개의 단자에 각각 연결되며, 소정의 간격으로 전기적으로 분리된 복수개의 도전층과, 상기 복수개의 도전층 상면에 형성된 전극면을 포함하는 칩 패키지 및, 상기 복수개의 전극면에 각각 연결하기 위한 복수개의 연결패드와 상기 연결패드와 각각 연결된 소정의 회로패턴이 형성된 인쇄회로기판을 포함하는 칩 패키지 어셈블리를 제공한다.
나아가, 본 발명은 새로운 칩 패키지의 제공방법을 제공한다. 상기 방법은 일면에 복수개의 단자가 마련된 복수개의 칩 소자가 형성된 웨이퍼를 마련하는 단계와, 상기 복수개의 단자가 형성된 영역을 제외한, 상기 웨이퍼의 일면에 절연층을 형성하는 단계와, 상기 복수개의 단자에 연결되도록 상기 절연층 상에 도전층을 형성하는 단계와, 상기 도전층 상면에 전극면을 도포하는 단계와, 상면에 상기 전극면이 형성된 상기 도전층을 각각 하나의 단자에 연결되도록 복수개의 도전층으로 분리하는 단계와, 상기 웨이퍼를 칩 패키지 단위로 다이싱하는 단계를 포함한다.
이하, 도면을 참조하여 본 발명을 바람직한 실시형태를 통해 보다 상세히 설명한다.
도3a 및 3b는 본 발명의 바람직한 실시형태에 따른 칩 패키지를 나타내는 사시도 및 단면도이다.
도3a를 참조하면, 일면에 4개의 단자가 마련된 칩 소자(35)를 위한 칩 패키지(30)가 도시되어 있다. 상기 칩 패키지(30)는 상기 칩 소자(35)의 상면에 형성된 절연층(37)과, 그 절연층(37)의 상면에 형성되어 각 단자와 연결된 도전층(31a,31b,31c,31d) 및 상기 도전층(31a,31b,31c,31d)의 상면에 형성된 전극면(33a,33b,33c,33d)을 포함한다. 도3a에는 도시되지 않았으나, 상기 칩 소자(35)는 상면에 4개의 단자가 형성된 경우이며, 본 발명은 단자의 수에 한정되지는 않는다. 이러한 칩 소자는 일면에 다수의 단자가 형성된 통상의 집적회로소자일 수 있다.
본 발명의 칩 패키지의 구조는 도3b의 단면도에 기초한 설명을 통해 보다 명확하게 이해될 수 있을 것이다. 도3a와 함께 도3b를 참조하면, 칩 소자(35)는 상면에 형성된 단자(A,B,C,D)를 포함하며, 상기 칩 소자(35)의 상면에는 그 단자영역을제외하고 절연층(37)이 형성된다. 일반적으로 상기 단자영역은 도3b에 도시된 바와 같이, 보호막으로 이루어진 윈도우층(36)을 이용하여 그 개구부에 금속물질을 증착하여 형성되므로, 상기 절연층(37)의 형성위치는 윈도우층(36) 상면으로 한정할 수도 있다.
또한, 상기 칩 패키지(35)는 상기 절연층(37) 상에 형성된 도전층(31a,31b,31c,31d)을 포함한다. 상기 도전층(31a,31b,31c,31d)은 칩 소자(35)의 상면에 마련된 단자에 각각 연결되어 서로 소정의 간격으로 분리되어 있다. 이러한 도전층(31a,31b,31c,31d)은 바람직하게는 구리 등과 같은 금속물질로 이루어진다. 상기 도전층(31a,31b,31c,31d)은 단자(A,B,C,D)와 연결되도록 형성하기 위해서 도금공정을 이용하여 절연층(37) 사이의 공간을 충진시키는 것이 바람직하나, 일정한 층의 두께를 갖도록 형성하기 위해서, 전해도금법으로 얇은 도금층을 형성한 후에 그 도금층 위에 적어도 하나의 동박을 적층하는 방식을 사용하는 것이 보다 바람직하다.
또한, 상기 각 도전층(31a,31b,31c,31d)의 상면에는 전극면(33a,33b,33c, 33d)이 형성된다. 상기 전극면(33a,33b,33c,33d)은 소정의 인쇄회로기판의 연결패드와 전기적/기계적으로 연결하기 위해 마련된 것이며, 솔더링공정에 적합하면서 전도성이 우수한 금(Au)으로 형성하는 것이 바람직하다.
이와 같이 전극면(33a,33b,33c,33d)이 형성된 칩 패키지의 상면은 인쇄회로기판과 접하는 실장면이 되며, 상기 칩 패키지(30)는 그 실장면이 아래를 향하도록 180°로 회전시킨 상태로 인쇄회로기판 상에 탑재된다.
또한, 도전층(31a,31b,31c,31d)은 노출된 외부면, 즉 측면(경우에 따라서 전극면이 형성되지 않은 도전층 상면의 일부)에서 발생되는 자연 산화에 의해 형성되는 산화막을 구비할 수 있다. 이러한 산화막은 도전층의 신뢰성을 보장하는 보호막으로서 작용할 수 있을 것으로 기대되나, 칩 패키지의 사용환경에 따라 소자의 신뢰성에 큰 영향을 주는 심각한 산화현상을 발생할 수 있으므로, 이를 방지하여 안정적인 소자의 신뢰성을 확보하기 위해, 상기 도전층(31a,31b,31c,31d)에는 전극면(33a,33b,33c,33d)이 형성된 면을 제외하고, 보호층(39)을 형성할 수 있다.
이러한 보호층(39)은 절연성 수지를 도포하여 형성된 절연성 피막으로 형성하는 것이 바람직하며, 필요에 따라 외부로 노출된 칩 소자(35)의 측면에도 형성할 수도 있다.
도4는 본 발명에 따른 칩 패키지(40)와 인쇄회로기판(51)을 포함하는 칩 패키지 어셈블리(50)의 일형태이다.
도4와 같이, 상기 칩 패키지 어셈블리(50)는 칩 패키지(40)와 그 칩 패키지가 실장된 인쇄회로기판(51)으로 이루어진다. 상기 칩 패키지(40)는 도3a 및 3b에 도시된 구조와 같이, 칩 소자(45)는 그 상면에 절연층(47)과, 그 절연층 상에 형성되어 각 단자에 연결된 4개의 도전층(41a,41b,41c, 단 1개는 미도시됨)을 구비하며, 상기 4개의 도전층(41a,41b,41c, 단 1개는 미도시됨)의 상면에 전극면이 마련되어 있다.
상기 칩 패키지(40)는 4개의 전극면(43a,43b,43c,단 1개는 미도시됨)을 인쇄회로기판(51)의 4개의 연결패드(53a,53b,53c,단 1개는 미도시됨)상에 각각 배치하고 솔더링시킴으로써 칩 패키지 어셈블리(50)를 완성할 수 있다. 본 발명의 칩 패키지 어셈블리(50)에서, 인쇄회로기판에 형성된 소정의 회로패턴은 각 전극면(43a,43b,43c)이 형성된 도전층(41a,41b,41c)을 통해 칩 소자(45)의 단자에 각각 전기적으로 연결된다.
나아가, 본 발명은 새로운 구조의 칩 패키지를 제조하는 방법도 제공한다. 도5a 내지 5f는 본 발명의 바람직한 실시형태에 따른 칩 패키지 제조방법을 설명하기 위한 공정사시도이다.
우선, 도5a와 같이, 상면에 복수개의 단자가 마련된 복수의 칩 소자(각 칩소자 단위는 점선으로 구분되어 표시됨)가 형성된 웨이퍼(101)를 마련하고, 단자(111)가 형성된 영역을 제외한 웨이퍼 상면에 절연층(117)을 형성한다. 상기 각 칩 소자는 상술된 실시형태에서와 같이 상면에 4개의 단자가 형성되어 있으며, 상기 웨이퍼(101)는 그 행과 열을 따라 복수의 칩 소자가 배열된 직사각형 구조로 도시되어 있으나, 당업자라면, 도5a에 도시된 웨이퍼가 소정의 구경을 갖는 통상의 웨이퍼라는 것을 이해할 수 있을 것이다.
이어, 도5b와 같이, 상기 절연층(117)의 상면에 각각 도전층(121)을 형성한다. 이 때, 도전층(121)은 절연층이 형성되지 않은 부분에 노출된 4개의 단자에 연결되도록 형성해야 한다. 따라서, 도금법을 이용하여 도전층을 형성하는 것이 바람직하나, 앞서 설명한 바와 같이, 우선, 절연층(117)이 형성되지 않은 부분이 충분하게 충진되도록 도금층을 형성한 후에 적어도 하나의 동박을 적층하여 형성하는 것이 가장 바람직하다. 이러한 도전층(121)은 구리로 이루어질 수 있다.
다음으로, 도5c와 같이, 상기 도전층(121) 상면에 전극면(123)을 형성한다. 상기 전극면(123)은 비교적 얇은 층으로 형성되며, 금과 같이 솔더링공정에 적합한 금속으로 이루어질 수 있다. 이러한 전극면(123)은 전해도금방법으로 용이하게 형성할 수 있다. 전극면(123)을 형성한 후에, X1-X1',X2-X2' Y1-Y1' 및 Y2-Y2'로 표시된 선을 따라 전극면(123)이 형성된 도전층(121)을 분리한다.
그 결과, 도5d와 같이, 상기 전극면(123)이 형성된 도전층(121)은 각각 하나의 단자에 연결된 도전층(121')부분으로 분리된다. 이와 같이 분리된 도전층(121')은 각각 하나의 단자에 대응하는 단자부의 역할을 한다. 이러한 도전층(121')의 분리공정은 절삭깊이를 조정한 다이싱공정을 이용하여 용이하게 구현될 수 있으며, 절삭깊이는 도전층의 두께 이상으로 하되, 칩 소자를 이르지 않는 깊이로 조절한다. 이때 도전층(121) 아래의 절연층(117)은 상기 분리공정에서 칩 소자를 보호하는 역할을 한다.
이어, 도5d에 표시된 A-A' 및 B-B'로 표시된 선을 따라 상기 웨이퍼(101)를 칩 패키지 단위로 다이싱하는 공정을 수행한다. 도5e에 도시된 칩 패키지(130)의 구조를 얻을 수 있다. 당업자에게는 자명한 바와 같이, 칩 패키지 단위로 분리하는다이싱공정은 절삭깊이만을 조절함으로써 상기 도전층을 분리하는공정과 동시에 수행할 수 있다.
한편, 도5f와 같이, 전극면(123')이 형성되지 않은 도전층(121') 외부면에 보호층(139)을 추가적으로 형성할 수도 있다. 이러한 보호층(139)은 상기 도전층(121')에 절연성 수지를 도포하여 형성된 절연성 피막으로 이루어지며 상기 도전층(121')의 산화를 방지하여 패키지의 신뢰성을 보다 안정적으로 보장할 수 있다. 이러한 보호층(139)은 칩 패키지의 사용환경 등에 따라 생략할 수도 있다.
이와 같이, 본 발명의 특징은, 복수개의 단자가 형성된 일면에 대한 공정을 통해 소형화된 구조를 갖는 칩 패키지를 제공할 수 있다는데 있다. 다양한 형태로 개조 및 변형될 수 있다. 즉, 본 명세서에서는 일면에 4개의 단자가 형성된 칩 소자를 예로써 설명하였으나, 단자가 일면에 마련된 칩 소자라면 단자의 수와 배열구조를 달리하더라도, 당업자는 본 발명의 청구범위에 기재된 범위에서 다양한 형태로 변경하여 용이하게 실시할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 칩 패키지에서는, 전체 패키지크기를 획기적으로 소형화시킬 수 있을 뿐만 아니라, 비아홀 형성공정이나, 와이어공정등이 생략이 가능하여 그 제조공정이 간소하면서도 칩의 신뢰성을 보장할 수 있는 새로운 구조의 칩 패키지 및 이를 포함한 칩 패키지 어셈블리를 제조할 수 있다.

Claims (26)

  1. 일면에 복수개의 단자가 마련된 칩 소자;
    상기 복수개의 단자영역을 제외한 상기 일면에 형성된 절연층;
    상기 절연층 상에 형성되어 상기 복수개의 단자에 각각 연결되며, 소정의 간격으로 전기적으로 분리된 복수개의 도전층; 및
    상기 복수개의 도전층 상면에 형성된 전극면을 포함하는 칩 패키지.
  2. 제1항에 있어서,
    상기 복수개의 도전층은 실질적으로 동일한 두께로 형성되며, 평탄한 상면을 갖는 것을 특징으로 하는 칩 패키지.
  3. 제1항에 있어서,
    상기 칩 패키지는 상기 전극면이 형성되지 않은 도전층의 외부면에 형성된 보호층을 포함하는 것을 특징으로 하는 칩 패키지.
  4. 제2항에 있어서,
    상기 보호층은 절연성 수지를 도포하여 형성된 피막으로 이루어진 것을 특징으로 하는 칩 패키지.
  5. 제1항에 있어서,
    상기 도전층은 구리를 포함한 금속층인 것을 특징으로 하는 칩 패키지.
  6. 제1항에 있어서,
    상기 전극면은 금을 포함한 금속층인 것을 특징으로 하는 칩 패키지.
  7. 제1항에 있어서,
    상기 복수개의 도전층은 도금층으로 이루어진 제1 층과 상기 제1 층 상에 적층된 적어도 하나의 동박으로 이루어진 제2 층을 포함하는 것을 특징으로 하는 칩 패키지.
  8. 제1항에 있어서,
    상기 칩 소자는 일면에 다수개의 단자가 마련된 집적회로소자인 것을 특징으로 하는 칩 패키지.
  9. 일면에 복수개의 단자가 마련된 칩 소자와, 상기 복수개의 단자영역을 제외한 상기 일면에 형성된 절연층과, 상기 절연층 상에 형성되어 상기 복수개의 단자에 각각 연결되며, 소정의 간격으로 전기적으로 분리된 복수개의 도전층과, 상기 복수개의 도전층 상면에 형성된 전극면을 포함하는 칩 패키지; 및,
    상기 복수개의 전극면에 각각 연결하기 위한 복수개의 연결패드와 상기 연결패드와 각각 연결된 소정의 회로패턴이 형성된 인쇄회로기판을 포함하는 칩 패키지 어셈블리.
  10. 제9항에 있어서,
    상기 복수개의 도전층은 실질적으로 동일한 두께로 형성되며, 평탄한 상면을 갖는 것을 특징으로 하는 칩 패키지 어셈블리.
  11. 제9항에 있어서,
    상기 칩 패키지는 상기 인쇄회로기판에 실장되는 면을 제외한, 상기 도전층의 외곽면에 형성된 보호층을 더 포함하는 것을 특징으로 하는 칩 패키지 어셈블리.
  12. 제11항에 있어서,
    상기 보호층은 절연성 수지를 도포하여 형성된 피막으로 이루어진 것을 특징으로 하는 칩 패키지 어셈블리.
  13. 제9항에 있어서,
    상기 도전층은 구리를 포함한 금속층인 것을 특징으로 하는 칩 패키지 어셈블리.
  14. 제9항에 있어서,
    상기 전극면은 금을 포함한 금속층인 것을 특징으로 하는 칩 패키지 어셈블리.
  15. 제9항에 있어서,
    상기 도전층은 도금층으로 이루어진 제1 층과 상기 제1 층 상에 적층된 적어도 하나의 동박으로 이루어진 제2 층을 포함하는 것을 특징으로 하는 칩 패키지 어셈블리.
  16. 제9항에 있어서,
    상기 칩 소자는 일면에 다수개의 단자가 마련된 집적회로소자인 것을 특징으로 하는 칩 패키지 어셈블리.
  17. 일면에 복수개의 단자가 마련된 복수개의 칩 소자가 형성된 웨이퍼를 마련하는 단계;
    상기 복수개의 단자가 형성된 영역을 제외한, 상기 웨이퍼의 일면에 절연층을 형성하는 단계;
    상기 복수개의 단자에 연결되도록 상기 절연층 상에 도전층을 형성하는 단계;
    상기 도전층 상면에 전극면을 도포하는 단계;
    상면에 상기 전극면이 형성된 상기 도전층을 각각 하나의 단자에 연결되도록 복수개의 도전층으로 분리하는 단계; 및,
    상기 웨이퍼를 칩 패키지 단위로 다이싱하는 단계를 포함하는 칩 패키지 제조방법.
  18. 제17항에 있어서,
    상기 웨이퍼를 칩 패키지 단위로 다이싱하는 단계 후에, 상기 전극면이 형성되지 않은 상기 도전층의 외부면에 보호층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 칩 패키지 제조방법.
  19. 제18항에 있어서,
    상기 보호층은 절연성 수지를 도포하여 형성되는 것을 특징으로 하는 칩 패키지 제조방법.
  20. 제16항에 있어서,
    상기 도전층을 복수개의 도전층으로 분리시키는 단계는, 절삭깊이를 조절하여 칩 패키지 단위로 분리하기 위한 다이싱하는 단계와 동시에 수행됨을 특징으로 하는 칩 패키지 제조방법.
  21. 제16항에 있어서,
    상기 도전층은 도금법을 이용하여 형성되는 것을 특징으로 하는 칩 패키지 제조방법.
  22. 제16항에 있어서,
    상기 도전층은 구리를 포함한 금속층인 것을 특징으로 하는 칩 패키지.
  23. 제16항에 있어서,
    상기 전극면은 금을 포함한 금속층인 것을 특징으로 하는 칩 패키지.
  24. 제16항에 있어서,
    상기 도전층은 도금법을 이용하여 금속층을 형성한 후에 적어도 하나의 동박을 적층하여 형성된 것을 특징으로 하는 칩 패키지 제조방법.
  25. 제16항에 있어서,
    상기 전극면은 도금법을 이용하여 형성되는 것은 것을 특징으로 하는 칩 패키지 제조방법
  26. 제16항에 있어서,
    상기 칩 소자는 일면에 다수개의 단자가 형성된 집적회로소자인 것을 특징을 하는 칩 패키지 제조방법.
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