DE102011016361A1 - Wafer-Level-Chip-Scale-Package-Vorrichtung mit Kontakthöcker-Einheiten, die so konfiguriert sind, dass sie durch mechanische Spannung bedingte Ausfälle vermindern - Google Patents

Wafer-Level-Chip-Scale-Package-Vorrichtung mit Kontakthöcker-Einheiten, die so konfiguriert sind, dass sie durch mechanische Spannung bedingte Ausfälle vermindern Download PDF

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Abstract

Es werden Wafer-Level-Chip-Scale-Package-Halbleitervorrichtungen beschrieben, die Kontakthöcker-Einheiten aufweisen, die so konfiguriert sind, dass sie Löthöcker-Defekte bzw. -Ausfälle auf Grund von mechanischen Spannungen, insbesondere von Spannungen, die durch Nichtübereinstimmung des thermischen Ausdehnungskoeffizienten während Temperaturwechselbeanspruchungstests, eine dynamische Deformation während Fallprüfungen oder zyklischen Biegeprüfungen und so weiter verursacht werden, vermindern. In einer Implementierung umfassen die Wafer-Level-Chip-Scale-Package-Vorrichtungen einen integrierten Schaltkreis-Chip, der zwei oder mehr Arrays von Kontakthöcker-Einheiten für die Montage der Vorrichtung an einer gedruckten Leiterplatte aufweist. Wenigstens eines der Arrays umfasst Kontakthöcker-Einheiten, die so konfiguriert sind, dass sie höhere Niveaus an mechanischer Spannung aushalten können als die Kontakthöcker-Einheiten der restlichen Arrays.

Description

  • HINTERGRUND
  • Traditionelle Fabrikationsprozesse, die bei der Herstellung von Halbleitervorrichtungen verwendet werden, benutzen die Mikrolithographie, um integrierte Schaltkreise auf einem kreisförmigen Wafer (Halbleiterscheibe), der aus einem Halbleiter wie etwa Silizium oder dergleichen gebildet ist, in Form von Muster bzw. Strukturen herzustellen. Typischerweise werden die so gemusterten bzw. strukturierten Wafer in einzelne integrierte Schaltkreis-Chips oder ungehäuste Halbleiterchips, sogenannte ,Dies', segmentiert, um die integrierten Schaltkreise voneinander zu trennen. Die einzelnen integrierten Schaltkreis-Chips werden unter Verwendung einer Vielfalt von Aufbau- und Verbindungstechnologien bzw. Verkapselungstechnologien, sogenannten Packaging-Technologien, zusammengesetzt bzw. aneinandergefügt oder (was im Englischen „packaged” genannt wird) aufgebaut, verbunden und/oder verkapselt bzw. umhäust, um Halbleitervorrichtungen zu bilden, die auf einer gedruckten Leiterplatte montiert werden können.
  • Über die Jahre sind Packaging-Technologien entstanden, um kleinere, kostengünstigere, zuverlässigere und umweltfreundlichere Packages (Kompaktbaugruppen, Gehäuse) zu entwickeln. So sind zum Beispiel Chip-Scale-Packaging-Technologien (Technologien für das Packaging im Chip-Maßstab) entwickelt worden, die direkt oberflächenmontierbare Packages verwenden, die einen Oberflächenbereich aufweisen, der nicht größer als 1,2 mal die Fläche des integrierten Schaltkreis-Chips ist. Das sogenannte Wafer-Level-Packaging (Packaging auf Waferebene) ist eine aufkommende Chip-Scale-Packaging-Technologie, die eine Vielfalt von Techniken einschließt, wodurch integrierte Schaltkreis-Chips vor der Segmentierung auf Waferebene aufgebaut, verbunden und/oder verkapselt bzw. umhäust, also „gepackaged” werden. Das Wafer-Level-Packaging erweitert die Waferfabrikationsprozesse so, dass diese Vorrichtungszwischenverbindungs- und Vorrichtungsschutzprozesse umfassen. Konsequenterweise rationalisiert das Wafer-Level-Packaging den Herstellungsprozess, indem es die Integration von Waferfabrikations-, Packaging-, Prüfungs- und Bum-in-Prozessen auf Waferebene erlaubt.
  • ZUSAMMENFASSUNG
  • Es werden Wafer-Level-Chip-Scale-Package-Halbleitervorrichtungen (durch Wafer-Level-Packaging gefertigte Halbleitervorrichtungen mit Gehäusen bzw. Packages im Chip-Maßstab, die auch Chip Scale Packages bzw. CSP-Packages oder -Gehäuse genannt werden) beschrieben, die Kontakthöcker-Einheiten, also Kontakthöcker-Aufbauten (Bump-Einheiten), aufweisen, die so konfiguriert sind, dass sie Löthöcker-Ausfälle bzw. -Defekte auf Grund von mechanischer Spannung bzw. Beanspruchung in den Kontakthöckern (Bumps), insbesondere einer mechanischen Spannung, die durch eine Nichtübereinstimmung des thermischen Ausdehnungskoeffizienten (CTE; Coefficient of Thermal Expansion) während Temperaturbeanspruchungstests, eine dynamische Deformation während Fallprüfungen oder zyklischen Biegeprüfungen, und so weiter verursacht wird, vermindern. In einer Implementierung umfassen die Wafer-Level-Chip-Scale-Package-Vorrichtungen einen integrierten Schaltkreis-Chip, der zwei oder mehr Arrays von Kontakthöcker-Einheiten für das Befestigen der Vorrichtung an einer gedruckten Leiterplatte aufweist. Wenigstens eines der Arrays umfasst Kontakthöcker-Einheiten, die so konfiguriert sind, dass sie höheren Niveaus an mechanischer Spannung bzw. Beanspruchung als die Kontakthöcker-Einheiten der anderen Arrays standhalten.
  • Diese Zusammenfassung ist bereitgestellt, um eine Auswahl von Konzepten in einer vereinfachten Form einzuführen, die unten in der ausführlichen Beschreibung weiter beschrieben werden. Diese Zusammenfassung ist weder dafür gedacht, Schlüsselmerkmale oder wesentliche Merkmale des beanspruchten Erfindungsgegenstandes zu identifizieren, noch ist sie dafür gedacht, als eine Hilfe bei der Bestimmung des Schutzumfangs des beanspruchten Erfindungsgegenstandes verwendet zu werden.
  • ZEICHNUNGEN
  • Die ausführliche Beschreibung wird unter Bezugnahme auf die beigefügten Figuren erläutert. Die Verwendung derselben Bezugszeichen in unterschiedlichen Fällen in der Beschreibung und in den Figuren kann auf ähnliche oder identische Objekte hinweisen.
  • 1 ist eine schematische, teilweise im Querschnitt dargestellte seitliche Aufrissansicht, die eine Wafer-Level-Chip-Scale-Package-Vorrichtung in Übereinstimmung mit einer beispielhaften Implementierung der vorliegenden Offenbarung veranschaulicht.
  • 2 ist eine schematische, teilweise im Querschnitt dargestellte seitliche Aufrissansicht, die eine Wafer-Level-Chip-Scale-Package-Vorrichtung veranschaulicht, die eine Kupfer-(Cu)-Säulen-Kontakthöcker-Schnittstelle in Übereinstimmung mit einer anderen beispielhaften Implementierung der vorliegenden Offenbarung verwendet.
  • 3 ist eine schematische Draufsicht von oben auf die Wafer-Level-Chip-Scale-Package-Vorrichtungen, die in 1 und in 2 gezeigt sind.
  • 4 ist eine schematische, teilweise im Querschnitt dargestellte seitliche Aufrissansicht, die eine Wafer-Level-Chip-Scale-Package-Vorrichtung veranschaulicht, die die Abstands-(Höcker)-Höhe der Kontakthöcker-Einheiten veranschaulicht.
  • 5 und 6 sind schematische, teilweise im Querschnitt dargestellte Aufrissansichten, die jeweils die Wafer-Level-Chip-Scale-Package-Vorrichtungen von 1 und 2 veranschaulichen, die auf der gedruckten Leiterplatte einer elektronischen Vorrichtung montiert sind.
  • 7 ist ein Ablaufdiagramm, das einen Prozess bzw. ein Verfahren in einer beispielhaften Implementierung für die Fabrikation von Wafer-Level-Chip-Scale-Package-Vorrichtungen, wie etwa der Vorrichtungen, die in 1 und in 2 gezeigt sind, veranschaulicht.
  • 8A bis 8H sind schematische, teilweise im Querschnitt dargestellte seitliche Aufrissansichten, die die Fabrikation einer Wafer-Level-Chip-Scale-Package-Vorrichtung wie etwa der Vorrichtung, die in 1 gezeigt ist, in Übereinstimmung mit dem Prozess bzw. Verfahren veranschaulicht, der/das in 7 gezeigt ist.
  • 9A bis 9H sind schematische, teilweise im Querschnitt dargestellte seitliche Aufrissansichten, die die Fabrikation einer Wafer-Level-Chip-Scale-Package-Vorrichtung, die Kupfer-(Cu)-Säulen-Kontakthöcker-Schnittstellen aufweist, wie etwa der Vorrichtung, die in 2 gezeigt ist, in Übereinstimmung mit dem Prozess bzw. Verfahren veranschaulicht, der/das in 7 gezeigt ist.
  • 10 und 11 sind schematische Draufsichten von oben auf Lotkugel-Platzierungsschablonen, die für die Verwendung bei der Fabrikation von Wafer-Level-Chip-Scale-Package-Vorrichtungen in Übereinstimmung mit dem in 7 gezeigten Prozess geeignet sind.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Überblick
  • Das Wafer-Level-Packaging erleichtert die Herstellung von Halbleitervorrichtungen, die kostenmäßig günstiger sind, kleinere Formfaktoren aufweisen und geringere parasitäre Effekte bereitstellen als dies bei Vorrichtungen der Fall ist, die unter Verwendung vieler anderer Packaging-Technologien hergestellt werden. Aber die Anwendung von Wafer-Level-Packaging-Techniken ist bis jetzt auf die Verwendung bei der Produktion von Vorrichtungen beschränkt gewesen, die kleine integrierte Schaltkreis-Chips verwenden (z. B. Vorrichtungen mit ,Dies' (ein „Die” ist ein ungehäuster Halbleiterchip), die einen Oberflächenbereich von weniger als etwa 25 mm2 aufweisen). Für Vorrichtungen, die größere Chips verwenden, wird die Nichtübereinstimmung des thermischen Ausdehnungskoeffizienten (CTE; Coefficient of Thermal Expansion) zwischen dem Chip und der gedruckten Leiterplatte (FR4), auf der die Vorrichtung montiert wird, bedeutsam. Während Temperaturwechselbeanspruchungstests kann diese Nichtübereinstimmung eine hohe mechanische Spannung bzw. Beanspruchung und Risse in Löthöckern (Solder Bumps) verursachen, die verwendet werden, um die Vorrichtung an der gedruckten Leiterplatte zu befestigen. Außerdem kann während Fallprüfungen und zyklischen Biegeprüfungen die relativ hohe Steifigkeit des Lötmittels bewirken, dass in Folge einer dynamischen Deformation eine mechanische Spannung an der Schnittstelle zwischen den Löthöckern und den intermetallischen Verbindungen der Kontakthöcker (Bumps) auftritt.
  • Dementsprechend werden Techniken für die Fabrikation von Wafer-Level-Chip-Scale-Package-Halbleitervorrichtungen beschrieben, die Kontakthöcker-Einheiten bzw. -Aufbauten aufweisen, die so konfiguriert sind, dass sie Löthöcker-Defekte bzw. -Ausfälle auf Grund von mechanischer Spannung in den Kontakthöckern, insbesondere Spannungen, die durch Nichtübereinstimmung des thermischen Ausdehnungskoeffizienten, durch dynamische Deformation während Fallprüfungen oder zyklischen Biegeprüfungen, und so weiter verursacht werden, verringern. Die Techniken erleichtern infolgedessen die Fabrikation von Wafer-Level-Chip-Scale-Package-Vorrichtungen, die große integrierte Schaltkreis-Chips verwenden (z. B. Vorrichtungen, die ,Dies', also ungehäuste Halbleiterchips, mit einem Oberflächenbereich von mehr als etwa 25 mm2 verwenden). Solche Wafer-Level-Chip-Scale-Package-Vorrichtungen können in einer Vielfalt von Anwendungen eingesetzt werden, die Folgende umfassen, ohne darauf beschränkt zu sein: System-on-Chip-(SOC; Einchipsystem)-Anwendungen, DRAM-(Dynamic Random Access Memory; dynamischer Speicher mit wahlfreiem/direktem Zugriff)-Anwendungen und CPU-(Central Processing Unit; Zentraleinheit)-Anwendungen.
  • In einer Implementierung umfassen die Wafer-Level-Chip-Scale-Package-Vorrichtungen einen integrierten Schaltkreis-Chip, der wenigstens ein Array von ersten Kontakthöcker-Einheiten und wenigstens ein Array von zweiten Kontakthöcker-Einheiten aufweist, die auf dem integrierten Schaltkreis-Chip ausgebildet sind, um die Vorrichtung an einer gedruckten Leiterplatte zu montieren. Die zweiten Kontakthöcker-Einheiten sind so konfiguriert, dass sie höhere Niveaus an mechanischer Spannung aushalten als die ersten Kontakthöcker-Einheiten. So können zum Beispiel die Löthöcker (Solder Bumps) der zweiten Kontakthöcker-Einheiten größer als die Löthöcker der ersten Kontakthöcker-Einheiten ausgelegt sein, während gleichzeitig die Koplanarität aufrecht erhalten wird. Infolgedessen können die Löthöcker der zweiten Kontakthöcker-Einheiten größere Oberflächenbereiche aufweisen als die Löthöcker der ersten Kontakthöcker-Einheiten, so dass der Betrag an mechanischer Spannung in den Kontakthöckern der ersten Kontakthöcker-Einheiten reduziert wird (für das Anlegen eines gegebenen Betrags an Kraft). Die Löthöcker der zweiten Kontakthöcker-Einheiten können auch andere Lotzusammensetzungen und/oder andere Kontakthöcker-Schnittstellen-Konfigurationen als die Löthöcker der ersten Kontakthöcker-Einheiten aufweisen. Infolgedessen können die Löthöcker der ersten Kontakthöcker-Einheiten elastischer sein, um dem Reißen zu widerstehen.
  • Beispielhafte Implementierungen
  • 1 bis 6 veranschaulichen Wafer-Level-Chip-Scale-Package-Vorrichtungen 100 in Übereinstimmung mit beispielhaften Implementierungen der vorliegenden Offenbarung. Wie gezeigt ist, umfassen die Vorrichtungen 100 einen integrierten Schaltkreis-Chip 102, der aus einem Substrat 104 und einem oder mehreren integrierten Schaltkreis(en) 106 besteht, der bzw. die in einer Oberfläche 108 des Substrats 104 ausgebildet ist bzw. sind. Eine Umverdrahtungsstruktur (Redistribution Structure) 110 ist auf der Oberfläche 108 über den integrierten Schaltkreisen 106 ausgebildet. Die Umverdrahtungsstruktur 110 führt eine Umverdrahtung von peripheren Kontaktierflächen bzw. Bond-Pads (Bonding Pads) der integrierten Schaltkreise 106 zu einem oder mehreren Area Arrays (Flächenkontaktierungen) von Kontaktierflächen 112 durch, die über der Oberfläche des integrierten Schaltkreis-Chips 102 eingesetzt sind. Die Konfiguration der Umverdrahtungsstruktur 110 und/oder die Anzahl und die Konfiguration von Kontaktierflächen bzw. Bonding Pads 112, die durch die Umverdrahtungsstruktur 110 bereitgestellt werden, können in Abhängigkeit von der Komplexität und der Konfiguration der integrierten Schaltkreise 106, von der Größe und der Form des integrierten Schaltkreis-Chips 102, und so weiter variieren. Die Kontaktierflächen 112 stellen elektrische Kontakte bereit, durch die die integrierten Schaltkreise 106 mit externen Komponenten, wie etwa gedruckten Leiterplatten, querverbunden werden. 5 und 6 veranschaulichen jeweils die Wafer-Level-Chip-Scale-Package-Vorrichtungen 100 von 1 und 2 montiert auf der gedruckten Leiterplatte 114 einer elektronischen Vorrichtung.
  • Löthöcker (Solder Bumps) 116 sind bereitgestellt, um eine mechanische und/oder elektrische Querverbindung zwischen den Kontaktierflächen bzw. Bonding Pads 112 und entsprechenden Kontaktstellen bzw. Pads 118 zu liefern, die auf der Oberfläche der gedruckten Leiterplatte 114 ausgebildet sind. In einer oder in mehreren Implementierungen können die Löthöcker 116 aus einem bleifreien Lot hergestellt sein, wie etwa aus einem Lot aus einer Zinn-Silber-Kupfer-/(Sn-Ag-Cu)-Legierung (d. h., SAC), einem Lot aus einer Zinn-Silber-/(Sn-Ag)-Legierung, einem Lot aus einer Zinn-Kupfer-/(Sn-Cu)-Legierung, und so weiter. Aber es wird in Betracht gezogen, dass auch Zinn-Blei-/(Pb-Sn)-Lote verwendet werden können. Beispielhafte Prozesse für die Bildung der Löthöcker 116 unter Verwendung von Wafer-Level-Packaging-Techniken werden unten noch genauer beschrieben werden.
  • Kontakthöcker-/(Bump)-Schnittstellen 120 können auf die Kontaktierflächen 112 des integrierten Schaltkreis-Chips 102 aufgebracht werden, um eine zuverlässige Verbindungsgrenze zwischen den Kontaktierflächen 112 und den Löthöckern 116 bereitzustellen. In der Wafer-Level-Chip-Scale-Package-Vorrichtung 100, die in 1 gezeigt ist, umfasst die Kontakthöcker-Schnittstelle 120 zum Beispiel eine Under-Bump-Metallisierung (UBM; Metallisierung unter Kontakthöckern bzw. Bumps) 122, die auf den Kontaktierflächen 112 des integrierten Schaltkreis-Chips 102 aufgebracht ist. Die UBM 122 kann eine Vielfalt von Zusammensetzungen aufweisen. Die UBM 122 umfasst zum Beispiel mehrere Schichten aus unterschiedlichen Metallen (z. B. Aluminium (Al), Nickel (Ni), Kupfer (Cu), etc.), die als eine Adhäsionsschicht, eine Diffusionsbarriereschicht, eine lötbare Schicht, eine Oxidationsbarriereschicht und so weiter dienen. Aber es sind auch andere UBM-Strukturen möglich. In 2 verwendet die veranschaulichte Wafer-Level-Chip-Scale-Package-Vorrichtung 100 eine Kupfer-(Cu)-Säulen-Löthöcker-(CPB; Copper Pillar Solder Bump)-Struktur. Somit bestehen die Kontakthöcker-Schnittstellen 120 aus Kupfer-(Cu)-Säulen 124, die anstelle der UBM 122 auf Kontaktierflächen bzw. Bonding Pads 112 ausgebildet sind. Es kann eine Adhäsions-Barriere-/Keimschicht auf die Kontaktierflächen 112 unter den Kupfersäulen 124 aufgetragen sein, um die Zuverlässigkeit der Querverbindungsschnittstelle zu verbessern.
  • In Übereinstimmung mit der vorliegenden Offenbarung umfassen die Wafer-Level-Chip-Scale-Package-Vorrichtungen 100 ein oder mehrere Arrays 126 von ersten Kontakthöcker-Einheiten 128 und ein oder mehrere Arrays 130 von zweiten Kontakthöcker-Einheiten 132. Die ersten Kontakthöcker-Einheiten bzw. -Aufbauten 128 bestehen aus Löthöckern 116 und zugeordneten Kontaktierflächen 112, Kontakthöcker-Schnittstellen 120 (z. B. UBM 122 und/oder Kupfersäulen 124), die so konfiguriert sind, dass sie eine mechanische und/oder elektrische Querverbindung des integrierten Schaltkreis-Chips 102 mit der gedruckten Leiterplatte 114 bereitstellen. Die ersten Kontakthöcker-Einheiten 128 werden in Bereichen des integrierten Schaltkreis-Chips 102 verwendet, in denen es unwahrscheinlich ist, dass die Löthöcker 116 erhöhte Niveaus an mechanischer Spannung in Folge einer Nichtübereinstimmung des thermischen Ausdehnungskoeffizienten, einer dynamischen Deformation, der Ermüdung und so weiter erfahren, und es somit unwahrscheinlich ist, dass sie Ausfälle bzw. Defekte erleiden, die auf mechanische Spannung zurückzuführen sind. So sind zum Beispiel in den Wafer-Level-Chip-Scale-Package-Vorrichtungen 100, die in 1, 2 und 3 gezeigt sind, erste Kontakthöcker-Einheiten 128 in einem oder mehreren Arrays 126 angeordnet, die im Allgemeinen in der Nähe der Mitte 134 des integrierten Schaltkreis-Chips 102 liegen. Aber es ist in Abhängigkeit von der Konfiguration des integrierten Schaltkreis-Chips 102 auch eine Vielfalt von anderen Anordnungen möglich.
  • Die zweiten Kontakthöcker-Einheiten bzw. Aufbauten 132 bestehen aus Löthöckern 116 und zugeordneten Kontaktierflächen 112, Kontakthöcker-Schnittstellen 120 (z. B. UBM 122 und/oder Kupfersäulen 124), die so konfiguriert sind, dass sie mechanische Spannungen, die durch eine Nichtübereinstimmung, des thermischen Ausdehnungskoeffizienten, eine dynamische Deformation, Ermüdung und so weiter verursacht werden, mit einer niedrigeren Ausfallrate als die ersten Kontakthöcker-Einheiten 128 aushalten. Infolgedessen werden die zweiten Kontakthöcker-Einheiten 132 anstelle der ersten Kontakthöcker-Einheiten 128 in Bereichen des integrierten Schaltkreis-Chips 102 eingesetzt, in denen die Löthöcker 116 erhöhte Niveaus an mechanischer Spannung erfahren könnten, welche einen Ausfall der Löthöcker 116 verursachen könnten. In einer oder mehreren Ausführungsformen können wenigstens einige der zweiten Kontakthöcker-Einheiten 132 so konfiguriert sein, dass sie nur eine mechanische Befestigung der Wafer-Level-Chip-Scale-Package-Vorrichtung 100 an der gedruckten Leiterplatte 114 bereitstellen. Konsequenterweise können die zweiten Kontakthöcker-Einheiten 132 nicht elektrisch mit den integrierten Schaltkreisen 106 über die Umverdrahtungsstruktur 110 querverbunden werden. Aber es wird in Betracht gezogen, dass eine oder mehrere der zweiten Kontakthöcker-Einheiten 132 eine elektrische Verbindung zwischen der Vorrichtung 100 und der gedruckten Leiterplatte 114 bereitstellen kann bzw. können, um so Strom oder Masse für den integrierten Schaltkreis 106 bereitzustellen, und so weiter. In solchen Ausführungsformen können die zweiten Kontakthöcker-Einheiten 132 mit dem integrierten Schaltkreis 106 entweder direkt oder über die Umverdrahtungsstruktur 110 querverbunden sein.
  • Die Positionen und die Anordnung der zweiten Kontakthöcker-Einheiten 132 kann auf Grund von Faktoren wie der Größe und der Form des integrierten Schaltkreis-Chips 102, dem Design des integrierten Schaltkreises 106, der auf dem Chip 102 ausgebildet ist, den thermischen Beanspruchungstest- und Fallprüfungsanforderungen, usw. variieren. So werden zum Beispiel in den veranschaulichten Wafer-Level-Chip-Scale-Package-Vorrichtungen 100 zweite Kontakthöcker-Einheiten 132 in Bereichen nahe den Kanten 136 des integrierten Schaltkreis-Chips 102 verwendet, an denen die Löthöcker 116 der zweiten Kontakthöcker-Einheiten 132 erhöhte Niveaus an mechanischer Spannung erfahren können. Insbesondere umfassen die gezeigten Wafer-Level-Chip-Scale-Package-Vorrichtungen 100 eine Vielzahl von zweiten Kontakthöcker-Einheiten 132, die in einer oder mehreren Reihen 138 nahe den Kanten 136 des integrierten Schaltkreis-Chips 102 angeordnet sind. Die Anzahl der bereitgestellten Reihen 138 kann in Abhängigkeit von verschiedenen Designanforderungen variieren. In 1 und in 2 sind zum Beispiel zwei Reihen 138 von zweiten Kontakthöcker-Einheiten 132 bereitgestellt, während in 3 eine einzige Reihe 138 von zweiten Kontakthöcker-Einheiten 132 bereitgestellt ist. Darüber hinaus sind die Kontakthöcker-Einheiten 128, 132 in den veranschaulichten Ausführungsformen nicht an den Ecken 140 des integrierten Schaltkreis-Chips 102 positioniert, da Löthöcker 116, die nahe den Ecken 140 des Chips positioniert sind, hohen Niveaus an mechanischer Spannung ausgesetzt werden könnten. Aber es wird in Betracht gezogen, dass zweite Kontakthöcker-Einheiten 132 bereitgestellt werden können, die so konfiguriert sind, dass sie mechanischen Spannungen standhalten, die nahe den Ecken 140 des integrierten Schaltkreis-Chips 102 anzutreffen sind.
  • In den veranschaulichten Implementierungen sind die zweiten Kontakthöcker-Einheiten 132 größer als die ersten Kontakthöcker-Einheiten 128 ausgelegt, so dass die Löthöcker 116 der zweiten Kontakthöcker-Einheiten 132 einen größeren Oberflächenbereich als die Löthöcker 116 der ersten Kontakthöcker-Einheiten 128 aufweisen. Die Kontakthöcker-Schnittstellen 120 (z. B. UBM 122 oder Kupfersäulen 124) können zum Beispiel so dimensioniert und/oder geformt sein, dass die Löthöcker 116 der ersten Kontakthöcker-Einheiten 128 im Allgemeinen einen ersten Oberflächenbereich (AS1) aufweisen und die Löthöcker 116 der zweiten Kontakthöcker-Einheiten 132 im Allgemeinen einen zweiten Oberflächenbereich (AS2) aufweisen, wobei der zweite Oberflächenbereich (AS2) größer als der erste Oberflächenbereich (AS1) ist. Darüber hinaus kann der Pitch (Abstand) der Löthöcker 116 in dem Array 130 der zweiten Kontakthöcker-Einheiten 132 größer ausgelegt sein als der Pitch der Löthöcker 116 des Array 126 von ersten Kontakthöcker-Einheiten 128, um der vergrößerten Größe (Oberflächenbereich) der Löthöcker 116 Rechnung zu tragen. Infolgedessen können, wie in 3 gezeigt ist, die Löthöcker 116 der ersten Kontakthöcker-Einheiten 128 im Allgemeinen einen ersten Pitch (P1) aufweisen, während die Löthöcker 116 der zweiten Kontakthöcker-Einheiten 132 im Allgemeinen einen zweiten Pitch (P2) aufweisen können, wobei der zweite Pitch (P2) größer als der erste Pitch (P1) ist.
  • Da die zweiten Kontakthöcker-Einheiten 132 größer als die ersten Kontakthöcker-Einheiten 128 sind, können Kräfte, die auf die Löthöcker 116 der zweiten Kontakthöcker-Einheiten 132 ausgeübt werden, über einen größeren Bereich (z. B. den Oberflächenbereich (AS2)) verteilt werden, wodurch der Betrag an mechanischer Spannung innerhalb der Löthöcker 116 reduziert wird und die Wahrscheinlichkeit verringert wird, dass die Löthöcker 116 einen spannungsbedingten Ausfall erleiden werden. Darüber hinaus erlaubt es in Ausführungsformen, in denen die zweiten Kontakthöcker-Einheiten 132 die Wafer-Level-Chip-Scale-Package-Vorrichtung 100 elektrisch mit der gedruckten Leiterplatte 114 querverbinden, der größere Oberflächenbereich (AS2) der Löthöcker 116, dass die Dichte des elektrischen Stroms und der elektrischen Spannung innerhalb der Löthöcker 116 verringert werden kann, wodurch die Anfälligkeit der Löthöcker 116 gegenüber der Elektromigration reduziert wird. Der größere Oberflächenbereich (AS2) der Löthöcker 116 kann es auch erlauben, dass die zweiten Kontakthöcker-Einheiten 132 einen größeren Betrag an Strom als die ersten Kontakthöcker-Einheiten 128 führen können, ohne dass es einen entsprechenden Anstieg in der Dichte des elektrischen Stroms und der elektrischen Spannung und eine erhöhte Elektromigration gibt. Folglich kann die Ausfallrate der Kontakthöcker-Einheiten reduziert werden, so dass die Zuverlässigkeit der Wafer-Level-Chip-Scale-Package-Vorrichtung 100 erhöht wird.
  • In den veranschaulichten Implementierungen wird die Koplanarität zwischen den ersten Kontakthöcker-Einheiten 128 und den zweiten Kontakthöcker-Einheiten 132 aufrecht erhalten. Wie zum Beispiel in 4 gezeigt ist, können die Löthöcker 116 der zweiten Kontakthöcker-Einheiten 132 eine Abstands-(Höcker)-Höhe (Standoff (Bump) Height) (H2) aufweisen, die wenigstens ungefähr gleich groß wie die Abstands-(Höcker)-Höhe (H1) der Löthöcker 116 der ersten Kontakthöcker-Einheiten 128 ist. Infolgedessen sind die terminalen Enden der Löthöcker 116 (z. B. die Enden der Löthöcker 116, die den Kontakthöcker-Schnittstellen 120 gegenüberliegen) koplanar miteinander, um eine effiziente Montage der Wafer-Level-Chip-Scale-Package-Vorrichtung 100 auf einer gedruckten Leiterplatte 114 zu ermöglichen (5 und 6).
  • Die Koplanarität der ersten Kontakthöcker-Einheiten 128 und der zweiten Kontakthöcker-Einheiten 132 kann bereitgestellt werden, indem die Größen der jeweiligen Oberflächenbereiche (AS1, AS2) der Löthöcker 116 und das Volumen an Lot, das auf die Kontakthöcker-Schnittstellen 120 aufgebracht wird, eingestellt werden. Zum Beispiel sind die Kontakthöcker-Schnittstellen 120 (z. B. die UBM 122 und/oder die Kupfersäulen 124) der zweiten Kontakthöcker-Einheiten 132 so ausgebildet, dass die Oberflächenbereiche der Kontakthöcker-Schnittstellen 120 wenigstens im Wesentlichen gleich groß wie der zweite Oberflächenbereich (AS2) sind, während die Kontakthöcker-Schnittstellen 120 der ersten Kontakthöcker-Einheiten 128 so ausgebildet sind, dass die Oberflächenbereiche der Kontakthöcker-Schnittstellen 120 wenigstens im Wesentlichen gleich groß wie der erste Oberflächenbereich (AS1) sind. Lot, das auf die Kontaktflächen-Schnittstellen 120 aufgebracht wird, schmilzt (beim Reflow) typischerweise wieder auf, um wenigstens im Wesentlichen die gesamte Oberfläche der Kontakthöcker-Schnittstellen 120 zu benetzen, während es unter dem Einfluss der Schwerkraft zu der kleinsten Spannungsform kollabiert, die in Folge einer Oberflächenspannung des Lots zu erreichen ist. Infolgedessen kollabieren in den gezeigten Implementierungen die Löthöcker 116 der zweiten Kontakthöcker-Einheiten 132 auf Grund ihres größeren Oberflächenbereichs (AS2) zu einer kuppelartigen Form, während die Löthöcker 116 der ersten Kontakthöcker-Einheiten 128, die einen kleineren Oberflächenbereich (AS1) aufweisen, zu einer mehr kugelförmigen Form kollabieren. Die größeren Oberflächenbereiche (AS2) erlauben es somit, dass die Löthöcker 116 der zweiten Kontakthöcker-Einheiten 132 ein größeres Volumen an Lot enthalten als die Löthöcker 116 der ersten Kontakthöker-Einheiten 128, während sie eine Abstandshöhe (H2) aufrecht erhalten, die wenigstens ungefähr gleich groß wie die Abstandshöhe (H1) der Löthöcker 116 der ersten Kontakthöcker-Einheiten 128 ist.
  • Die Zusammensetzung des Lots, das von den Löthöckern 116 der zweiten Kontakthöcker-Einheiten 132 verwendet wird, kann auch so ausgewählt werden, dass Ausfälle auf Grund einer mechanischen Spannung in den Löthöckern 116, der Elektromigration und so weiter verringert werden. So können die Löthöcker 116 der ersten Kontakthöcker-Einheiten 128 zum Beispiel aus einem Lot hergestellt sein, das eine erste Zusammensetzung aufweist, während die Löthöcker 116 der zweiten Kontakthöcker-Einheiten 132 aus einem Lot hergestellt sein können, das eine zweite Zusammensetzung aufweist, die sich von der ersten Zusammensetzung unterscheidet. Infolgedessen können die Löthöcker 116 der zweiten Kontakthöcker-Einheiten 132 aus einem Lot hergestellt sein, das eine erste Zusammensetzung aufweist, die elastischer ist, und somit weniger anfällig für die Bildung von Rissen ist als das Lot, das von den Löthöckern 116 der ersten Kontakthöcker-Einheiten 128 verwendet wird, welches eine zweite Zusammensetzung aufweisen kann, die ausgewählt worden ist, um die elektrische Leitfähigkeit zu verbessern. Auf diese Weise kann die Rate des Auftretens von spannungsbedingten Ausfällen der Löthöcker 116 reduziert werden, wodurch die Zuverlässigkeit der Wafer-Level-Chip-Scale-Package-Vorrichtung 100 verbessert wird. Lote, die bei der Fabrikation der Löthöcker 116 verwendet werden, können eine Vielfalt von Zusammensetzungen aufweisen. In einem Beispiel können die Löthöcker 116 der ersten Kontakthöcker-Einheiten 128 ein SAC305-(Sn3,0Ag0,5Cu)-Legierungslot sein, während die Löthöcker 116 der zweiten Kontakthöcker-Einheiten 132 ein SAC405-(Sn3,8Ag0,8Cu)-Legierungslot sein können. Es sind aber auch andere Beispiele möglich.
  • Die Konfiguration der Kontakthöcker-Schnittstellen 120 (UBM 122 oder Kupfersäulen 124) der zweiten Kontakthöcker-Einheiten 132 können ebenfalls so ausgewählt werden, dass sie Defekte und Ausfälle in Folge von mechanischer Spannung in den Löthöckern 116, Elektromigration und so weiter vermindern. In Ausführungsformen können die ersten Kontakthöcker-Einheiten 128 Kontakthöcker-Schnittstellen 120 verwenden, die eine erste Konfiguration aufweisen, während die zweiten Kontakthöcker-Einheiten 132 Kontakthöcker-Schnittstellen 120 verwenden können, die eine zweite Konfiguration aufweisen, die sich von der ersten Konfiguration unterscheidet. So kann sich zum Beispiel, wenn die Wafer-Level-Chip-Scale-Package-Vorrichtung 100 eine traditionelle Löthöckerstruktur verwendet, die UBM 122 der zweiten Kontakthöcker-Einheiten 132 von der UBM 122 der ersten Kontakthöcker-Einheiten 128 in der Anzahl und im Typ der Schichten, die von der UBM 122 verwendet werden, in der Dicke der verschiedenen Schichten der UBM 122, in den Materialien, die in den verschiedenen Schichten der UBM 122 verwendet werden, und so weiter unterscheiden. In ähnlicher Weise kann sich, wenn die Wafer-Level-Chip-Scale-Package-Vorrichtung 100 eine Kupfersäulen-Löthöcker-(CPB)-Struktur verwendet, die spezifische Konfiguration der Kupfersäulen 124 und/oder der Adhäsions-Barriere-/Keimschicht der zweiten Kontakthöcker-Einheiten 132 von der Konfiguration der Kupfersäulen 124 der ersten Kontakthöcker-Einheiten 128 unterscheiden.
  • Es wird in Betracht gezogen, dass in einigen Implementierungen der integrierte Schaltkreis-Chip 102 mit mehreren Arrays 126, 130 von ersten Kontakthöcker-Einheiten 128 und/oder zweiten Kontakthöcker-Einheiten 132 versehen sein kann, wobei Kontakthöcker-Einheiten 128, 132 jedes Array 126, 130 Löthöcker 116 umfassen können, die andere Größen (Oberflächenbereiche), Pitches, Lotzusammensetzungen und/oder Kontakthöcker-Schnittstellen-Konfigurationen als die Kontakthöcker-Einheiten 128, 132 der anderen Arrays 126, 130 aufweisen. Auf diese Weise können die verschiedenen ersten Kontakthöcker-Einheiten 128 und/oder zweiten Kontakthöcker-Einheiten 132 innerhalb jedes Array 126, 130 so konfiguriert sein, dass sie mechanische Spannungen, die durch Nichtübereinstimmung des thermischen Ausdehnungskoeffizienten, durch dynamische Deformation, Ermüdung und so weiter verursacht werden, auf die die Kontakthöcker-Einheiten 128, 132 innerhalb dieses Array 126, 130 treffen können, aushalten. Darüber hinaus wird es in Betracht gezogen, dass die zweiten Kontakthöcker-Einheiten 132 so konfiguriert sein können, dass sie jegliche Kombination aus einer größeren Größe (Oberflächenbereich), einem größeren Pitch, einer anderen Lotzusammensetzung und/oder einer anderen Kontakthöcker-Schnittstellen-Konfiguration als die ersten Kontakthöcker-Einheiten aufweisen können, um Ausfälle in Folge von mechanischer Spannung in den Löthöckern 116 zu verringern. Infolgedessen können in einer oder in mehreren Implementierungen integrierte Schaltkreis-Chips 102 mit zweiten Kontakthöcker-Einheiten 132 versehen sein, die wenigstens ungefähr die gleiche Größe wie die ersten Kontakthöcker-Einheiten 128 aufweisen, die aber eine andere Lotzusammensetzung und/oder eine andere Kontakthöcker-Schnittstellen-Konfiguration aufweisen, um erhöhten mechanischen Spannungen standzuhalten.
  • Beispielhafte Fabrikationsprozesse
  • 7 veranschaulicht einen beispielhaften Prozess (Verfahren) 200, der Wafer-Level-Packaging-Techniken verwendet, um Halbleitervorrichtungen herzustellen, wie zum Beispiel die Vorrichtungen 100, die in 1 bis 6 gezeigt sind. In dem veranschaulichten Prozess 200 werden erste und zweite Kontakthöcker-Einheiten auf einem Halbleiter-Wafer vor der Segmentierung des Wafer ausgebildet. Wie gezeigt ist, wird der Halbleiter-Wafer zuerst bearbeitet (Block 202), um integrierte Schaltkreise in der Oberfläche des Wafer unter Verwendung von Mikrolithographie-Techniken zu schaffen. Ein Abschnitt eines beispielhaften Halbleiter-Wafer 300 ist in 8A bis 8H und in 9A bis 9H veranschaulicht, die die Bildung einer beispielhaften ersten Kontakthöcker-Einheit 302 und einer beispielhaften zweiten Kontakthöcker-Einheit 304 veranschaulichen. Wie in 8A und 9A gezeigt ist, umfasst der Wafer 300, wenn er verarbeitet wird, ein Substrat 306, das einen oder mehrere integrierte Schaltkreise 308 aufweist, die in einer Oberfläche 310 des Substrats 306 ausgebildet sind. Das Substrat 306 ist so konfiguriert, dass es in eine Vielzahl von integrierten Schaltkreis-Chips 312 segmentiert (zersägt) werden kann. In der veranschaulichten Implementierung ist das Substrat 306 aus Silizium hergestellt. Aber es wird in. Betracht gezogen, dass das Substrat 306 statt dessen auch aus anderen Halbleitermaterialien wie etwa Germanium, Galliumarsenid, Siliziumkarbid und so weiter hergestellt sein kann.
  • Eine Umverdrahtungsstruktur wird auf der Oberfläche des Wafer 300 über den integrierten Schaltkreisen ausgebildet (Block 204). 8B und 9B veranschaulichen eine beispielhafte Umverdrahtungsstruktur 314. Wie gezeigt ist, kann die Umverdrahtungsstruktur 314 mehrere Schichten aufweisen, die eine Umverdrahtung von peripheren Kontaktierflächen bzw. Bonding Pads 316 der integrierten Schaltkreise 308 zu Kontaktierflächen bzw. Bonding Pads 318, 320 durchführen, die über der Oberfläche 322 des Wafer 300 eingesetzt sind. In der gezeigten Implementierung ist zum Beispiel die Umverdrahtungsstruktur 314 so veranschaulicht, dass sie eine Isolationsschicht 324 umfasst, die über den integrierten Schaltkreisen 308 gebildet ist, um die integrierten Schaltkreise 308 von nachfolgenden leitenden Schichten zu trennen. Die Isolationsschicht 324 ist aus einem dielektrischen Material wie zum Beispiel einem Benzocyclobutenpolymer (BCB), Siliziumdioxid (SiO2) oder dergleichen gebildet. Eine Umverdrahtungsschicht 326, die aus einem leitenden Material wie etwa Polysilizium, einem Metal wie zum Beispiel Aluminium oder Kupfer, und so weiter gebildet ist, wird dann über der Isolationsschicht 324 aufgetragen. Die Umverdrahtungsschicht 326 ist so strukturiert, dass sie Kontaktierflächen bzw. Bonding Pads 318, 320 bildet, und dass sie eine elektrische Querverbindung der peripheren Kontaktierflächen 316 der integrierten Schaltkreise 308 mit den Kontaktierflächen 318, 320 bereitstellt. Wie in 8B und in 9B gezeigt ist, können die Kontaktierflächen 318, 320 größenmäßig so ausgelegt und/oder können so geformt sein, dass die Kontaktierflächen bzw. Bonding Pads 318 der ersten Kontakthöcker-Einheiten 302 im Allgemeinen einen ersten Oberflächenbereich (AP1) aufweisen und die Kontaktierflächen 320 der zweiten Kontakthöcker-Einheiten 304 im Allgemeinen einen zweiten Oberflächenbereich (AP2) aufweisen, wobei der zweite Oberflächenbereich (AP2) größer als der erste Oberflächenbereich (AP1) ist. Eine Passivierungsschicht 328 wird über der Umverdrahtungsschicht 326 und der Isolationsschicht 324 aufgebracht, um die Umverdrahtungsschicht 326 zu isolieren und um den Kontaktierflächen 318, 320 eine Form zu verleihen. Ähnlich wie die Isolationsschicht 324 kann die Passivierungsschicht 328 aus einem dielektrischen Material wie zum Beispiel einem Benzocyclobutenpolymer (BCB), Siliziumdioxid (SiO2) oder dergleichen gebildet sein. Es wird klar sein, dass die veranschaulichte Umverdrahtungsstruktur 314 ein Beispiel für eine mögliche Umverdrahtungsstruktur ist. Es sind aber auch andere Umverdrahtungsstrukturen möglich.
  • Als nächstes werden Kontakthöcker-Schnittstellen auf den Kontaktierflächen der Umverdrahtungsstruktur gebildet (Block 206). Wie in 8C und in 9C gezeigt ist, können die Kontakthöcker-Schnittstellen 330, 332 größenmäßig so bemessen sein und/oder können so geformt sein, dass die Kontakthöcker-Schnittstellen 330 der ersten Kontakthöcker-Einheiten 302 im Allgemeinen einen ersten Oberflächenbereich (AS1) aufweisen und die Kontakthöcker-Schnittstellen 332 der zweiten Kontakthöcker-Einheiten 304 im Allgemeinen einen zweiten Oberflächenbereich (AS2) aufweisen, wobei der zweite Oberflächenbereich (AS2) größer als der erste Oberflächenbereich (AS1) ist (z. B. AS2 > AS1). Aber in einigen Implementierungen, die unten beschrieben werden, wird es in Betracht gezogen, dass der erste Oberflächenbereich (AS1) wenigstens ungefähr gleich groß wie der erste Oberflächenbereich (AS2) sein kann (z. B. AS1 ≈ AS2).
  • In der in 8C gezeigten Implementierung umfassen die Kontakthöcker-Schnittstellen 330, 332 jeweils eine Under-Bump-Metallisierung (UBM; Metallisierung unter den Kontakthöckern bzw. Bumps) 334, 336, die auf den Kontaktierflächen 318, 320 aufgetragen ist. Wie oben angemerkt worden ist, kann die UBM 334, 336 mehrere Schichten aus unterschiedlichen Metallen umfassen, die als eine Adhäsionsschicht, eine Diffusionsbarriereschicht, eine lötbare Schicht, eine Oxidationsbarriereschicht, und so weiter dienen. Die Under-Bump-Metallisierungs-Schichten können mittels Verdampfen oder Zerstäuben bzw. Sputtern durch Vakuumbedämpfung bzw. im Vakuum aufgetragen werden oder können chemisch plattiert werden. In der in 9C gezeigten Implementierung umfassen die Kontakthöcker-Schnittstellen 330, 332 Kupfer-(Cu)-Säulen 338, 340, die an Stelle der UBM auf den jeweiligen Kontaktierflächen bzw. Bonding Pads 318, 320 ausgebildet sind. Eine Metalladhäsionsschicht 342 kann auf den Kontaktierflächen 318, 320 unter den Kupfersäulen 338, 340 aufgebracht sein, um die Zuverlässigkeit der Verbindungsschnittstelle zu verbessern. In 8C und in 9C sind die Kontakthöcker-Schnittstellen 330, 332 so veranschaulicht, dass sie eine gemeinsame Konfiguration aufweisen. Aber, wie bereits oben angemerkt worden ist, wird es in Betracht gezogen, dass die Kontakthöcker-Schnittstellen 330, 332 auch unterschiedliche Konfigurationen aufweisen können.
  • Als nächstes werden Löthöcker (Solder Bumps) auf den Kontakthöcker-Schnittstellen (z. B. auf der UBM oder den Kupfersäulen) ausgebildet (Block 208). Die Löthöcker können auf eine Vielfalt von Arten ausgebildet werden. In den hier beschriebenen Implementierungen werden die Löthöcker unter Verwendung eines sogenannten Ball-Drop-Prozesses (Kugelauftropfprozess) gebildet. Infolgedessen werden in der nachfolgenden Erörterung Prozess- bzw. Verfahrensoperationscharakteristiken eines allgemeinen Ball-Drop-Prozesses beschrieben. Aber es wird in Betracht gezogen, dass die verwendeten spezifischen Fabrikationsprozesse auch andere Prozess- bzw. Verfahrensoperationen umfassen können, ohne dass von dem Schutzumfang und dem Erfindungsgedanken der vorliegenden Offenbarung abgewichen wird. Darüber hinaus wird in Betracht gezogen, dass auch andere Techniken wie etwa der Lotpastendruck, die Bedampfung, die galvanische Beschichtung, das Jet Printing (Jetting), das Stud Bumping und so weiter verwendet werden können, um die Löthöcker zu bilden.
  • Wie in 7 gezeigt ist, wird ein Flussmittel auf der Kontakthöcker-Schnittstelle (UBM oder Kupfersäule) aufgetragen (Block 210). Das Flussmittel 344 (8C und 9C) entfernt eine Oxidation von der Oberfläche der Schnittstelle und hält das Lot (z. B. eine Lotkugel) an der Kontakthöcker-Schnittstelle vor dem Reflow (Wiederaufschmelzen) fest. Das Flussmittel kann unter Verwendung einer Vielfalt von Auftragungstechniken aufgebracht werden. In einem oder in mehreren Ausführungsformen kann das Flussmittel 344 zum Beispiel unter Verwendung eines Siebdruckverfahrens aufgebracht werden.
  • Als nächstes wird eine erste Lotkugel-Platzierungsschablone auf dem Wafer aufgebracht (Block 212), um die Lotkugeln zu platzieren (Block 214), die die Löthöcker der ersten Kontakthöcker-Einheiten bilden. 8D und 9D veranschaulichen das Aufbringen der ersten Lotkugel-Platzierungsschablone 346 auf der Oberfläche 322 des Wafer 300. Die Schablone 346 umfasst eine Vielzahl von Öffnungen 348, die den Positionen der Kontakthöcker-Schnittstellen 330 (z. B. UBM 334 (8D) oder Kupfersäulen 338 (9D)) der ersten Kontakthöcker-Einheiten 302 entsprechen. Eine einzige Lotkugel (Sphäre) 350 wird in jeder Öffnung 348 aufgenommen, welche die Lotkugel 350 auf der jeweiligen Kontakthöcker-Schnittstelle 330 platziert, an der die Lotkugel 350 durch das Flussmittel 344 fixiert wird, das auf die Kontakthöcker-Schnittstelle 330 aufgebracht ist. Auf diese Weise können Lotkugeln 350 auf den Kontakthöcker-Schnittstellen 330 jeder der ersten Kontakthöcker-Einheiten 302 platziert werden. Die Lotkugeln 350 sind im Allgemeinen größenmäßig so bemessen, dass sie ein geeignetes Volumen an Lot bereitstellen, um die Löthöcker 352 der ersten Kontakthöcker-Einheiten 302 zu bilden (8H und 9H). Die Lotkugeln 350 können zum Beispiel allgemein Durchmesser (DB1) aufweisen, die ein gewünschtes Volumen an Lot nach dem Reflow ergeben. Dementsprechend können die Öffnungen 348 der ersten Lotkugel-Platzierungsschablone 346 Durchmesser (DS1) aufweisen, die das Hindurchtreten einer einzigen Lotkugel 350 erlauben (z. B. DS1 > DB1).
  • Nach der Platzierung der Lotkugeln (Block 214) wird die Schablone von dem Wafer entfernt (Block 216). Wie in 8E und in 9E gezeigt ist, bleiben die Lotkugeln 350 an den Kontakthöcker-Schnittstellen 330 während Prozessoperationen vor dem Reflow durch das Flussmittel 344 haften, das auf die Kontakthöcker-Schnittstellen 330 aufgebracht ist.
  • Dann wird eine zweite Lotkugel-Platzierungsschablone auf dem Wafer (Block 212) für die Platzierung der Lotkugeln (Block 214) aufgebracht, die die Löthöcker der zweiten Kontakthöcker-Einheiten bilden. 8F und 9F veranschaulichen das Aufbringen der zweiten Lotkugel-Platzierungsschablone 354 auf der Oberfläche 322 des Wafer 300. Die zweite Lotkugel-Platzierungsschablone 354 umfasst eine Vielzahl von Öffnungen 356, die den Positionen der Kontakthöcker-Schnittstellen 332 (z. B. UBM 336 (8F) oder Kupfersäulen 340 (9F)) der zweiten Kontakthöcker-Einheiten 304 entsprechen. Wiederum wird eine einzige Lotkugel (Sphäre) 358 in jeder Öffnung 356 aufgenommen, welche die Lotkugel 358 auf die jeweilige Kontakthöcker-Schnittstelle 332 kanalisiert, wo die Lotkugel 358 durch das Flussmittel 334 festgehalten wird, das auf die Kontakthöcker-Schnittstelle 332 aufgebracht ist. Somit können Lotkugeln 358 auf den Kontakthöcker-Schnittstellen 332 jeder der zweiten Kontakthöcker-Einheiten 304 aufgebracht werden. Die Lotkugeln 358 sind im Allgemeinen größenmäßig so bemessen, dass sie ein geeignetes Volumen an Lot bereitstellen, um die Löthöcker 360 der zweiten Kontakthöcker-Einheiten 304 zu bilden (8H und 9H). So können die Lotkugeln 358 zum Beispiel im Allgemeinen Durchmesser (DB2) aufweisen, die ein gewünschtes Volumen an Lot nach dem Reflow ergeben. Dementsprechend können die Öffnungen 356 der zweiten Lotkugel-Platzierungsschablone 354 Durchmesser (DS2) aufweisen, die ein Passieren einer einzigen Lotkugel 358 erlauben (z. B. DS2 > DB2).
  • Dann wird die zweite Schablone von dem Wafer entfernt (Block 216). Wie in 8E gezeigt ist, bleiben die Lotkugeln 358 an der Kontakthöcker-Schnittstelle 332 vor dem Reflow durch das Flussmittel 344 fixiert, das auf den Kontakthöcker-Schnittstellen 332 aufgebracht worden ist.
  • Die Lotkugeln 358, die die Löthöcker 360 der zweiten Kontakthöcker-Einheiten 304 bilden, weisen Durchmesser (DB2) auf, die größer als die Durchmesser (DB1) der Lotkugeln 350 sind, die die Löthöcker 352 der ersten Kontakthöcker-Einheiten 302 bilden (z. B. DB2 > DB1). Infolgedessen können die Öffnungen 356 der zweiten Lotkugel-Platzierungsschablone 354 Durchmesser (DS2) aufweisen, die größer als der Durchmesser (DS1) der Öffnungen 348 der ersten Lotkugel-Platzierungsschablone 346 sind (z. B. DS2 > DS1). Darüber hinaus können in einigen Ausführungsformen die Lotkugeln 358, die die Löthöcker 360 der zweiten Kontakthöcker-Einheiten 304 bilden, eine andere Lotzusammensetzung aufweisen als die Lotkugeln 350, die die Löthöcker 352 der ersten Kontakthöcker-Einheiten 302 bilden. Es wird in Betracht gezogen, dass die Lotkugeln 350, 358 auch wenigstens ungefähr den gleichen Durchmesser aufweisen können (z. B. DB2 ≈ DB1), insbesondere dann, wenn Lotkugeln 350, 358 verwendet werden, die unterschiedliche Zusammensetzungen aufweisen. In solchen Fällen können die Öffnungen 348, 356 der ersten und zweiten Lotkugel-Platzierungsschablonen 346, 354 in ähnlicher Weise wenigstens ungefähr die gleichen Durchmesser aufweisen (z. B. DS2 ≈ DS1).
  • Als nächstes wird der Lot-Reflow (Lot-Wiederaufschmelzen) durchgeführt (Block 218). Während des Reflow wird der Wafer einer regulierten Wärme ausgesetzt (z. B. mittels eines Lot-Reflow/Aufschmelz-Ofens), welche die Lotkugeln schmilzt, wodurch das Lot an den Kontakthöcker-Schnittstellen befestigt wird. 8H und 9H veranschaulichen den Wafer 300 nach dem Lot-Reflow. Wie gezeigt ist, sind die Lotkugeln 350, 358 so aufgeschmolzen, dass sie Löthöcker 352, 360 bilden, die wenigstens im Wesentlichen die gesamte Oberfläche der Kontakthöcker-Schnittstellen 330, 332 benetzen, während sie unter dem Einfluss der Schwerkraft zu der niedrigsten Spannungsform kollabieren, die in Folge der Oberflächenspannung des Lots erzielbar ist. Die Lotkugeln 358 der zweiten Kontakthöcker-Einheiten 304 sind so veranschaulicht, dass sie zu Löthöckern 360 kollabiert sind, die in Folge des größeren Oberflächenbereichs (AS2) der Kontakthöcker-Schnittstellen 332 der zweiten Kontakthöcker-Einheiten 304 eine kuppelartige Form aufweisen, während die Lotkugeln 350 der ersten Kontakthöcker-Einheiten 302 so gezeigt sind, dass sie zu Löthöckern 352 kollabiert sind, die in Folge des kleineren Oberflächenbereichs (AS1) der Kontakthöcker-Schnittstellen 330 der ersten Kontakthöcker-Einheiten 302 eine eher sphärische Form aufweisen. Die Löthöcker 360 der zweiten Kontakthöcker-Einheiten 304 enthalten somit ein größeres Volumen an Lot als die Löthöcker 352 der ersten Kontakthöcker-Einheiten 302, während eine Abstandshöhe (H2) aufrecht erhalten wird, die wenigstens ungefähr gleich groß wie die Abstandshöhe (H1) der Löthöcker 352 der ersten Kontakthöcker-Einheiten 302 ist.
  • Der Wafer kann ferner durch Rückseitenschleifen des Wafer dünner gemacht werden (Block 220), und zwar unter Verwendung eines geeigneten Rückseitenschleifprozesses, und kann segmentiert (d. h. zersägt) werden, um die einzelnen Wafer-Level-Chip-Scale-Package-Vorrichtungen abzutrennen (Block 222). In 8H und in 9H ist der Wafer 300 so veranschaulicht, dass er nach einem Rückseitenschleifprozess in Vorbereitung dafür dünner gemacht worden ist, dass er unter Verwendung eines Segmentierungsprozesses zersägt wird, um Vorrichtungen wie etwa die Wafer-Level-Chip-Scale-Package-Vorrichtungen 100 zu bilden, wie sie in 1 bis 6 veranschaulicht sind.
  • 10 und 11 veranschaulichen Lotkugel-Platzierungsschablonen, die für die Verwendung bei der Fabrikation von Wafer-Level-Chip-Scale-Package-Vorrichtungen, wie diese in 8A bis 8H und in 9A bis 9H gezeigt ist, in Übereinstimmung mit dem Prozess bzw. Verfahren geeignet sind, der/das in 7 gezeigt ist. Wie gezeigt ist, können die Lotkugel-Platzierungsschablonen 346, 354 im Allgemeinen eine runde Form aufweisen und können einen Durchmesser aufweisen, der wenigstens ungefähr gleich groß wie oder größer als der Durchmesser der Wafer ist, die bearbeitet werden. Aber es wird in Betracht gezogen, dass die Schabloben 346, 354 auch andere Formen aufweisen können, je nachdem, wie dies von der speziellen Verarbeitungsausrüstung gefordert wird, die verwendet wird, um die Lotkugeln auf dem Wafer zu platzieren. Die Dicke der Lotkugel-Platzierungsschablonen 346, 354 kann in enger Beziehung zu dem Lotkugel-Durchmesser (DB1, DB2) stehen, um zu gewährleisten, dass die Lotkugeln 350, 358 in zufriedenstellender Weise in dem Flussmittel 344 eingebettet werden, das auf den Kontakthöcker-Schnittstellen 330, 332 aufgetragen ist.
  • In einer oder mehreren Ausführungsformen können die Lotkugel-Platzierungsschablonen 346, 354 eine Kugelöffnungsschicht 362 und eine Abstandsschicht (Standoff Layer) 364 umfassen. Die Kugelöffnungsschicht 362 kann aus einem Metall wie etwa rostfreiem Stahl, galvanoplastisch hergestelltem Nickel, und so weiter gebildet sein. Öffnungen 348, 356 sind in der Kugelöffnungsschicht 362 unter Verwendung einer Technik hergestellt, die für das Material geeignet ist, aus dem die Kugelöffnungsschicht 362 gebildet ist. Techniken, die für die Verwendung bei der Bildung von Öffnungen 348, 356 in der Kugelöffnungsschicht 362 geeignet sind, können zum Beispiel das Laserschneiden, chemisches Ätzen, und so weiter umfassen. Da Lotkugeln platziert werden können, die unterschiedliche Größen und/oder unterschiedliche Zusammensetzungen aufweisen, wird in Betracht gezogen, dass die Kugelöffnungsschichten 362 der ersten Lotkugel-Platzierungsschablone 346 und der zweiten Lotkugel-Platzierungsschablone 354 unter Verwendung von unterschiedlichen Materialien und/oder unterschiedlichen Fabrikationsprozessen hergestellt werden können. Die Abstandsschicht 364 kann aus einem fotosensitiven Trockenfilmresist gebildet werden, der auf der Unterseite der Kugelöffnungsschicht 362 aufgebracht wird. Die Abstandsschicht 364 verhindert, dass die Kugelöffnungsschicht 362 in Kontakt mit dem Wafer 300 kommt.
  • 10 veranschaulicht eine erste Lotkugel-Platzierungsschablone 346, die so konfiguriert ist, dass sie auf dem Wafer 300 für die Platzierung von Lotkugeln 350 aufgebracht werden kann, die die Löthöcker der ersten Kontakthöcker-Einheiten 302 bilden. Die Schablone 346 umfasst ein oder mehrere Arrays 366 von Öffnungen 348, die sich durch die Schablone 346 hindurch erstrecken und die den Positionen der Kontakthöcker-Schnittstellen 330 (z. B. UBM 334 (8D) oder Kupfersäulen 338 (9D)) der ersten Kontakthöcker-Einheiten 302 entsprechen. Wie angemerkt worden ist, sind die Öffnungen 348 größenmäßig so bemessen, dass sie eine einzige Lotkugel 350 aufnehmen, um die Lotkugel 350 auf die Kontakthöcker-Schnittstelle 330 zu kanalisieren. Die Öffnungen 348 der Lotkugel-Platzierungsschablone 346 können zum Beispiel Durchmesser (DS1) aufweisen, die ein Hindurchtreten einer einzigen Lotkugel 350 erlauben, die einen Durchmesser (DB1) aufweist.
  • 11 veranschaulicht eine zweite Lotkugel-Platzierungsschablone 354, die so konfiguriert ist, dass sie auf dem Wafer 300 für die Platzierung von Lotkugeln aufgebracht werden kann, die die Löthöcker der zweiten Kontakthöcker-Einheiten 304 bilden. Die Schablone 354 umfasst ein oder mehrere Arrays 368 von Öffnungen 356, die sich durch die Schablone 354 hindurch erstrecken und die den Positionen der Kontakthöcker-Schnittstellen 332 (z. B. UBM 336 (8D) oder Kupfersäulen 340 (9D)) der zweiten Kontakthöcker-Einheiten 304 entsprechen. Wiederum sind die Öffnungen 356 größenmäßig so bemessen, dass sie eine einzige Lotkugel 358 aufnehmen, um die Lotkugel 358 auf die Kontakthöcker-Schnittstelle 332 zu kanalisieren. Die Öffnungen 356 der Lotkugel-Platzierungsschablone 354 können zum Beispiel Durchmesser (DS2) aufweisen, die das Passieren einer einzigen Lotkugel 358 erlauben, die einen Durchmesser (DB2) aufweist.
  • In einigen Implementierungen können Wafer-Level-Chip-Scale-Package-Vorrichtungen bereitgestellt werden, die mehrere Arrays von ersten Kontakthöcker-Einheiten und/oder zweiten Kontakthöcker-Einheiten aufweisen. In solchen Implementierungen können die Kontakthöcker-Einheiten jedes Array Löthöcker umfassen, die andere Größen (Oberflächenbereiche), Pitches, Lotzusammensetzungen und/oder Kontakthöcker-Schnittstellen-Konfigurationen als die Kontakthöcker-Einheiten anderer Arrays aufweisen. Dementsprechend können, wie in 7 gezeigt ist, die Prozess- bzw. Verfahrenschritte des Aufbringens einer Lotkugel-Platzierungsschablone auf dem Wafer (Block 212), des Platzierens von Lotkugeln (Block 214) und des Entfernen der Schablone von dem Wafer (Block 216) für jedes Array von Kontakthöcker-Einheiten wiederholt werden, die auf dem integrierten Schaltkreis-Chip ausgebildet werden, wobei zusätzliche Lotkugel-Platzierungsschablonen verwendet werden, die Öffnungen aufweisen können, die für die Platzierung von Lotkugeln mit geeignetem Durchmesser und geeigneter Lotzusammensetzung dimensioniert und/oder angeordnet sind, um die Löthöcker dieser Kontakthöcker-Einheiten zu bilden.
  • Schlussfolgerung
  • Obwohl der Erfindungsgegenstand in einer Sprache beschrieben worden ist, die spezifisch für die strukturellen Merkmale und/oder Prozessoperationen ist, wird es selbstverständlich sein, dass der Erfindungsgegenstand, der in den angehängten Ansprüchen definiert ist, nicht notwendigerweise auf die spezifischen Merkmale oder Aktionen beschränkt ist, die oben beschrieben worden sind. Die spezifischen Merkmale und Aktionen, die oben beschrieben worden sind, sind vielmehr als beispielhafte Formen zur Implementierung der Ansprüche offenbart worden.

Claims (22)

  1. Wafer-Level-Chip-Scale-Package-Vorrichtung, die Folgendes umfasst: einen integrierten Schaltkreis-Chip; wenigstens ein Array von ersten Kontakthöcker-Einheiten, das auf dem integrierten Schaltkreis-Chip angeordnet ist, wobei die ersten Kontakthöcker-Einheiten Löthöcker umfassen; und wenigstens ein Array von zweiten Kontakthöcker-Einheiten, das auf dem integrierten Schaltkreis-Chip angeordnet ist, wobei die zweiten Kontakthöcker-Einheiten Löthöcker umfassen, wobei die Löthöcker der zweiten Kontakthöcker-Einheiten größer als die Löthöcker der ersten Kontakthöcker-Einheiten sind.
  2. Wafer-Level-Chip-Scale-Package-Vorrichtung nach Anspruch 1, wobei die Löthöcker der ersten Kontakthöcker-Einheiten im Allgemeinen eine erste Abstandshöhe aufweisen und die Löthöcker der zweiten Kontakthöcker-Einheiten im Allgemeinen eine zweite Abstandshöhe aufweisen, wobei die zweite Abstandshöhe wenigstens im Wesentlichen gleich groß wie die erste Abstandshöhe ist.
  3. Wafer-Level-Chip-Scale-Package-Vorrichtung nach Anspruch 2, wobei die Löthöcker der ersten Kontakthöcker-Einheiten im Allgemeinen einen ersten Oberflächenbereich aufweisen und die Löthöcker der zweiten Kontakthöcker-Einheiten im Allgemeinen einen zweiten Oberflächenbereich aufweisen, wobei der zweite Oberflächenbereich größer als der erste Oberflächenbereich ist.
  4. Wafer-Level-Chip-Scale-Package-Vorrichtung nach Anspruch 3, wobei die ersten Kontakthöcker-Einheiten und die zweiten Kontakthöcker-Einheiten Kontakthöcker-Schnittstellen umfassen, die so konfiguriert sind, dass sie eine Schnittstellengrenze zwischen den Löthöckern und den Kontaktierflächen des integrierten Schaltkreis-Chips bereitstellen, wobei die Kontakthöcker-Schnittstellen der ersten Kontakthöcker-Einheiten einen Oberflächenbereich aufweisen, der wenigstens ungefähr gleich groß wie der erste Oberflächenbereich ist, und die Kontakthöcker-Schnittstellen der zweiten Kontakthöcker-Einheiten einen Oberflächenbereich aufweisen, der wenigstens ungefähr gleich groß wie der zweite Oberflächenbereich ist.
  5. Wafer-Level-Chip-Scale-Package-Vorrichtung nach Anspruch 4, wobei die Oberflächenbereiche der Kontakthöcker-Schnittstellen und die Volumen der Löthöcker so ausgewählt sind, dass die zweite Abstandshöhe wenigstens im Wesentlichen gleich groß wie die erste Abstandshöhe ist.
  6. Wafer-Level-Chip-Scale-Package-Vorrichtung nach Anspruch 4, wobei die Kontakthöcker-Schnittstellen wenigstens eines von einer Under-Bump-Metallisierung (UBM) oder Kupfer-(Cu)-Säulen umfassen.
  7. Wafer-Level-Chip-Scale-Package-Vorrichtung nach Anspruch 1, wobei die Löthöcker der ersten Kontakthöcker-Einheiten im Allgemeinen einen ersten Pitch aufweisen und die Löthöcker der zweiten Kontakthöcker-Einheiten im Allgemeinen einen zweiten Pitch aufweisen, wobei der zweite Pitch größer als der erste Pitch ist.
  8. Wafer-Level-Chip-Scale-Package-Vorrichtung nach Anspruch 1, wobei die Löthöcker der ersten Kontakthöcker-Einheiten eine erste Lotzusammensetzung aufweisen und die Löthöcker der zweiten Kontakthöcker-Einheiten eine zweite Lotzusammensetzung aufweisen, die sich von der ersten Lotzusammensetzung unterscheidet.
  9. Wafer-Level-Chip-Scale-Package-Vorrichtung nach Anspruch 1, wobei die zweiten Kontakthöcker-Einheiten so konfiguriert sind, dass sie im Vergleich zu den ersten Kontakthöcker-Einheiten höhere Niveaus an mechanischer Spannung absorbieren.
  10. Elektronische Vorrichtung, die Folgendes umfasst: eine gedruckte Leiterplatte; und eine Wafer-Level-Chip-Scale-Package-Vorrichtung, wobei die Wafer-Level-Chip-Scale-Package-Vorrichtung einen integrierten Schaltkreis-Chip umfasst, der wenigstens ein Array von ersten Kontakthöcker-Einheiten und wenigstens ein Array von zweiten Kontakthöcker-Einheiten für das Montieren der Wafer-Level-Chip-Scale-Package-Vorrichtung an der gedruckten Leiterplatte umfasst, wobei die zweiten Kontakthöcker-Einheiten so konfiguriert sind, dass sie höhere Niveaus an mechanischer Spannung aushalten als die ersten Kontakthöcker-Einheiten.
  11. Elektronische Vorrichtung nach Anspruch 10, wobei die ersten Kontakthöcker-Einheiten und die zweiten Kontakthöcker-Einheiten Löthöcker umfassen, wobei die Löthöcker der zweiten Kontakthöcker-Einheiten größer als die Löthöcker der ersten Kontakthöcker-Einheiten sind.
  12. Elektronische Vorrichtung nach Anspruch 10, wobei die Löthöcker der ersten Kontakthöcker-Einheiten im Allgemeinen eine erste Abstandshöhe aufweisen und die Löthöcker der zweiten Kontakthöcker-Einheiten im Allgemeinen eine zweite Abstandshöhe aufweisen, wobei die zweite Abstandshöhe wenigstens im Wesentlichen gleich groß wie die erste Abstandshöhe ist.
  13. Elektronische Vorrichtung nach Anspruch 12, wobei die Löthöcker der ersten Kontakthöcker-Einheiten im Allgemeinen einen ersten Oberflächenbereich aufweisen und die Löthöcker der zweiten Kontakthöcker-Einheiten im Allgemeinen einen zweiten Oberflächenbereich aufweisen, wobei der zweite Oberflächenbereich größer als der erste Oberflächenbereich ist.
  14. Elektronische Vorrichtung nach Anspruch 13, wobei die ersten Kontakthöcker-Einheiten und die zweiten Kontakthöcker-Einheiten Kontakthöcker-Schnittstellen umfassen, die so konfiguriert sind, dass sie eine Schnittstellengrenze zwischen den Löthöckern und den Kontaktierflächen des integrierten Schaltkreis-Chips bereitstellen, wobei die Kontakthöcker-Schnittstellen der ersten Kontakthöcker-Einheiten einen Oberflächenbereich aufweisen, der wenigstens ungefähr gleich groß wie der erste Oberflächenbereich ist, und die Kontakthöcker-Schnittstellen der zweiten Kontakthöcker-Einheiten einen Oberflächenbereich aufweisen, der wenigstens ungefähr gleich groß wie der zweite Oberflächenbereich ist.
  15. Elektronische Vorrichtung nach Anspruch 14, wobei die Oberflächenbereiche der Kontakthöcker-Schnittstellen und das Volumen der Löthöcker so ausgewählt sind, dass die zweite Abstandshöhe wenigstens im Wesentlichen gleich groß wie die erste Abstandshöhe ist.
  16. Elektronische Vorrichtung nach Anspruch 14, wobei die Kontakthöcker-Schnittstellen wenigstens eines von einer Under-Bump-Metallisierung (UBM) oder Kupfer-(Cu)-Säulen umfassen.
  17. Elektronische Vorrichtung nach Anspruch 10, wobei die Löthöcker der ersten Kontakthöcker-Einheiten im Allgemeinen einen ersten Pitch aufweisen und die Löthöcker der zweiten Kontakthöcker-Einheiten im Allgemeinen einen zweiten Pitch aufweisen, wobei der zweite Pitch größer als der erste Pitch ist.
  18. Elektronische Vorrichtung nach Anspruch 10, wobei die Löthöcker der ersten Kontakthöcker-Einheiten eine erste Lotzusammensetzung aufweisen und die Löthöcker der zweiten Kontakthöcker-Einheiten eine zweite Lotzusammensetzung aufweisen.
  19. Verfahren, das Folgendes umfasst: Bilden von ersten Kontakthöcker-Einheiten und zweiten Kontakthöcker-Einheiten auf einem Wafer, der so konfiguriert ist, dass er in integrierte Schaltkreis-Chips segmentiert wird, wobei die ersten Kontakthöcker-Einheiten und die zweiten Kontakthöcker-Einheiten Löthöcker umfassen, wobei die Löthöcker der zweiten Kontakthöcker-Einheiten größer als die Löthöcker der ersten Kontakthöcker-Einheiten sind; und Segmentieren des Wafer, um einen integrierten Schaltkreis-Chip von dem Wafer abzutrennen, wobei der integrierte Schaltkreis-Chip wenigstens ein Array von ersten Kontakthöcker-Einheiten und wenigstens ein Array von zweiten Kontakthöcker-Einheiten umfasst.
  20. Verfahren nach Anspruch 19, wobei das Bilden der ersten Kontakthöcker-Einheiten und der zweiten Kontakthöcker-Einheiten auf dem Wafer Folgendes umfasst: Aufbringen einer ersten Lotkugel-Platzierungsschablobe auf dem Wafer, wobei die erste Lotkugel-Platzierungsschablone eine erste Anordnung von darin ausgebildeten Öffnungen aufweist; Platzieren von ersten Lotkugeln auf dem Wafer durch die erste Anordnung von Öffnungen, wobei die ersten Lotkugeln wenigstens eines von einem ersten Durchmesser oder einer ersten Lotzusammensetzung aufweisen; Entfernen der ersten Lotkugel-Platzierungsschablone von dem Wafer; Aufbringen einer zweiten Lotkugel-Platzierungsschablobe auf dem Wafer über den ersten Lotkugeln, wobei die zweite Lotkugel-Platzierungsschablone eine zweite Anordnung von darin ausgebildeten Öffnungen aufweist; Platzieren von zweiten Lotkugeln auf dem Wafer durch die zweite Anordnung von Öffnungen, wobei die zweiten Lotkugeln wenigstens eines von einem zweiten Durchmesser oder einer zweiten Lotzusammensetzung aufweisen; Entfernen der zweiten Lotkugel-Platzierungsschablone von dem Wafer; und Durchführen eines Reflow (Wiederaufschmelzen) der ersten Lotkugeln und der zweiten Lotkugeln, wobei die ersten Lotkugeln aufschmelzen, um Löthöcker der ersten Kontakthöcker-Einheiten zu bilden, und die zweiten Lotkugeln aufschmelzen, um Löthöcker der zweiten Kontakthöcker-Einheiten zu bilden.
  21. Verfahren nach Anspruch 20, wobei das Bilden der ersten Kontakthöcker-Einheiten und der zweiten Kontakthöcker-Einheiten auf dem Wafer das Bilden von Kontakthöcker-Schnittstellen umfasst, die so konfiguriert sind, dass sie Schnittstellengrenzen zwischen den Löthöckern der ersten Kontakthöcker-Einheiten und der zweiten Kontakthöcker-Einheiten und den Kontaktierflächen des integrierten Schaltkreis-Chips bereitstellen, wobei die Kontakthöcker-Schnittstellen der ersten Kontakthöcker-Einheiten einen ersten Oberflächenbereich aufweisen und die Kontakthöcker-Schnittstellen der zweiten Kontakthöcker-Einheiten einen zweiten Oberflächenbereich aufweisen, wobei der erste Oberflächenbereich und der zweite Oberflächenbereich so ausgewählt werden, dass die Löthöcker der ersten Kontakthöcker-Einheiten im Allgemeinen eine erste Abstandshöhe aufweisen und die Löthöcker der zweiten Kontakthöcker-Einheiten im Allgemeinen eine zweite Abstandshöhe aufweisen, wobei die zweite Abstandshöhe wenigstens im Wesentlichen gleich groß wie die erste Abstandshöhe ist.
  22. Verfahren nach Anspruch 20, wobei das Bilden der ersten Kontakthöcker-Einheiten und der zweiten Kontakthöcker-Einheiten auf dem Wafer das Auftragen eines Flussmittels auf dem Wafer umfasst, um die ersten Lotkugeln und die zweiten Lotkugeln an den Lotkugel-Schnittstellen vor dem Reflow zu befestigen.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014008838A1 (de) 2014-06-20 2015-12-24 Kunststoff-Zentrum In Leipzig Gemeinnützige Gmbh Spannungsreduzierendes Verbindungselement für ein Mikroelektroniksystem
DE102014008839A1 (de) 2014-06-20 2015-12-24 Kunststoff-Zentrum In Leipzig Gemeinnützige Gmbh Dehnungskompensierendes Verbindungselement für ein Mikroelektroniksystem

Families Citing this family (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120032337A1 (en) * 2010-08-06 2012-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Flip Chip Substrate Package Assembly and Process for Making Same
KR101695353B1 (ko) * 2010-10-06 2017-01-11 삼성전자 주식회사 반도체 패키지 및 반도체 패키지 모듈
US9099318B2 (en) 2010-10-15 2015-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor chip having different pad width to UBM width ratios and method of manufacturing the same
CN102543920B (zh) * 2010-12-21 2015-04-29 中芯国际集成电路制造(北京)有限公司 芯片尺寸封装方法及封装结构
US8575007B2 (en) * 2011-03-28 2013-11-05 International Business Machines Corporation Selective electromigration improvement for high current C4s
US9704766B2 (en) * 2011-04-28 2017-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Interposers of 3-dimensional integrated circuit package systems and methods of designing the same
US8624392B2 (en) 2011-06-03 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connection for chip scale packaging
US9548281B2 (en) 2011-10-07 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connection for chip scale packaging
US8912668B2 (en) 2012-03-01 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connections for chip scale packaging
US20130087915A1 (en) * 2011-10-10 2013-04-11 Conexant Systems, Inc. Copper Stud Bump Wafer Level Package
US9721912B2 (en) * 2011-11-02 2017-08-01 Maxim Integrated Products, Inc. Wafer-level chip-scale package device having bump assemblies configured to furnish shock absorber functionality
US10804233B1 (en) 2011-11-02 2020-10-13 Maxim Integrated Products, Inc. Wafer-level chip-scale package device having bump assemblies configured to maintain standoff height
US8791579B2 (en) * 2011-11-17 2014-07-29 Taiwan Semiconductor Manufacturing Company, Ltd. Adjusting sizes of connectors of package components
US8692378B2 (en) * 2011-12-06 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. UBM structures for wafer level chip scale packaging
US9646942B2 (en) 2012-02-23 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for controlling bump height variation
US8531040B1 (en) * 2012-03-14 2013-09-10 Honeywell International Inc. Controlled area solder bonding for dies
US9768137B2 (en) * 2012-04-30 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Stud bump structure for semiconductor package assemblies
US9196573B2 (en) 2012-07-31 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Bump on pad (BOP) bonding structure
US20140042615A1 (en) * 2012-08-07 2014-02-13 Mediatek Inc. Flip-chip package
US8829673B2 (en) 2012-08-17 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Bonded structures for package and substrate
US9673161B2 (en) 2012-08-17 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Bonded structures for package and substrate
US9960105B2 (en) * 2012-09-29 2018-05-01 Intel Corporation Controlled solder height packages and assembly processes
US9385098B2 (en) * 2012-11-21 2016-07-05 Nvidia Corporation Variable-size solder bump structures for integrated circuit packaging
CN110071089A (zh) * 2012-12-14 2019-07-30 台湾积体电路制造股份有限公司 用于半导体封装件的凸块结构及其制造方法
CN103035604B (zh) * 2012-12-17 2014-07-16 矽力杰半导体技术(杭州)有限公司 一种倒装芯片封装结构及其制作工艺
US8940631B1 (en) 2013-03-15 2015-01-27 Maxim Integrated Products, Inc. Methods of forming coaxial feedthroughs for 3D integrated circuits
CN103219310B (zh) * 2013-03-18 2016-07-13 三星半导体(中国)研究开发有限公司 混合焊球布置及其形成方法
TWI591783B (zh) * 2013-04-12 2017-07-11 精材科技股份有限公司 晶片封裝體及其製造方法
US9559071B2 (en) * 2013-06-26 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming hybrid bonding structures with elongated bumps
US9941240B2 (en) * 2013-07-03 2018-04-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor chip scale package and manufacturing method thereof
US8969191B2 (en) 2013-07-16 2015-03-03 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for forming package structure
KR102065648B1 (ko) 2013-08-14 2020-01-13 삼성전자주식회사 반도체 패키지
CN104655885B (zh) * 2013-11-15 2018-01-05 本田技研工业株式会社 电流施加装置以及半导体元件的制造方法
JP5898243B2 (ja) * 2014-01-09 2016-04-06 本田技研工業株式会社 電流印加装置及び半導体素子の製造方法
US9379079B1 (en) * 2014-12-29 2016-06-28 Mediatek Inc. Flip chip scheme and method of forming flip chip scheme
JP6479577B2 (ja) * 2015-05-29 2019-03-06 東芝メモリ株式会社 半導体装置
US20170053884A1 (en) * 2015-08-17 2017-02-23 Mediatek Inc. Structure and layout of ball grid array packages
US9633938B2 (en) 2015-09-25 2017-04-25 Intel Corporation Hybrid pitch package with ultra high density interconnect capability
US9721919B2 (en) * 2015-12-14 2017-08-01 International Business Machines Corporation Solder bumps formed on wafers using preformed solder balls with different compositions and sizes
US10049996B2 (en) 2016-04-01 2018-08-14 Intel Corporation Surface finishes for high density interconnect architectures
KR102467034B1 (ko) 2016-05-17 2022-11-14 삼성전자주식회사 반도체 패키지
US9799618B1 (en) 2016-10-12 2017-10-24 International Business Machines Corporation Mixed UBM and mixed pitch on a single die
US10269751B2 (en) 2016-11-03 2019-04-23 Nexperia B.V. Leadless package with non-collapsible bump
US10559547B2 (en) * 2017-06-28 2020-02-11 Murata Manufacturing Co., Ltd. Semiconductor chip
US10249567B2 (en) 2017-08-18 2019-04-02 Industrial Technology Research Institute Redistribution layer structure of semiconductor package
US10622326B2 (en) * 2017-08-18 2020-04-14 Industrial Technology Research Institute Chip package structure
US10797012B2 (en) 2017-08-25 2020-10-06 Dialog Semiconductor (Uk) Limited Multi-pin-wafer-level-chip-scale-packaging solution for high power semiconductor devices
US10340242B2 (en) * 2017-08-28 2019-07-02 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method of manufacturing the same
US10636757B2 (en) * 2017-08-29 2020-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit component package and method of fabricating the same
US11417569B2 (en) * 2017-09-18 2022-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure having integrated circuit component with conductive terminals of different dimensions
CN108878302B (zh) * 2018-07-06 2020-04-28 江苏长电科技股份有限公司 球栅阵列的封装结构及其封装方法
US11469198B2 (en) * 2018-07-16 2022-10-11 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device manufacturing method and associated semiconductor die
CN109041452A (zh) * 2018-08-21 2018-12-18 西北工业大学 一种具有特定形貌金属间化合物层的焊点制备方法
CN109121319A (zh) * 2018-08-21 2019-01-01 北京无线电测量研究所 微波子阵三维堆叠的焊球塌陷控制方法、设备和存储介质
KR102309349B1 (ko) * 2018-09-28 2021-10-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 반도체 디바이스의 제조 방법
US11211318B2 (en) 2018-09-28 2021-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. Bump layout for coplanarity improvement
KR20200095253A (ko) 2019-01-31 2020-08-10 에스케이하이닉스 주식회사 앵커(anchor) 구조물을 포함하는 반도체 패키지
US10971474B1 (en) 2019-03-01 2021-04-06 Xilinx, Inc. Package integration for high bandwidth memory
US11171104B2 (en) * 2019-10-24 2021-11-09 Marvell Asia Pte, Ltd. IC chip package with dummy solder structure under corner, and related method
KR102631356B1 (ko) 2019-11-14 2024-01-31 삼성전자주식회사 반도체 패키지
US11557557B2 (en) * 2020-06-30 2023-01-17 Qualcomm Incorporated Flip-chip flexible under bump metallization size
US11373989B1 (en) 2020-08-28 2022-06-28 Xilinx, Inc. Package integration for laterally mounted IC dies with dissimilar solder interconnects
JP2022142564A (ja) * 2021-03-16 2022-09-30 キオクシア株式会社 半導体パッケージ及び半導体装置
US11990440B2 (en) 2021-08-27 2024-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device with conductive bumps
US12021048B2 (en) * 2021-08-30 2024-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device
CN115274615A (zh) * 2022-07-01 2022-11-01 无锡芯光互连技术研究院有限公司 一种基于硅桥的小芯片互联封装结构及其制造方法
TWI832508B (zh) * 2022-10-21 2024-02-11 矽品精密工業股份有限公司 電子封裝件
CN116314055B (zh) * 2023-02-10 2024-01-05 宜确半导体（苏州）有限公司 一种半导体封装结构及射频前端模块产品

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04314355A (ja) 1991-04-12 1992-11-05 Nec Corp チップキャリア及びその半田付け方法
US6835898B2 (en) 1993-11-16 2004-12-28 Formfactor, Inc. Electrical contact structures formed by configuring a flexible wire to have a springable shape and overcoating the wire with at least one layer of a resilient conductive material, methods of mounting the contact structures to electronic components, and applications for employing the contact structures
US5613861A (en) 1995-06-07 1997-03-25 Xerox Corporation Photolithographically patterned spring contact
US6224396B1 (en) 1997-07-23 2001-05-01 International Business Machines Corporation Compliant, surface-mountable interposer
JP2000100851A (ja) 1998-09-25 2000-04-07 Sony Corp 半導体部品及びその製造方法、半導体部品の実装構造及びその実装方法
US6221750B1 (en) 1998-10-28 2001-04-24 Tessera, Inc. Fabrication of deformable leads of microelectronic elements
US6444563B1 (en) 1999-02-22 2002-09-03 Motorlla, Inc. Method and apparatus for extending fatigue life of solder joints in a semiconductor device
SE523164C2 (sv) * 1999-05-17 2004-03-30 Ericsson Telefon Ab L M Monteringsarrangemang för halvledarelement med lödkulor för inriktning till mottagande yta
US6528349B1 (en) 1999-10-26 2003-03-04 Georgia Tech Research Corporation Monolithically-fabricated compliant wafer-level package with wafer level reliability and functionality testability
US6827584B2 (en) 1999-12-28 2004-12-07 Formfactor, Inc. Interconnect for microelectronic structures with enhanced spring characteristics
US6521970B1 (en) 2000-09-01 2003-02-18 National Semiconductor Corporation Chip scale package with compliant leads
US6690081B2 (en) 2000-11-18 2004-02-10 Georgia Tech Research Corporation Compliant wafer-level packaging devices and methods of fabrication
US6858941B2 (en) * 2000-12-07 2005-02-22 International Business Machines Corporation Multi-chip stack and method of fabrication utilizing self-aligning electrical contact array
JP2002324820A (ja) * 2001-04-25 2002-11-08 Ricoh Co Ltd 電子部品の接続方法
US20020170290A1 (en) 2001-05-18 2002-11-21 Victor Bright Multi-dimensional micro-electromechanical assemblies and method of making same
US6543087B2 (en) 2001-06-01 2003-04-08 Aip Networks, Inc. Micro-electromechanical hinged flap structure
US6560861B2 (en) 2001-07-11 2003-05-13 Xerox Corporation Microspring with conductive coating deposited on tip after release
US6888256B2 (en) 2001-10-31 2005-05-03 Infineon Technologies Ag Compliant relief wafer level packaging
US7141885B2 (en) 2002-02-13 2006-11-28 Samsung Electronics Co., Ltd. Wafer level package with air pads and manufacturing method thereof
US6948940B2 (en) 2003-04-10 2005-09-27 Formfactor, Inc. Helical microelectronic contact and method for fabricating same
US7244125B2 (en) 2003-12-08 2007-07-17 Neoconix, Inc. Connector for making electrical contact at semiconductor scales
TWI246135B (en) * 2005-01-18 2005-12-21 Siliconware Precision Industries Co Ltd Semiconductor element with under bump metallurgy structure and fabrication method thereof
US7316572B2 (en) 2005-02-03 2008-01-08 International Business Machines Corporation Compliant electrical contacts
US7564130B1 (en) * 2007-07-06 2009-07-21 National Semiconductor Corporation Power micro surface-mount device package

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014008838A1 (de) 2014-06-20 2015-12-24 Kunststoff-Zentrum In Leipzig Gemeinnützige Gmbh Spannungsreduzierendes Verbindungselement für ein Mikroelektroniksystem
DE102014008839A1 (de) 2014-06-20 2015-12-24 Kunststoff-Zentrum In Leipzig Gemeinnützige Gmbh Dehnungskompensierendes Verbindungselement für ein Mikroelektroniksystem
DE102014008838B4 (de) 2014-06-20 2021-09-30 Kunststoff-Zentrum In Leipzig Gemeinnützige Gmbh Spannungsreduzierendes flexibles Verbindungselement für ein Mikroelektroniksystem
DE102014008839B4 (de) 2014-06-20 2021-09-30 Kunststoff-Zentrum In Leipzig Gemeinnützige Gmbh Dehnungskompensierendes Verbindungselement für ein Mikroelektroniksystem

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Publication number Publication date
US20110248398A1 (en) 2011-10-13
CN102214627B (zh) 2015-12-16
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