DE102014019169A1 - Gehäuse mit einem Substrat mit eingebetteter Metallspur überlappt von Verbindungsstelle - Google Patents
Gehäuse mit einem Substrat mit eingebetteter Metallspur überlappt von Verbindungsstelle Download PDFInfo
- Publication number
- DE102014019169A1 DE102014019169A1 DE102014019169.9A DE102014019169A DE102014019169A1 DE 102014019169 A1 DE102014019169 A1 DE 102014019169A1 DE 102014019169 A DE102014019169 A DE 102014019169A DE 102014019169 A1 DE102014019169 A1 DE 102014019169A1
- Authority
- DE
- Germany
- Prior art keywords
- bonding pad
- pad portion
- housing
- equal
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4857—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/486—Via connections through the substrate with or without pins
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
- H01L2224/03914—Methods of manufacturing bonding areas involving a specific sequence of method steps the bonding area, e.g. under bump metallisation [UBM], being used as a mask for patterning other parts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
- H01L2224/0805—Shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
- H01L2224/081—Disposition
- H01L2224/08112—Disposition the bonding area being at least partially embedded in the surface of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1301—Shape
- H01L2224/13016—Shape in side view
- H01L2224/13017—Shape in side view being non uniform along the bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13075—Plural core members
- H01L2224/1308—Plural core members being stacked
- H01L2224/13082—Two-layer arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13144—Gold [Au] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13147—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13155—Nickel [Ni] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/13164—Palladium [Pd] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/13166—Titanium [Ti] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/1605—Shape
- H01L2224/16057—Shape in side view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/1605—Shape
- H01L2224/16057—Shape in side view
- H01L2224/16058—Shape in side view being non uniform along the bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/1605—Shape
- H01L2224/16057—Shape in side view
- H01L2224/16059—Shape in side view comprising protrusions or indentations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16104—Disposition relative to the bonding area, e.g. bond pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8134—Bonding interfaces of the bump connector
- H01L2224/81345—Shape, e.g. interlocking features
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/81385—Shape, e.g. interlocking features
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81801—Soldering or alloying
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81801—Soldering or alloying
- H01L2224/81815—Reflow soldering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
Abstract
Eine Gehäuseausführung beinhaltet einen leitenden Ständer, der auf einem integrierten Schaltungschip befestigt ist, der leitende Ständer aufweisend eine Stepper-Form, eine Metallspur, die teilweise in ein Substrat eingebettet ist, die Metallspur aufweisend einen Bonding-Pad-Anteil, der von dem Substrat hervorsteht, und ein Lötmerkmal, welches den leitenden Ständer mit dem Bonding-Pad-Anteil der Metallspur elektrisch koppelt.
Description
- HINTERGRUND
- In einem Gehäuse (Package) wie zum Beispiel einem Flipchip Chip-Scale-Gehäuse (fcCSP) kann eine integrierte Schaltung (IC) an einem Substrat (zum Beispiel eine gedruckte Schaltungsplatte (PCB) oder ein anderer integrierter Schaltungsträger) befestigt werden durch eine bump-on-trace(BOT)-Zwischenverbindung.
- Angesichts des Bedarfs von immer kleineren Gehäusen werden Bestrebungen gemacht den Abstand zwischen aneinander liegenden Bumps zu verringern, bekannt als der Bump-Pitch. Eine Möglichkeit zur Verringerung des Bump-Pitch ist das Schrumpfen der Weite der Metallspuren, die in der BOT-Zwischenverbindung verwendet werden. Unglücklicherweise kann die Verringerung der Weite der Metallspuren zu unerwünschten oder nachteiligen Konsequenzen führen.
- KURZE BESCHREIBUNG DER ABBILDUNGEN
- Für ein verbessertes Verständnis der vorliegenden Offenbarung, und deren Vorteile, wird nun Bezug auf die nachfolgenden Beschreibungen in Verbindung mit den beiliegenden Abbildungen genommen, in denen:
-
1 einen Querschnitt einer Gehäuseausführung illustriert, beinhaltend einen als Stepper geformten leitenden Ständer und eine teilweise eingebettete Metallspur, die einen hervorstehenden Bonding-Pad-Teil bereitstellt; -
1A –1B einen Querschnitt einer konventionellen Probe-Testungskonfiguration illustriert; -
1C einen Querschnitt einer Probe-Testungskonfiguration-Ausführung illustriert; -
2 einen Querschnitt einer Gehäuseausführung illustriert, beinhaltend einen als Stepper geformten leitenden Ständer und eine teilweise eingebetteten Metallspur, die einen als Stepper geformten hervorstehende Bonding-Pad-Anteil zur Verfügung stellt; -
3 einen Querschnitt einer Gehäuseausführung illustriert, beinhaltend einen als Stepper geformten leitenden Ständer und eine teilweise eingebettete Metallspur, die einen als invertierten Stepper-geformte hervorstehenden Bonding-Pad-Anteil bereitstellt; -
4 eine Gehäuseausführung illustriert mit einer teilweise eingebetteten Metallspur, die eine verlängerten hervorstehenden Bonding-Pad-Anteil bereitstellt; -
5 eine Gehäuseausführung illustriert mit einer teilweise eingebetteten Metallspur, die einen noch längeren hervorstehenden Bonding-Pad-Anteil bereitstellt; -
6A –6F gemeinsam schematisch ein Verfahren zur Bildung der Gehäuseausführungen der1 –3 illustriert; -
7A –7F gemeinsam schematisch ein Verfahren zur Bildung der Gehäuseausführungen der4 –5 illustriert; -
8A –8B einen Querschnitt konventioneller Gehäuse illustriert; und -
8C einen Querschnitt einer Gehäuseausführung illustriert, die sowohl herausstehende als auch eingebettete Spuren verwendet. - Korrespondierende Ziffern und Symbole in den verschiedenen Figuren verweisen auf die entsprechenden Teile, soweit dies nicht anders angezeigt wird. Die Figuren sind gezeichnet, um die relevanten Aspekte der Ausführungsformen zu illustrieren und sind nicht notwendigerweise maßstabsgetreu gezeichnet.
- DETAILLIERTE BESCHREIBUNG ILLUSTRATIVER AUSFÜHRUNGSFORMEN
- Die Herstellung und Verwendung der vorliegenden Ausführungsformen werden im Detail unten besprochen. Dennoch sollte gewürdigt werden, dass die Offenbarung viele anwendbare erfinderische Konzepte bereitstellt, die in einer großen Vielfalt spezifischer Zusammenhänge verkörpert werden können. Die diskutierten spezifischen Ausführungsforme sind rein illustrativ und begrenzen nicht den Umfang der Offenbarung.
- Die vorliegende Offenbarung wird mit Hinblick auf Ausführungsformen in einem spezifischen Zusammenhang beschrieben, nämlich ein Gehäuse (engl.: Package) beinhaltend eine Bump-on-trace(BOT)-Zwischenverbindung. Die Konzepte in der Offenbarung können jedoch auch andere Gehäuse, Zwischenverbindungsanordnungen oder Halbleiterstrukturen betreffen.
- Nun bezugnehmend auf
1 ist eine Gehäuseausführung10 illustriert. Wie weiter unten vollständig erklärt wird, verhindert oder inhibiert die Geometrie des leitenden Ständers12 die Ablösung des leitenden Ständers12 von der dielektrischen Schicht innerhalb der Vorrichtungsschicht14 der integrierten Schaltungschips16 aufgrund, beispielsweise, einer Abweichung des Koeffizienten der thermalen Expansion (CTE) zwischen dem Chip16 und dem Substrat18 . - Des Weiteren inhibiert oder verhindert die Geometrie des Bonding-Pad-Anteils
20 der Metallspur22 eine unerwünschte Überbrückung des Lötmerkmals24 zwischen benachbarten Spuren, Kaltfügen zwischen dem leitenden Ständer12 und der Metallspur22 , und Ablösen der Metallspur22 vom Substrat18 . - Die Konfiguration des leitenden Ständers
12 und/oder der Metallspur22 in1 gewährleistet auch eine ausreichende Stand-off-Beabstandung zwischen dem integrierten Schaltungschip16 und dem Substrat18 zur Einführung des Füllmaterials oder Formstückes26 mit schrumpfendem Bump-Pitch. Die Konfiguration der stellt auch ausreichend Raum zur Verfügung, um die Bump-on-trace-Verbindung zu testen unter Verwendung von, zum Bespiel, Sonden oder anderer Testausrüstung. In der Tat, wie in1A –1B gezeigt wird, können in konventionellen Testkonfigurationen Testschwierigkeiten erfahren werden. In1A kann ein falscher Alarm, der einen Kurzschluss anzeigt, ausgelöst werden, wenn der Sonden-Pin irrtümlich den Bonding-Pad-Anteil20 von sowohl einer beabsichtigten Spur22 als auch einer anliegenden benachbarten Spur22 berührt, wenn die Bonding-Pad-Anteile20 der Spuren22 über die oberste Oberfläche des Substrats18 hinausragen. In1B kann es für den Sonden-Pin schwierig sein die Spuren22 zu berühren, wenn alle Spuren22 im Substrat18 eingebettet sind. Wenn sich im Gegensatz dazu wie in1C gezeigt die Konfiguration der Spuren22 so abwechselt, so dass eine Spur22 einen hervorstehenden Bonding-Pad-Anteil20 beinhaltet und eine benachbarte Spur22 in das Substrat18 eingebettet ist, werden die Schwierigkeiten oder Probleme, die mit1A –1B assoziiert werden, überwunden. In anderen Worten, durch Verwendung der Orientierung in1C wird der Sondenpitch zumindest verdoppelt. - Wie in
1 gezeigt wird enthält die Gehäuseausführung10 einen integrierten Schaltungs(IC)-Chip16 (a. k. a, ein Die). In einer Ausführungsform beinhaltet der integrierte Schaltungschip16 eine oder mehrere Vorrichtungsschichten14 mit dielektrischem Material. Das dielektrische Material kann, zum Beispiel, ein extrem low-k(ELK)-Dielektrikum sein. So, wie es hier verwendet wird, bezieht sich ELK auf ein dielektrische Material mit einer dielektrischen Konstante von ungefähr 2,5 oder weniger, und vorzugsweise zwischen 1,9 und 2,5. Die Vorrichtungsschichten14 können eine einzelne Schicht des dielektrischen Materials enthalten, oder mehrere Schichten des dielektrischen Materials enthalten. - Ein leitender Ständer
12 ist auf der Unterseite des integrierten Schaltungschips16 befestigt. In einer Ausführungform greift der leitende Ständer12 in der äußersten Vorrichtungsschicht14 des integrierten Schaltungschips16 ein mit, oder grenzt an das dielektrische Material an. Wie gezeigt erstreckt sich der leitende Ständer12 unter oder unterhalb des integrierten Schaltungschips16 , nachdem der Chip während des Flip-Chip-Verpackungsprozesses geflippt wurde. - In einer Ausführungsform hat der leitende Ständer
12 eine Stepper-Form, welche einen umgekehrten, abgeschnittenen Kegel darstellt. Daher wird ein Durchmesser oder eine Weite des leitenden Ständers12 mit der Erstreckung des leitenden Ständers weg vom integrierten Schaltungschip16 und in Richtung des Trägers des Substrats18 geringer. In anderen Worten verjüngt sich der leitende Ständer12 vom Boden (in Nähe von IC16 ) zur Spitze (nahe des Lötmerkmals24 ) wie in1 orientiert. - Während der leitende Ständer
12 in1 mit einer linearen Verjüngung dargestellt ist, kann der leitende Ständer12 Seitenwände aufweisen, die gekrümmt, terrassiert, oder anderweitig konfiguriert sind und dennoch als eine Stepper-Form aufweisend erachtet wird. In einer Ausführungsform wird der leitende Ständer12 von einem geeigneten Material wie, zum Beispiel, Kupfer (Cu), Nickel (Ni), Gold (Au), Palladium (Pd), Titan (Ti), oder Legierungen davon gebildet. - Weiter mit Bezug auf
1 beinhaltet die Gehäuseausführung10 auch eine Metallspur22 . In einer Ausführungsform wird die Metallspur22 aus Kupfer (Cu), Nickel (Ni), Gold (Au), Aluminium (Al), Silber (Ag), oder Legierungen davon gebildet. In einer Ausführungsform ist die Metallspur22 mit einer Oberflächenbehandlung beschichtet, wie, zum Beispiel, organisch lötbare Konservierungsmittel (OSP), Immersionszinn (IT), und so weiter. - Die Metallspur
22 ist teilweise in das Substrat18 eingebettet. Da die Metallspur22 teilweise eingebettet ist, stellt die Metallspur22 den Bonding-Pad-Anteil20 bereit. Wie gezeigt steht der Bonding-Pad-Anteil20 hervor oder ragt heraus von dem unterliegenden Substrat18 . In anderen Worten ist der Bonding-Pad-Anteil20 oberhalb der oberen Oberfläche des Substrats18 angeordnet und ist nicht durch das Substrat18 eingekapselt. - In einer Ausführungsform ist die obere Weite a des Bonding-Pad-Anteils
20 gleich zu, oder annäherungsweise gleich zu, einer unteren Weite b des Bonding-Pad-Anteils20 . In einer Ausführungsform ist eine untere Weite b des Bonding-Pad-Anteils20 größer als oder gleich zu ungefähr 10 μm und weniger als oder gleich zu ungefähr 25 μm. In einer Ausführungsform ist eine Höhe hs (a. k. a. Dicke) des Bonding-Pad-Anteils20 größer als oder gleich zu ungefähr 1 μm und weniger als oder gleich zu ungefähr 20 μm. In einer Ausführungsform ist eine Höhe hw des leitenden Ständers12 größer als oder gleich zu ungefähr 20 μm und weniger als ungefähr 50 μm. - Das Lötmerkmal
24 (z. B. Lötverbindung) koppelt den leitenden Ständer12 elektrisch zum Bonding-Pad-Anteil20 der Metallspur22 . In einer Ausführungsform ist das Lötmerkmal24 ein Lötball, eine Lötpaste oder eine andere leitende Komponente, die geeignet ist Vorrichtungen elektrisch miteinander zu koppeln. In einer Ausführungsform wird das Lötmerkmal24 aus einem Material gebildet, das aufgeschmolzen werden kann, um die Vorrichtungen elektrisch miteinander zu verbinden. - Mit Bezug jetzt zu
2 ist in einer Ausführungsform eine untere Weite b des Bonding-Pad-Anteils20 größer als eine obere Weite a des Bonding-Pad-Anteils20 . In dieser Konfiguration hat der Bonding-Pad-Anteil20 eine Stepper-Form. In anderen Worten verjüngt sich ein Durchmesser des Bonding-Pad-Anteils20 von unten nach oben (d. h. eine Peripherie des Bonding-Pad-Anteils20 wird kleiner, je weiter sich der Bonding-Pad-Anteil20 vom Substrat18 hinweg erstreckt). - In einer Ausführungsform verwendet der Bonding-Pad-Anteil
20 eine Stepper-Form, wie sie in2 gezeigt wird die Formel b – a > 0,36 hs – 0,1 wird erfüllt, wo b eine untere Weite des Bonding-Pad-Anteils ist, a eine obere Weite des Bonding-Pad-Anteils ist und hs eine Höhe des Bonding-Pad-Anteils ist. - Nun mit Bezug zu
3 ist in einer Ausführungsform eine obere Weite a des Bonding-Pad-Anteils20 größer als eine untere Weite b des Bonding-Pad-Anteils20 . In dieser Konfiguration hat der Bonding-Pad-Anteil20 eine invertierte Stepper-Form. In der Tat verjüngt sich ein Durchmesser des Bonding-Pad-Anteils20 von oben nach unten. In anderen Worten verjüngt sich ein Durchmesser des Bonding-Pad-Anteils20 von oben nach unten (d. h. eine Peripherie des Bonding-Pad-Anteils20 wird größer, je weiter der Bonding-Pad-Anteil20 sich vom Substrat18 weg erstreckt). - In einer Ausführungsform verwendet der Bonding-Pad-Anteil
20 eine invertierte Stepper-Form, wie es in3 gezeigt wird, wenn die Formel a – b > 0,36 hs – 0,1 erfüllt ist, worin a eine obere Weite des Bonding-Pad-Anteils ist, b eine untere Weite des Bonding-Pad-Anteils ist und hs eine Höhe des Bonding-Pad-Anteils ist. - Mit Bezug zu
4 –5 wurde herausgefunden, dass die Höhe hw eines leitenden Ständers12 einen Effekt auf den ELK-Stress hat. In der Tat, mit Verringerung der Höhe hw des leitenden Ständers12 wurde die Ständerausdehnung d größer. Daher verformte sich das Lötmerkmal24 , wenn die Koeffizient-der-thermischen-Expansion(CTE)-Abweichung auftrat, um einen Teil der Kraft zu absorbieren. Mit einer größeren Ständerdimension d reduziert sich das Ausmaß der Deformation an den Seiten des leitenden Ständers12 und erhöht sich an den Seiten des Überstands Bonding-Pad-Anteils20 , was zu einem kleineren Stress des ELK führte. - Unglücklicherweise kann eine Verringerung der Höhe hw des leitenden Ständers
12 , wie oben erwähnt, die Stand-off-Höhe verringern (d. h. der Abstand zwischen dem integrierten Schaltungschip16 und dem Substrat18 ). Wenn die Stand-off-Höhe zu stark reduziert wird, kann die Einführung von Füllmaterial oder Formstücken in dieser Umgebung negativ beeinflusst werden. Zum Beispiel können aufgrund der kleinen Stand-off-Dimension Hohlräume entstehen. Daher besteht die Möglichkeit einer Fehlfunktion der Vorrichtung und die Zuverlässigkeit wird verringert. - Um dieses Problem, welches durch Verringerung der Höhe hw der leitenden Ständers
12 auftritt, zu lösen, wird ein längerer Bonding-Pad-Anteil20 vorgeschlagen. Wie es weiter unten vollständiger erklärt wird, hält ein größerer oder dickerer Bonding-Pad-Anteil20 der Metallspur22 eine ausreichende Stand-off-Dimension aufrecht, um einen geeigneten und gleichmäßigen Fluss des Füllmaterials oder des Formstücks zu gewährleisten. - Wie in
4 –5 gezeigt, ist in einer Ausführungsform die Höhe hs des Bonding-Pad-Anteils20 der Metallspur22 relativ zu der Höhe hs des Bonding-Pad-Anteils20 in anderen Ausführungsformen erhöht. Zum Beispiel kann die Höhe hs des Bonding-Pad-Anteils20 größer sein als oder gleich sein zu der Höhe des leitenden Ständers12 . - Wie es in
4 gezeigt wird ist in einer Ausführungsform die Höhe hw des leitenden Ständers12 größer als oder gleich zu ungefähr 10 μm und weniger als oder gleich zu ungefähr 30 μm, wenn die Höhe hs des Bonding-Pad-Anteils20 größer ist als oder gleich ist zu ungefähr 20 μm und weniger ist als oder gleich ist zu ungefähr 40 μm. - Wie es in
5 gezeigt wird ist in einer Ausführungsform die Höhe hw des leitenden Ständers12 größer als oder gleich zu ungefähr 1 μm und weniger als oder gleich zu ungefähr 10 μm, wenn die Höhe hs des Bonding-Pad-Anteils20 größer ist als oder gleich ist zu ungefähr 20 μm und weniger ist als oder gleich ist zu ungefähr 40 μm. - Die
6A –6F illustrieren gemeinsam schematisch ein Verfahren zur Bildung der Gehäuseausführung10 der1 –3 . In6A wird ein kernloser Aufbauprozess unter Verwendung eines Trägers28 implementiert. Wie gezeigt, wird während des kernlosen Aufbauprozesses ein Metallmaterial30 (z. B. Kuper, usw.) in Öffnungen des Substrats18 eingeführt zum Zweck der Bildung jeder Metallspur22 . - Sobald sich das Metallmaterial
30 geeignet innerhalb des Substrats18 gebildet hat, wird wie in6B gezeigt die Überhang Pad-Struktur32 von dem Träger28 abgetrennt oder losgelöst. Danach wird, in6C , ein Photoresist (PR)34 über dem Metallmaterial30 ausgebildet und strukturiert. In einer Ausführungsform wird der Winkel der Seitenwände des Photoresist34 (hervorgehoben durch gestrichelte Linien und einen Pfeil) durch Abstimmung der Aussetzungs- und der Entwicklungsparameter während des photolithografischen Prozesses kontrolliert. - Nachdem der Photoresist
34 strukturiert wurde, wird ein Metallplattierungsverfahren (z. B. Kupferplattierung) wie in6D gezeigt durchgeführt. Das Plattierungsverfahren wird durchgeführt, um das Metallmaterial30 abzulagern oder in die Öffnungen des strukturierten Photoresist34 einzuführen. Sobald der Photoresist34 wie in6E gezeigt, entfernt wurde, wird ein Metallätzverfahren durchgeführt, um Teile des Metallmaterials30 zwischen den Bonding-Pad-Anteil20 der angrenzenden Metallspuren22 zu entfernen. - In der Ausführungform der
6E hat der Bonding-Pad-Anteil20 der Metallspur22 eine Stepper-Form. In anderen Worten weist der Bonding-Pad-Anteil20 einen sich verringernden Durchmesser auf, sowie sich der Bonding-Pad-Anteil20 vom Substrat18 weg erstreckt. - So, wie es in
6F gezeigt wird, kann eine Lötresistenzbeschichtung36 über Teilen des Substrats18 ausgebildet werden, bevor der Bonding-Pad-Anteil20 der Metallspur22 verwendet wird, um eine elektrische Verbindung innerhalb des Gehäuses10 auszubilden. Es sollte beachtet werden, dass in praktischen Anwendungen zusätzliche Verfahren während der Herstellung des Gehäuses10 der1 –5 durchgeführt werden können. -
7A –7F zeigen gemeinsam schematisch ein Verfahren der Bildung einer Gehäuseausführungen der4 –5 . In7A wird ein kernloser Aufbauprozess unter Verwendung des Trägers28 implementiert. Wie gezeigt, wird während des kernlosen Aufbauprozesses das Metallmaterial30 (z. B. Kupfer, usw.) in die Öffnungen des Substrats18 eingeführt zum Zweck der Bildung der Metallspur22 . - Sobald das Metallmaterial
30 innerhalb des Substrats18 geeignet gebildet wurde, wird wie in7B gezeigt die Überstand-Pad-Struktur32 von dem Träger28 getrennt oder losgelöst. Danach wird in7C ein Photoresist (PR)34 über dem Metallmaterial30 ausgebildet und strukturiert. In einer Ausführungsform ist die Dicke des Photoresist34 in7C viel größer als, zum Beispiel, die Dicke des Photoresist34 in6C . Zusätzlich, in einer Ausführungsform sind die Seitenwände des Photoresist34 vertikal orientiert (d. h. bilden einen rechten Winkel mit der oberen Oberfläche des Metallmaterials30 ). - Nachdem der Photoresist
34 strukturiert wurde, wird ein Metallplattierungsverfahren (z. B. Kupferplattierung) wie in7D durchgeführt. Der Plattierungsprozess wird durchgeführt, um das Metallmaterial30 in die Öffnungen des strukturierten Photoresist34 abzulagern oder einzuführen. Sobald der Photoresist34 wie in7E gezeigt entfernt wurde, wird ein Metallätzverfahren durchgeführt, um Teile des Metallmaterials30 zwischen dem Bonding-Pad-Anteil20 der angrenzenden Metallspuren22 zu entfernen. - In der Ausführungsform der
7E hat der Bonding-Pad-Anteil20 der Metallspur22 eine rechteckige Form. In anderen Worten hat der Bonding-Pad-Anteil20 einen relativ konstanten Durchmesser, sowie der Bonding-Pad-Anteil20 sich vom Substrat18 weg erstreckt. Zusätzlich ist der Bonding-Pad-Anteil20 in7E wesentlich größer (oder dicker), als der Bonding-Pad-Anteil20 wie in6E dargestellt. Daher kann der Bonding-Pad-Anteil20 in7E als ein langer Bonding-Pad-Anteil20 bezeichnet werden. - Wie in
6F gezeigt kann eine Lötresistbeschichtung36 über Teilen des Substrates18 ausgebildet werden, bevor der Bonding-Pad-Anteil20 der Metallspur22 verwendet wird, um eine elektrische Verbindung innerhalb des Gehäuses10 zu bilden. Es soll beachtet werden, dass in praktischen Anwendungen zusätzliche Verfahren während der Herstellung des Gehäuses10 der1 –5 durchgeführt werden können. - Vom Vorstehenden sollte es erkennbar sein, dass die Gehäuseausführungen, die hier offenbart werden, vorteilhafte Merkmale und Vorzüge bereitstellen. Zum Beispiel verhindert oder inhibiert die Geometrie des leitenden Ständers
12 die Delamination des leitenden Ständers12 von der extrem low-k dielektrischen Schicht des Chips16 , aufgrund, beispielsweise, einer Koeffizienten der thermalen Expansion(CTE)-Abweichung zwischen dem Chip16 und dem Substrat18 . Zusätzlich inhibiert oder verhindert die Geometrie des hervorstehenden Bonding-Pad-Anteils20 der Metallspur22 ein unerwünschtes Überbrücken des Lötmerkmals24 zwischen benachbarten Spuren, Kaltfügen zwischen dem leitenden Ständer12 und der Metallspur22 , und Ablösung der Metallspur22 vom Substrat18 . - Wie in
8A gezeigt kann in konventionellen Konfigurationen aufgrund eines kleinen Pitches zwischen angrenzenden Spuren (dargestellt durch den Pfeil zwischen angrenzenden Spuren) ein Kurschluss auftreten. Wie in8B gezeigt kann in konventionellen Konfigurationen ein offener Schaltkreis auftreten, es sei denn, der Bump und die Spur in der Vertiefung des Substrats18 sind sehr sorgfältig ausgerichtet. Demgegenüber, wo die Spuren22 alternieren (z. B. eine Spur22 steht aus dem Substrat18 heraus und die benachbarte Spur22 ist in das Substrat18 eingebettet) sind wie in8C gezeigt sowohl das short window, als auch das open window verbessert. In der Tat, wo die passierende Leitung oder Spur22 zwischen der Bumpstruktur abgesetzt wird, durch Verwendung von hervorstehenden Spuren22 , ist der Herstellungsprozess der Gehäuseausführung10 verbessert. - Eine Gehäuseausführung beinhaltet einen leitenden Ständer, der auf einem integrierten Schaltungschip befestigt ist, wobei der leitende Ständer eine Stepper-Form aufweist, eine Metallspur hat, die teilweise in ein Substrat eingebettet ist, die Metallspur aufweisend einen Bonding-Pad-Anteil, der von dem Substrat hervorsteht, und ein Lötmerkmal, welches den leitenden Ständer an den Bonding-Pad-Anteil der Metallspur elektrisch koppelt.
- Eine Gehäuseausführung beinhaltet einen leitenden Ständer, der auf einem integrierten Schaltungschip befestigt ist, der leitenden Ständer aufweisend eine Stepper-Form und definierend eine Leitende-Ständer-Höhe, eine Metallspur, die teilweise in ein Substrat eingebettet ist, die Metallspur aufweisend einen Bonding-Pad-Anteil, der von dem Substrat hervorsteht, der Bonding-Pad-Anteil definierend eine Bonding-Pad-Höhe, wobei die Bonding-Pad-Höhe größer ist als oder gleich ist zu der Leitende-Ständer-Höhe, und ein Lötmerkmal, welches den leitenden Ständer an den Bonding-Pad-Anteil der Metallspur elektrisch koppelt.
- Eine Ausführungsform des Verfahrens der Bildung eines Gehäuses, beinhaltet Befestigen eines leitenden Ständers, aufweisend eine Stepper-Form, an einen integrierten Schaltungschip, teilweise Einbetten einer Metallspur in ein Substrat, die Metallspur aufweisend einen Bonding-Pad-Anteil, der von dem Substrat hervorsteht, und elektrisch Koppeln des leitenden Ständers an den Bonding-Pad-Anteil der Metallspur.
- Obwohl die Offenbarung illustrative Ausführungsformen bereitstellt, ist diese Beschreibung nicht dazu gedacht, in einem einschränkenden Sinn ausgelegt zu werden. Verschiedene Modifikationen und Kombinationen der illustrativen Ausführungsformen, sowie auch andere Ausführungsformen, werden für einen Fachmann unter Bezug auf diese Beschreibung offensichtlich sein. Es ist daher beabsichtigt, dass die angefügten Ansprüche jede solcher Modifikationen oder Ausführungsformen umfassen.
Claims (20)
- Ein Gehäuse, umfassend: einen leitenden Ständer, der auf einem integrierten Schaltungschip befestigt ist, wobei der leitende Ständer eine Stepper-Form aufweist; eine Metallspur, die teilweise in ein Substrat eingelassen ist, wobei die Metallspur einen Bonding-Pad-Anteil aufweist, der von dem Substrat hervorsteht; und ein Lötmerkmal, das den leitenden Ständer mit dem Bonding-Pad-Anteil der Metallspur elektrisch koppelt.
- Das Gehäuse nach Anspruch 1, worin der Bonding-Pad-Anteil eine Stepper-Form aufweist.
- Das Gehäuse nach Anspruch 1, worin der Bonding-Pad-Anteil eine invertierte Stepper-Form aufweist.
- Das Gehäuse nach Anspruch 1, worin der Durchmesser des Bonding-Pad-Anteils sich von oben nach unten verjüngt.
- Das Gehäuse nach Anspruch 1, worin der Durchmesser des Bonding-Pad-Anteils sich von unten nach oben verjüngt.
- Das Gehäuse nach Anspruch 1, worin eine obere Weite des Bonding-Pad-Anteils weniger ist als eine untere Weite des Bonding-Pad-Anteils.
- Das Gehäuse nach Anspruch 1, worin eine obere Weite des Bonding-Pad-Anteils größer ist als eine untere Weite des Bonding-Pad-Anteils.
- Das Gehäuse nach Anspruch 1, worin der Bonding-Pad-Anteil eine Stepper-Form nutzt, wenn eine Formel b – a > 0,36 hs – 0,1 erfüllt ist, worin b eine untere Weite des Bonding-Pad-Anteils ist, a eine obere Weite des Bonding-Pad-Anteils ist und hs eine Höhe des Bonding-Pad-Anteils ist.
- Das Gehäuse nach Anspruch 1, worin der Bonding-Pad-Anteil eine invertierte Stepper-Form nutzt, wenn eine Formel a – b > 0,36 hs – 0,1 erfüllt ist, wo a eine obere Weite des Bonding-Pad-Anteils ist, b eine untere Weite des Bonding-Pad-Anteils ist und hs eine Höhe des Bonding-Pad-Anteils ist.
- Das Gehäuse nach Anspruch 1, worin eine Höhe des Bonding-Pad-Anteils größer ist als oder gleich ist zu ungefähr 1 μm und weniger ist als ungefähr 20 μm wenn eine Höhe des leitenden Ständers größer ist als oder gleich ist zu ungefähr 20 μm und weniger ist als ungefähr 50 μm.
- Das Gehäuse nach Anspruch 1, worin die obere Weite des Bonding-Pad-Anteils größer ist als oder gleich ist zu ungefähr 10 μm und weniger ist als oder gleich ist zu ungefähr 25 μm.
- Das Gehäuse nach Anspruch 1, worin die Höhe des Bonding-Pad-Anteils größer ist als oder gleich ist zu ungefähr 10 μm und weniger ist als oder gleich ist zu ungefähr 20 μm.
- Ein Gehäuse, umfassend: einen leitenden Ständer befestigt auf einem integrierten Schaltungschip, wobei der leitende Ständer eine Stepper-Form aufweist und eine leitende-Ständer-Höhe festlegt; eine Metallspur die teilweise in ein Substrat eingebettet ist, wobei die Metallspur einen Bonding-Pad-Anteil aufweist, der von dem Substrat herausragt, worin der Bonding-Pad-Anteil eine Bonding-Pad-Anteil-Höhe festlegt, worin die Bonding-Pad-Anteil-Höhe größer ist als oder gleich ist zu der leitende Ständer-Höhe; ein Lötmerkmal, das den leitenden Ständer mit dem Bonding-Pad-Anteil der Metallspur elektrisch koppelt; und eine benachbarte Metallspur, die in das Substrat eingelassen ist und nebenstehend ist zu der Metallspur, worin die benachbarte Metallspur unterhalb einer oberen Oberfläche des Substrats angeordnet ist.
- Das Gehäuse nach Anspruch 13, worin die leitender Ständer-Höhe größer ist als oder gleich ist zu ungefähr 1 μm und weniger ist als oder gleich ist zu ungefähr 10 μm wenn die Bonding-Pad-Anteil-Höhe größer ist als oder gleich ist zu ungefähr 20 μm und weniger ist als oder gleich ist zu ungefähr 40 μm.
- Das Gehäuse nach Anspruch 13, worin die leitender Ständer-Höhe größer ist als oder gleich ist zu ungefähr 10 μm und weniger ist als oder gleich ist zu 30 μm wenn die Bonding-Pad-Anteil-Höhe größer ist als oder gleich ist zu ungefähr 20 μm und weniger ist als oder gleich ist zu ungefähr 40 μm.
- Das Gehäuse nach Anspruch 13, worin der integrierte Schaltungschip eine Vorrichtungsschicht beinhaltet mit einer extrem low-k (ELK) dielektrischen Schicht, die an den leitenden Ständer angrenzt.
- Das Gehäuse nach Anspruch 13, worin ein Füllmaterial um den leitenden Ständer und den Bonding-Pad-Anteil der Metallspur und zwischen dem integrierten Schaltungschip und dem Substrat angeordnet ist.
- Ein Verfahren zur Bildung eines Gehäuses, umfassend: Befestigen eines leitenden Ständers, aufweisend eine Stepper-Form, an einen integrierten Schaltungschip; teilweises Einlassen einer Metallspur in ein Substrat, die Metallspur aufweisend einen Bonding-Pad-Anteil, der von dem Substrat hervorsteht; und elektrisches Koppeln des leitenden Ständers mit dem Bonding-Pad-Anteil der Metallspur.
- Das Verfahren nach Anspruch 18, weiter umfassend Bildung des Bonding-Pad-Anteils so dass der Bonding-Pad-Anteil eine Stepper-Form hat.
- Das Verfahren nach Anspruch 18, weiter umfassend Bildung des Bonding-Pad-Anteils so dass der Bonding-Pad-Anteil eine invertierte Stepper-Form hat.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/155,949 | 2014-01-15 | ||
US14/155,949 US9305890B2 (en) | 2014-01-15 | 2014-01-15 | Package having substrate with embedded metal trace overlapped by landing pad |
Publications (1)
Publication Number | Publication Date |
---|---|
DE102014019169A1 true DE102014019169A1 (de) | 2015-07-16 |
Family
ID=53484731
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102014019169.9A Pending DE102014019169A1 (de) | 2014-01-15 | 2014-12-19 | Gehäuse mit einem Substrat mit eingebetteter Metallspur überlappt von Verbindungsstelle |
Country Status (3)
Country | Link |
---|---|
US (2) | US9305890B2 (de) |
DE (1) | DE102014019169A1 (de) |
TW (1) | TWI574364B (de) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10011478B2 (en) | 2015-05-18 | 2018-07-03 | Innovative Micro Technology | Thermocompression bonding with raised feature |
KR101672640B1 (ko) * | 2015-06-23 | 2016-11-03 | 앰코 테크놀로지 코리아 주식회사 | 반도체 디바이스 |
EP3469625A4 (de) * | 2016-06-09 | 2020-03-04 | Innovative Micro Technology | Thermokompressionsschweissen mit erhöhtem merkmal |
KR20210020274A (ko) | 2019-08-14 | 2021-02-24 | 삼성전자주식회사 | 반도체 장치 |
Family Cites Families (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3346985B2 (ja) | 1996-06-20 | 2002-11-18 | 東芝マイクロエレクトロニクス株式会社 | 半導体装置 |
US6087251A (en) | 1998-10-30 | 2000-07-11 | United Microelectronics Corp. | Method of fabricating a dual damascene structure |
JP3606769B2 (ja) | 1999-07-13 | 2005-01-05 | 新光電気工業株式会社 | 半導体装置 |
US6352916B1 (en) | 1999-11-02 | 2002-03-05 | Micron Technology, Inc. | Method of forming plugs in multi-level interconnect structures by partially removing conductive material from a trench |
US6350386B1 (en) * | 2000-09-20 | 2002-02-26 | Charles W. C. Lin | Method of making a support circuit with a tapered through-hole for a semiconductor chip assembly |
US6388322B1 (en) * | 2001-01-17 | 2002-05-14 | Aralight, Inc. | Article comprising a mechanically compliant bump |
EP1386353A2 (de) | 2001-05-01 | 2004-02-04 | Koninklijke Philips Electronics N.V. | Verfahren zur herstellung von verbindungsleitungen in einer halbleitervorrichtung |
US6348398B1 (en) | 2001-05-04 | 2002-02-19 | United Microelectronics Corp. | Method of forming pad openings and fuse openings |
JP3910379B2 (ja) | 2001-06-12 | 2007-04-25 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ボール・グリッド・アレイ・モジュール用の多層基板の製造方法 |
TWI221664B (en) | 2002-11-07 | 2004-10-01 | Via Tech Inc | Structure of chip package and process thereof |
US7112524B2 (en) | 2003-09-29 | 2006-09-26 | Phoenix Precision Technology Corporation | Substrate for pre-soldering material and fabrication method thereof |
US7368817B2 (en) | 2003-11-10 | 2008-05-06 | Chippac, Inc. | Bump-on-lead flip chip interconnection |
JP3961537B2 (ja) | 2004-07-07 | 2007-08-22 | 日本電気株式会社 | 半導体搭載用配線基板の製造方法、及び半導体パッケージの製造方法 |
WO2006105015A2 (en) | 2005-03-25 | 2006-10-05 | Stats Chippac Ltd. | Flip chip interconnection having narrow interconnection sites on the substrate |
JP5291917B2 (ja) | 2007-11-09 | 2013-09-18 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
US8659172B2 (en) | 2008-12-31 | 2014-02-25 | Stats Chippac, Ltd. | Semiconductor device and method of confining conductive bump material with solder mask patch |
US9607936B2 (en) | 2009-10-29 | 2017-03-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Copper bump joint structures with improved crack resistance |
JP5544872B2 (ja) | 2009-12-25 | 2014-07-09 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
KR101077304B1 (ko) | 2010-03-08 | 2011-10-26 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
US8330272B2 (en) * | 2010-07-08 | 2012-12-11 | Tessera, Inc. | Microelectronic packages with dual or multiple-etched flip-chip connectors |
US8127979B1 (en) | 2010-09-25 | 2012-03-06 | Intel Corporation | Electrolytic depositon and via filling in coreless substrate processing |
US20120098120A1 (en) | 2010-10-21 | 2012-04-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Centripetal layout for low stress chip package |
US8835217B2 (en) * | 2010-12-22 | 2014-09-16 | Intel Corporation | Device packaging with substrates having embedded lines and metal defined pads |
US8344493B2 (en) | 2011-01-06 | 2013-01-01 | Texas Instruments Incorporated | Warpage control features on the bottomside of TSV die lateral to protruding bottomside tips |
US9177899B2 (en) * | 2012-07-31 | 2015-11-03 | Mediatek Inc. | Semiconductor package and method for fabricating base for semiconductor package |
TWI562295B (en) | 2012-07-31 | 2016-12-11 | Mediatek Inc | Semiconductor package and method for fabricating base for semiconductor package |
-
2014
- 2014-01-15 US US14/155,949 patent/US9305890B2/en active Active
- 2014-12-19 DE DE102014019169.9A patent/DE102014019169A1/de active Pending
- 2014-12-24 TW TW103145293A patent/TWI574364B/zh active
-
2016
- 2016-03-30 US US15/085,352 patent/US9559076B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
TW201532231A (zh) | 2015-08-16 |
US9305890B2 (en) | 2016-04-05 |
US20160211239A1 (en) | 2016-07-21 |
US9559076B2 (en) | 2017-01-31 |
TWI574364B (zh) | 2017-03-11 |
US20150200172A1 (en) | 2015-07-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE69735318T2 (de) | Flip-Chip-Halbleiter mit Teststruktur und seine Herstellung | |
DE102016100279B4 (de) | Öffnung im pad zum bonden einer integrierten passiven vorrichtung in ein info-package | |
DE102005028951B4 (de) | Anordnung zur elektrischen Verbindung einer Halbleiter-Schaltungsanordnung mit einer äusseren Kontakteinrichtung | |
DE102012107760B4 (de) | Bauelement und Verfahren für Lötverbindungen | |
DE102011016361B4 (de) | Wafer-Level-Chip-Scale-Package-Vorrichtung mit Kontakthöcker-Einheiten, die so konfiguriert sind, dass sie durch mechanische Spannung bedingte Ausfälle vermindern | |
DE10309502B4 (de) | Verfahren zur Herstellung einer Lothügelstruktur und Lothügelstruktur | |
DE102011013225B4 (de) | Weiterentwickeltes Wafer-Level-Packaging (WLP) für verbesserte Temperaturwechsel,- Fallversuchs- und Hochstromanwendung | |
DE2424857C2 (de) | Verfahren zur Herstellung einer Lötverbindung durch Aufschmelzlöten | |
DE102013103465B4 (de) | Anschlussstruktur mit reduzierter Spannung für integrierte Schaltungen | |
DE102012109319B4 (de) | Bump-on-Trace-Baugruppenstruktur und Verfahren zur Herstellung derselben | |
DE602004011421T2 (de) | Verdrahtungssubstrat und Elektronikbauteil-Verpackungsstruktur | |
DE10392377T5 (de) | Auf Waferniveau beschichtete stiftartige Kontakthöcker aus Kupfer | |
DE102013105084B4 (de) | Bump-on-trace-verbindungsstruktur für flip-chip-gehäuse | |
DE10033977A1 (de) | Zwischenverbindungsstruktur zum Einsatz von Halbleiterchips auf Schichtträgern | |
DE102014019169A1 (de) | Gehäuse mit einem Substrat mit eingebetteter Metallspur überlappt von Verbindungsstelle | |
DE102011082715A1 (de) | Große Klebschichtdicke für Halbleitervorrichtungen | |
DE102020135088A1 (de) | Halbleitervorrichtung | |
DE102013108979B4 (de) | Anschlussstruktur und Halbleiterbauelement | |
DE102007057370B4 (de) | Elektronisches Bauelement und Verfahren zur Herstellung eines elektronischen Bauelements mit einem Leiterrahmen | |
DE102018112828B4 (de) | Verfahren zum Herstellen eines Speichers mit einem gestapelten integrierten Schaltungschip | |
DE10011368A1 (de) | Halbleiterbauelement und Verfahren zu seiner Herstellung | |
DE102012107876A1 (de) | Trägerplatte, Vorrichtung mit Trägerplatte sowie Verfahren zur Herstellung einer Trägerplatte | |
DE102013203145A1 (de) | Leiterplatte | |
DE10239081B4 (de) | Verfahren zur Herstellung einer Halbleitereinrichtung | |
DE102007046329A1 (de) | Substrat zum Befestigen eines Flip-Chips und Herstellungsverfahren desselben |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R016 | Response to examination communication |