DE10144462C1 - Elektronisches Bauteil mit wenigstens einem Halbleiterchip und Verfahren zu seiner Herstellung - Google Patents
Elektronisches Bauteil mit wenigstens einem Halbleiterchip und Verfahren zu seiner HerstellungInfo
- Publication number
- DE10144462C1 DE10144462C1 DE10144462A DE10144462A DE10144462C1 DE 10144462 C1 DE10144462 C1 DE 10144462C1 DE 10144462 A DE10144462 A DE 10144462A DE 10144462 A DE10144462 A DE 10144462A DE 10144462 C1 DE10144462 C1 DE 10144462C1
- Authority
- DE
- Germany
- Prior art keywords
- semiconductor chip
- passive component
- electronic component
- carrier substrate
- component
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 66
- 239000012212 insulator Substances 0.000 claims abstract description 32
- 238000000034 method Methods 0.000 claims abstract description 32
- 238000004519 manufacturing process Methods 0.000 claims abstract description 11
- 238000005516 engineering process Methods 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims description 33
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 7
- 229910052802 copper Inorganic materials 0.000 claims description 7
- 239000010949 copper Substances 0.000 claims description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 6
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 6
- 239000003990 capacitor Substances 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 5
- 238000010276 construction Methods 0.000 claims description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 4
- 229910052737 gold Inorganic materials 0.000 claims description 4
- 239000010931 gold Substances 0.000 claims description 4
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 229910052763 palladium Inorganic materials 0.000 claims description 3
- 229910052709 silver Inorganic materials 0.000 claims description 3
- 238000004544 sputter deposition Methods 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 238000007740 vapor deposition Methods 0.000 claims description 3
- 239000011248 coating agent Substances 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- 239000004332 silver Substances 0.000 claims description 2
- 238000001465 metallisation Methods 0.000 description 12
- 238000009413 insulation Methods 0.000 description 5
- 238000011161 development Methods 0.000 description 3
- 230000018109 developmental process Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 101100400378 Mus musculus Marveld2 gene Proteins 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000007650 screen-printing Methods 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 229910010293 ceramic material Inorganic materials 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 210000003734 kidney Anatomy 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000001721 transfer moulding Methods 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/66—High-frequency adaptations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48237—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a die pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/85399—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01046—Palladium [Pd]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01068—Erbium [Er]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12042—LASER
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
- H01L2924/19103—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device interposed between the semiconductor or solid-state device and the die mounting substrate, i.e. chip-on-passive
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
Die Erfindung betrifft ein elektronisches Bauteil mit einem Halbleiterchip (4) und einem in seinen elektrischen Werten veränderbaren passiven Bauelement (7). Der Halbleiterchip ist elektrisch leitend mit einer Umverdrahtungsstruktur (8) verbunden, die zusammen mit dem Halbleiterchip sowie mit dem passiven Bauelement von einem Gehäuse (14) aus Kunststoff umschlossen ist. Die Erfindung betrifft zudem ein Verfahren zur Herstellung des elektronischen Bauteils.
Description
Die Erfindung betrifft ein elektronisches Bauteil mit wenig
stens einem Halbleiterchip und ein Verfahren zu seiner Her
stellung gemäß den unabhängigen Ansprüchen.
Elektronische Bauteile mit einem oder mehreren Halbleiter
chips sind meist nicht mit passiven Bauelementen in einem Ge
häuse zusammengefasst, insbesondere wenn das passive Bauele
ment nach der Montage der elektronischen Bauteile auf einer
Leiterplatte noch in seinen elektrischen Werten veränderbar
sein soll. Dies ist bspw. bei Widerständen, Induktivitäten
oder Kapazitäten für Hochfrequenzanwendungen der Fall, die
zum Ausgleich von Toleranzen der elektrischen Eigenschaften
der ihnen zugeordneten Halbleiterschaltungen nach ihrer Ver
schaltung auf ihren endgültigen elektrischen Wert trimmbar
sein sollen. Die Trimmbarkeit nach dem Einbau wird meist da
durch sichergestellt, dass die einstellbaren passiven Bauele
mente räumlich getrennt von den ihnen zugeordneten Halblei
terschaltungen montiert werden und über einen mechanischen
Zugang zum Eingriff und zur Veränderung ihrer elektrischen
Werte verfügen.
Eine Anordnung aus IC-Baustein mit passiven Bauelementen ist
aus der DE 197 28 692 C2 bekannt.
Aufgabe der Erfindung ist es, ein trimmbares passives Bauele
ment mit einem Halbleiterbauelement in möglichst platzsparen
der Weise zu kombinieren.
Diese Aufgabe wird mit dem Gegenstand der unabhängigen An
sprüche gelöst. Merkmale vorteilhafter Weiterbildungen der
Erfindung ergeben sich aus den abhängigen Ansprüchen.
Erfindungsgemäß weist ein elektronisches Bauteil wenigstens
einen Halbleiterchip sowie wenigstens ein mit diesem elek
trisch leitend verbundenes und in seinen elektrischen Werten
veränderbares passives Bauelement auf. Zumindest der wenig
stens eine Halbleiterchip ist elektrisch leitend mit einer
Umverdrahtungsstruktur verbunden, die zusammen mit dem wenig
stens einen Halbleiterchip sowie mit dem wenigstens einen
passiven Bauelement von einem Gehäuse aus Kunststoff um
schlossen ist.
Der Vorteil eines derartigen elektronischen Bauteils liegt
insbesondere in der erzielbaren Kompaktheit des Bauteils so
wie seiner sehr geringen Bauhöhe. Zudem kann auf diese Weise
die Trimmbarkeit des passiven Bauelements nach dem Zusammen
bau ermöglicht werden. Dies kann bspw. auf mechanischem Wege
oder auch mittels eines Lasers erfolgen.
Eine Ausführungsform der Erfindung sieht vor, dass die elek
trisch leitende Umverdrahtungsstruktur eine dreidimensionale
Struktur aufweist, womit erhebliche Vorteile hinsichtlich der
erzielbaren Kompaktheit des Bauteils verbunden sind. Die
elektrisch leitende Schicht der Umverdrahtungsstruktur kann
im wesentlichen Aluminium, Nickel, Gold, Silber, Palladium
und/oder Kupfer aufweisen. Alle diese Metalle eignen sich be
sonders gut zur Herstellung von elektrisch leitenden Verbin
dungen mit minimalem elektrischen Widerstand.
Eine weitere Ausführungsform der Erfindung sieht weiterhin
vor, dass das passive Bauelement mittels zweiter Bonddrähte
elektrisch leitend mit dem Halbleiterchip verbunden ist. Was
im vorliegenden Zusammenhang mit Halbleiterchip bezeichnet
ist, kann auch ein einfaches Halbleiterbauelement, wie bei
spielsweise ein Transistor, ein Feldeffekttransistor oder ei
ne Diode oder dergleichen sein. Der Halbleiterchip kann je
doch auch ein höher integrierter Baustein sein, der über eine
Vielzahl von Kontaktflächen verfügt. Die Umverdrahtungsstruk
tur muss in diesem Fall ebenfalls über eine Vielzahl von Kon
taktanschlussflächen verfügen, die über Bonddrahtverbindungen
oder beispielsweise mittels Flip-Chip-Technik mit den Kontaktflächen
des Halbleiterchips in elektrisch leitender Ver
bindung stehen.
Ebenso kann in einer weiteren Ausführungsform der Erfindung
das passive Bauelement mittels Flip-Chip-Technik elektrisch
leitend mit dem Halbleiterchip verbunden sein, was insbeson
dere den Vorteil einer einfach herstellbaren, äußerst kompak
ten und zuverlässigen Verbindung aufweist.
Das passive Bauelement kann beispielsweise ein einstellbarer
elektrischer Widerstand, ein Kondensator mit veränderbarer
Kapazität oder eine Spule mit veränderbarer Induktivität
sein. Alle diese genannten Kombinationen ermöglichen die Rea
lisierung eines äußerst kompakten Bauteils aus Halbleiterchip
und passiven Bauelement, welches nach der Montage auf seinen
endgültigen Wert einreguliert werden kann.
Vorzugsweise sind gemäß einer weiteren Ausführungsform der
Erfindung der wenigstens eine Halbleiterchip und das wenig
stens eine passive Bauelement durch einen Isolator voneinan
der getrennt. Der Isolator weist vorzugsweise Durchkontakte
auf, die eine elektrisch leitende Verbindung zwischen elek
trischen Anschlüssen des passiven Bauelements und zweiten
Bonddrähten bzw. Kontakthöckern des Halbleiterchips herstel
len.
Ein erfindungsgemäßes Verfahren zur Herstellung eines elek
tronischen Bauteils gemäß einer der zuvor beschriebenen Aus
führungsformen weist folgende Verfahrensschritte auf: Es wird
ein dünnes, metallisches Trägersubstrat bereitgestellt, des
sen Fläche vorzugsweise einem Grundriss eines herzustellenden
elektronischen Bauteils entspricht. Es wird eine Fotofilm
schicht auf das Substrat aufgebracht und belichtet. Anschlie
ßend erfolgt das Entwickeln der Fotofilmschicht, das Auffül
len der entwickelten Bereiche mit einer elektrisch leitenden
Schicht und das Entfernen der Fotofilmschicht, wodurch eine
dreidimensionale Umverdrahtungsstruktur aus den elektrisch
leitenden Schichten gebildet wird. Auf der ersten Oberfläche
des Trägersubstrats wird danach das passive Bauelement, der
Isolator und der Halbleiterchip aufgebracht, wonach elektri
sche Verbindungen zwischen Halbleiterchip, passivem Bauele
ment und Umverdrahtungsstruktur hergestellt werden. Ein Ge
häuse aus Kunststoff wird um den Halbleiterchip, den Isola
tor, das passive Bauelement und die Umverdrahtungsstruktur
angebracht, wonach das Trägersubstrat entfernt wird.
Dieses erfindungsgemäße Verfahren weist den Vorteil auf, dass
damit auf schnelle und rationelle Weise ein äußerst kompaktes
elektronisches Bauteil hergestellt werden kann, welches be
reits über alle erforderlichen Kontakte verfügt. Das elektro
nische Bauteil eignet sich insbesondere zur Montage auf einer
Leiterplatte oder dergleichen.
Eine erste Ausführungsform des erfindungsgemäßen Verfahrens
sieht folgende Verfahrensschritte vor: Nach dem Bereitstellen
des Trägersubstrats wird eine Fotofilmschicht auf der ersten
Oberfläche des Trägersubstrats aufgebracht. Nach dem Belich
ten der Fotofilmschicht mit einer Maske, die Leitungsstruktu
ren abbildet, erfolgt das Entwickeln der Fotofilmschicht, wo
bei die abgebildeten Leitungsstrukturen aus der Fotofilm
schicht entfernt werden. Die entwickelten Bereiche werden mit
einer elektrisch leitenden Schicht aufgefüllt, wonach die Fo
tofilmschicht entfernt wird. Dadurch wird eine dreidimensio
nale Umverdrahtungsstruktur aus den elektrisch leitenden
Schichten gebildet. Das passive Bauelement wird auf der er
sten Oberfläche des Trägersubstrats aufgebracht. Danach wird
der Isolator auf der ersten Oberfläche des Trägersubstrats
aufgebracht, so dass er über dem passiven Bauelement zu Lie
gen kommt.
Danach werden elektrische Verbindungen zwischen ersten bzw.
zweiten Durchkontakten im Isolator und elektrischen Anschlüs
sen des passiven Bauelements hergestellt. Der Halbleiterchip
wird auf dem Isolator aufgebracht, wonach Drahtbondverbindungen
zwischen ersten Kontaktflächen des Halbleiterchips und
ersten Kontaktanschlussflächen der Umverdrahtungsstruktur
hergestellt werden. Es werden anschließend elektrische Ver
bindungen zwischen zweiten Kontaktflächen des Halbleiterchips
und den ersten bzw. zweiten Durchkontakten des Isolators her
gestellt. Schließlich wird ein Gehäuse aus Kunststoff um den
Halbleiterchip, den Isolator, das passive Bauelement und die
Umverdrahtungsstruktur angebracht und das Trägersubstrat un
ter Freilegung von Außenkontaktflächen des elektronischen
Bauteils entfernt.
Mit diesem Verfahren ist der Vorteil verbunden, dass ein kom
paktes und kostengünstiges elektronisches Bauteil hergestellt
werden kann, das wenigstens einen Halbleiterchip sowie wenig
stens ein trimmbares passives Bauelement umfasst.
Als Trägersubstrat eignet sich insbesondere Kupfer, das nach
dem Aufbringen des Gehäuses aus Kunststoff durch Ätzen oder
durch mechanisches Abtragen, wie beispielsweise Schleifen,
entfernt werden kann.
Gemäß einer weiteren Ausführungsform des erfindungsgemäßen
Verfahrens wird für die elektrisch leitende Schicht der Um
verdrahtungsstruktur im Wesentlichen Aluminium, Nickel, Sil
ber, Gold, Palladium und/oder Kupfer verwendet; diese Metalle
verfügen über den Vorteil einer guten elektrischen Leitfähig
keit.
Eine weitere Ausführungsform des erfindungsgemäßen Verfahren
sieht vor, dass die elektrisch leitende Schicht der Umver
drahtungsstruktur mittels Sputtern und/oder Aufdampfen aufge
bracht wird. Das Auffüllen mit der elektrisch leitenden
Schicht kann beispielsweise auch durch Pastendruck oder auf
galvanischem oder chemischem Wege erfolgen. Mit diesen ge
nannten Verfahren können in vorteilhafter Weise auf sehr
schnellem und einfachem Wege komplexe Umverdrahtungsstruktu
ren in elektronischen Bauteilen erzeugt werden.
Das Gehäuse des elektronischen Bauteils kann in vorteilhafter
Weise aus Kunststoff mittels Transfermolding hergestellt wer
den. Dieses Verfahren hat den Vorteil einer einfachen und ko
stengünstigen Herstellbarkeit. Zudem werden dabei die Draht
bondverbindungen geschont und vor dem Abreißen geschützt. So
kann die gesamte, entstandene Struktur, inklusive Halbleiter
chip und Bonddrähten, mit handelsüblicher Pressmasse bzw.
Globe-Top oder Ähnlichem umpresst werden.
Zusammenfassend ergeben sich folgende Aspekte der Erfindung.
Es wird ein Halbleiterbauelement mit einem trimmbaren passi
ven Bauelement in einem flachen "leadless" Gehäuse bereitge
stellt. Diese Anordnung besteht aus einem Halbleiterchip,
welcher auf einem passiven Bauelement (Widerstand, Spule oder
Kondensator) in einem sog. "leadless" Gehäuse positioniert
und kontaktiert wird. Die Justierung des passiven Bauelements
kann nach der Montage erfolgen. Das Gehäuse kann bei entspre
chender Anordnung der Kontakte in zwei Variationen auf eine
Leiterplatte bzw. auf ein Substrat montiert werden.
Die Justierung bzw. das Trimmen des passiven Bauelements kann
beispielweise mittels eines Lasers erfolgen. Dies ist insbe
sondere bei Hochfrequenzanwendungen wünschenswert zur Impe
danz- oder Kapazitätsanpassung, da auf diese Weise Toleranzen
der elektrischen Eigenschaften des Halbleiterchips ausgegli
chen werden können.
Als Herstellverfahren eignet sich beispielsweise folgender
Fertigungsablauf. Mittels Fototechnik und Galvanik wird eine
Metallisierung auf einen Träger (beispielsweise Kupfer) auf
gebracht. Diese Metallisierung kann bei Bedarf eine Treppen
struktur aufweisen, wenn eine Durchkontaktierung erwünscht
ist. Der Träger wird mit einem passiven Bauelement bestückt,
wonach ein Halbleiterchip montiert und kontaktiert wird. Die
se Struktur wird einseitig umspritzt bzw. vergossen. Danach
wird der Träger mittels selektivem Ätzen entfernt, wobei eine
Beschädigung der Metallisierungsstruktur ausgeschlossen ist.
Auf die freiliegenden Kontaktpads kann ggf. eine schützende
Beschichtung, beispielsweise aus Gold, aufgebracht werden.
Zudem kann das passive Bauelement mit einer Isolationsschicht
bedeckt werden, bspw. mit einem Lötstopplack.
In einem alternativen Verfahren kann das passive Bauelement
ebenfalls auf fototechnischem Wege aufgebaut werden, indem
seine Struktur auf maskentechnischem Wege in die Fotofilm
schicht eingebracht und diese Struktur anschließend mit einer
Metallisierung versehen wird. Auf diese Weise lässt sich
bspw. eine Spiralstruktur einer Spule herstellen. Eine weite
re Alternative kann darin bestehen, das Trägersubstrat nicht
vollständig zu entfernen, sondern zur Herstellung des passi
ven Bauelements zu nutzen. So kann bspw. die Spiralstruktur
einer Spule durch selektives Ätzen erzeugt werden.
Ein Widerstand als passives Bauelement kann z. B durch Lami
nieren, mittels Siebdruck, Aufschleudern oder dergl. von ent
sprechendem Material auf das Trägersubstrat aufgebracht wer
den; hierauf wird dann lediglich ein Isolator gesetzt.
Die Erfindung wird nun anhand von Ausführungsformen mit Bezug
lauf die beiliegenden Figuren näher erläutert.
Fig. 1 zeigt eine schematische Schnittansicht eines erfin
dungsgemäßen elektronischen Bauteils.
Fig. 2 zeigt eine schematische Draufsicht auf eine Unter
seite des elektronischen Bauteils gemäß Fig. 1.
Fig. 3 zeigt einen schematischen Detailausschnitt einer
Baugruppe des elektronischen Bauteils.
Fig. 4 zeigt einen weiteren Detailausschnitt eines alter
nativ ausgestalteten elektronischen Bauteils.
Fig. 5 zeigt eine weitere alternative Ausführungsform des
elektronischen Bauteils.
Fig. 6 bis 10 zeigen aufeinander folgende Verfahrens
schritte eines erfindungsgemäßen Verfahrens zur
Herstellung des elektronischen Bauteils.
Fig. 1 zeigt in einer schematischen Schnittansicht ein er
findungsgemäßes elektronisches Bauteil 2, das eine elektrisch
leitende Umverdrahtungsstruktur 8, eine Baugruppe aus Halb
leiterchip 4, Isolator 5 und passivem Bauelement 7 sowie ein
umhüllendes Gehäuse 14 umfasst.
Die Umverdrahtungsstruktur 8 umfasst wenigstens zwei Säulen
81, die im gezeigten Ausführungsbeispiel jeweils oben und un
ten aus dem Gehäuse 14 ragen und dort jeweils erste bzw.
zweite Außenkontaktflächen 83 bzw. 84 bilden. Die Säulen 81
sind an Kontaktanschlussflächen 82 jeweils mittels erster
Bonddrähte 12 mit ersten Kontaktflächen 43 des Halbleiter
chips 4 elektrisch leitend verbunden. Diese ersten Bonddrähte
12 sind im Gehäuse 14 eingebettet. Je nach Integrationsgrad
des Halbleiterchips 4 kann die Umverdrahtungsstruktur 8 aus
den gezeigten, wenigen Bestandteilen (Säulen 81) oder auch
aus einer Vielzahl von Umverdrahtungsleitungen bestehen, die
ggf. in einer dreidimensionalen Struktur verlaufen können. So
kann der Halbleiterchip 4 beispielsweise über eine Vielzahl
von ersten bzw. zweiten Kontaktflächen 43, 44 verfügen, die
über eine gleiche Anzahl von ersten Bonddrähten 12 mit ent
sprechenden Kontaktanschlussflächen 82 einer hochintegrierten
Umverdrahtungsstruktur 8 elektrisch leitend verbunden sind.
Das teilweise aus den Gehäuse 14 hinausragende passive Bau
element 7 liegt an einem Isolator 5 an, der über zwei erste
Durchkontakte 51 verfügt. Auf der dem passiven Bauelement 7
gegenüber liegenden Seite des Isolators 5 ist der Halbleiter
chip 4 angeordnet, der im gezeigten Ausführungsbeispiel mit
seiner passiven Rückseite 42 auf dem Isolator 5 aufliegt. Auf
seiner der passiven Rückseite 42 gegenüberliegenden aktiven
Vorderseite 41 weist der Halbleiterchip 4 erste Kontaktflä
chen 43 auf, die über zweite Bonddrähte 13 mit den ersten
Durchkontakten 51 des Isolators 5 in elektrisch leitender
Verbindung stehen.
Der Isolator 5 kann bspw. eine Keramikscheibe oder ein Kera
mikblock mit entsprechenden Durchkontaktierungen sein. Ebenso
kann als Isolator 5 eine strukturierte Fotolackschicht einge
setzt werden.
Weiterhin ist an der Unterseite des Gehäuses 14 eine Isolati
onsschicht 16 aufgebracht, die das passive Bauelement 7 be
deckt, jedoch die ersten Außenkontaktflächen 83 frei lässt.
Als derartige Isolationsschicht 16 kommt bspw. ein Löt
stopplack in Frage.
Fig. 2 zeigt in einer schematischen Draufsicht eine Unter
seite des elektronischen Bauteils 2 gemäß Fig. 1. Erkennbar
sind hierbei die die Säulen 81 abschließenden ersten Außen
kontaktflächen 83, die sich jeweils in linken bzw. in rechten
Bereichen des Gehäuses 14 befinden. Die Säulen 81 aus Metall
oder elektrisch leitendem Kunststoff stehen über zweite Bond
drähte 13 in elektrisch leitender Verbindung mit dem Halblei
terchip 4, der hier durch eine unterbrochene Linie angedeutet
ist. Das passive Bauelement 7 ist als spiralförmige Struktur
angedeutet und kann beispielsweise eine Spule 75, ein Konden
sator 72 oder ein Widerstand 71 sein. Die Unterseite des ge
samten Gehäuses 14 ist von der Isolationsschicht 16 bedeckt,
die lediglich die ersten Außenkontaktflächen 83 frei lässt.
Fig. 3 zeigt einen schematischen Detailausschnitt der Bau
gruppe, bestehend aus Halbleiterchip 4, Isolator 5 und passi
vem Bauelement 7. Erkennbar sind hierbei insbesondere die
Bondverbindungen zwischen Halbleiterchip 4 und Isolator 5,
die mittels zweiten Bonddrähten 13 gebildet werden. Der
block- oder scheibenförmige Isolator 5 trennt den Halbleiter
chip 4 vom passiven Bauelement 7.
Fig. 4 zeigt in einem weiteren Detailausschnitt eine alter
native Verbindungstechnik, bei der der Halbleiterchip 4 mit
dem Isolator 5 mittels Flip-Chip-Technik elektrisch leitend
verbunden ist. Dabei weist der Halbleiterchip 4 Kontakthöcker
11 auf zweiten Kontaktflächen 44 auf, die auf seiner aktiven
Vorderseite 41 angeordnet sind. In diesem Fall ist die aktive
Vorderseite 41 des Halbleiterchips 4 dem Isolator 5 zuge
wandt. Die Kontakthöcker 11 liegen auf dritten Kontaktflächen
53 des Isolators 5 auf, die mit den ersten Durchkontakten 51
in Verbindung stehen.
Die Anordnung des passiven Bauelements 7 entspricht hierbei
den bereits zuvor beschriebenen Ausführungen.
Fig. 5 zeigt in einem weiteren Detaillausschnitt eine bei
spielhafte Gestaltung des passiven Bauelements 7 als Konden
sator 72. Dieser umfasst ein Dielektrikum 77, auf dessen bei
den Seiten jeweils eine erste bzw. zweite Metallisierung 73
bzw. 74 angeordnet ist. Auf der ersten Metallisierung 73 ist
mit seiner passiven Rückseite 72 der Halbleiterchip 4 aufge
setzt. Die zweite Metallisierung 74 befindet sich auf der der
ersten Metallisierung 73 gegenüberliegenden Seite des Dielek
triums 77.
Das erfindungsgemäße Verfahren zur Herstellung des elektroni
schen Bauteils 2 wird anhand der schematischen Darstellungen
der Fig. 6 bis 10 illustriert.
Fig. 6 zeigt ein dünnes, metallisches Trägersubstrat 6 aus
Kupfer oder dergleichen, auf dem bereits eine Umverdrahtungs
struktur 8 aufgebracht ist. Die Fläche des Trägersubstrats 6
entspricht vorzugsweise dem Grundriss des herzustellenden
elektronischen Bauteils 2. Auf eine erste Oberfläche 61 des
Trägersubstrats 6 wird eine Fotofilmschicht aufgebracht, die
anschließend mit einer Maske belichtet wird, welche die ge
wünschten Leitungsstrukturen der Umverdrahtungsstruktur ab
bildet. Die Fotofilmschicht wird entwickelt, wobei die abgebildeten
Leitungsstrukturen entfernt werden. Danach erfolgt
das Auffüllen der entwickelten Bereiche mit einer elektrisch
leitenden Schicht, wonach die Fotofilmschicht entfernt wird.
Das Auffüllen kann beispielsweise auf galvanischem oder che
mischem Wege erfolgen. Ebenso möglich sind physikalische Ver
fahren wie Sputtern oder Aufdampfen. Auf diese Weise entsteht
eine dreidimensionale Umverdrahtungsstruktur 8 aus den elek
trisch leitenden Schichten, wie in Fig. 6 in einem ersten
Prozessschritt dargestellt ist.
Fig. 7 zeigt einen weiteren Verfahrensschritt, bei dem das
hier nicht erkennbare passive Bauelement 7, der Isolator 5
sowie der Halbleiterchip 4 auf die erste Oberfläche des Trä
gersubstrats 6 aufgebracht wird. Es sind zudem bereits die
elektrischen Verbindungen zwischen Halbleiterchip 4 und Iso
lator 5 über zweite Bonddrähte 13 sowie zwischen Halbleiter
chip 4 und Umverdrahtungsstruktur 8 mittels erster Bonddräh
te 12 erkennbar.
Fig. 8 verdeutlicht den nächsten Prozessschritt, bei dem auf
die erste Oberfläche 61 des Trägersubstrats 6 unter Ein
schluss der Umverdrahtungsstruktur 8 sowie der Bauteile 4, 5,
7 ein Gehäuse 14 aus Kunststoff aufgebracht ist.
Fig. 9 zeigt einen nachfolgenden Prozessschritt, bei dem das
Trägersubstrat 6 entfernt ist. Das passive Bauelement 7 ist
hierbei von unten zugänglich und kann in seinen Werten ju
stiert werden, was durch den Pfeil angedeutet ist. Die Säu
len 81 der Umverdrahtungsstruktur 8 sind an der Unterseite
des Gehäuses 14 mit ersten Außenkontaktflächen 83 und an der
Oberseite des Gehäuses mit zweiten Außenkontaktflächen 84
versehen. Das elektronische Bauteil 2 kann somit wahlweise
von beiden Seiten her auf einer Leiterplatte oder dergleichen
montiert werden.
Fig. 10 verdeutlicht schließlich einen letzten Prozess
schritt, bei dem die gesamte Unterseite des elektronischen
Bauteils 2 unter Freilassung der ersten Außenkontaktflächen
83 mit einer Isolationsschicht 16 bedeckt ist. Diese bedeckt
zudem das passive Bauelement 7, welches dadurch an einer wei
teren Verstellung seiner elektrischen Werte geändert wird.
Alternativ zur Montage eines fertigen passiven Bauelements 7
kann dieses auf galvanischem Wege aufgebaut werden. Hierzu
wird die Struktur des gewünschten Bauelements ebenfalls auf
fototechnischem Wege auf das Trägersubstrat 6 aufgebracht,
wonach diese freigelegten Bereiche mit einer Metallisierung
versehen werden. Auf diese Weise kann bspw. eine Spiralstruk
tur einer Spule erzeugt werden, auf die anschließend der Iso
lator 5 aufgebracht wird. Die weiteren Verfahrensschritte
entsprechen den zuvor beschriebenen.
In einer weiteren Alternative kann das Trägersubstrat selbst
als Metallisierung bspw. für eine Spuleninduktivität verwen
det werden. Zu diesem Zweck wird nach Fertigstellung des Ge
häuses 14 nicht das gesamte Trägersubstrat 6 entfernt, son
dern es wird durch selektives Ätzen ein passives Bauelement 7
übrig gelassen, welches bereits mit den Durchkontakten des
Isolators 5 verbunden ist.
Die Herstellung eines elektrischen Widerstandes 71 kann bspw.
durch Aufbringen (z. B. Laminieren, Siebdruck, Aufschleudern
oder dergl.) von entsprechend geeignetem Material (sogenannte
Widerstandspaste) erfolgen. Hierauf wird dann der Isolator 5
gesetzt (Keramikmaterial) bzw. aufgebracht (z. B. strukturier
te Fotolackschicht mit Durchkontakten).
2
elektronisches Bauteil
4
Halbleiterchip
41
aktive Vorderseite
42
passive Rückseite
43
erste Kontaktfläche
44
zweite Kontaktfläche
5
Isolator
51
erster Durchkontakt
52
zweiter Durchkontakt
53
dritte Kontaktfläche
6
Trägersubstrat
61
erste Oberfläche
62
zweite Oberfläche
7
passives Bauelement
71
elektrischer Widerstand
72
Kondensator
73
erste Metallisierung
74
zweite Metallisierung
75
Spule
76
elektrischer Anschluss
77
Dielektrikum
8
Umverdrahtungsstruktur
81
Säule
82
Kontaktanschlussfläche
83
erste Außenkontaktfläche
84
zweite Außenkontaktfläche
10
Außenkontakt
11
Kontakthöcker
12
erster Bonddraht
13
zweiter Bonddraht
14
Gehäuse
16
Isolationsschicht
Claims (16)
1. Elektronisches Bauteil mit wenigstens einem Halbleiter
chip (4) sowie wenigstens einem mit diesem elektrisch
leitend verbundenen und in seinen elektrischen Werten
veränderbaren (trimmbaren) passiven Bauelement (7), wobei zumindest
der wenigstens eine Halbleiterchip (4) elektrisch lei
tend mit einer Umverdrahtungsstruktur (8) verbunden ist,
die zusammen mit dem wenigstens einen Halbleiterchip (4)
sowie mit dem wenigstens einen passiven Bauelement (7)
von einem Gehäuse (14) aus Kunststoff umschlossen ist.
2. Elektronisches Bauteil nach Anspruch 1,
dadurch gekennzeichnet, dass
die elektrisch leitende Umverdrahtungstruktur (8) eine
dreidimensionale Struktur aufweist.
3. Elektronisches Bauteil nach Anspruch 1 oder 2,
dadurch gekennzeichnet, dass
das passive Bauelement (7) mittels zweiter Bonddrähte
(13) elektrisch leitend mit dem Halbleiterchip (4) ver
bunden ist.
4. Elektronisches Bauteil nach Anspruch 1 oder 2,
dadurch gekennzeichnet, dass
das passive Bauelement (7) mittels Flip-Chip-Technik
elektrisch leitend mit dem Halbleiterchip (4) verbunden
ist.
5. Elektronisches Bauteil nach einem der vorstehenden An
sprüche,
dadurch gekennzeichnet, dass
das passive Bauelement (7) ein einstellbarer elektri
scher Widerstand (71) ist.
6. Elektronisches Bauteil nach einem der Ansprüche 1 bis 4,
dadurch gekennzeichnet, dass
das passive Bauelement (7) ein Kondensator (72) mit ver
änderbarer Kapazität ist.
7. Elektronisches Bauteil nach einem der Ansprüche 1 bis 4,
dadurch gekennzeichnet, dass
das passive Bauelement (7) eine Spule (75) mit veränder
barer Induktivität ist.
8. Elektronisches Bauteil nach einem der vorstehenden An
sprüche,
dadurch gekennzeichnet, dass
der wenigstens eine Halbleiterchip (4) und das wenig
stens eine passive Bauelement (7) durch einen Isolator
(5) voneinander getrennt sind.
9. Verfahren zur Herstellung eines elektronischen Bauteils
mit wenigstens einem Halbleiterchip (4) sowie wenigstens
einem mit diesem elektrisch leitend verbundenen und in
seinen elektrischen Werten veränderbaren passiven Bau
element (7), wobei zumindest der wenigstens eine Halb
leiterchip (4) elektrisch leitend mit einer Umverdrah
tungsstruktur (8) verbunden ist, die zusammen mit dem
wenigstens einen Halbleiterchip (4) sowie mit dem wenig
stens einen passiven Bauelement (7) von einem Gehäuse
(14) aus Kunststoff umschlossen ist, und wobei das Ver
fahren folgende Verfahrensschritte aufweist:
- - Bereitstellen eines dünnen metallischen Trägersub strats (6), dessen Fläche einem Grundriss eines herzustellenden elektronischen Bauteils (2) ent spricht,
- - Aufbringen und Belichten einer Fotofilmschicht auf einer ersten Oberfläche (61) des Trägersubstrats (6),
- - Entwickeln der Fotofilmschicht, Auffüllen der ent wickelten Bereiche mit einer elektrisch leitenden Schicht und
- - Entfernen der Fotofilmschicht, wodurch eine dreidi mensionale Umverdrahtungsstruktur (8) aus den elek trisch leitenden Schichten gebildet wird,
- - Aufbringen des passiven Bauelements (7), des Isola tors (5) und des Halbleiterchips (4) auf der ersten Oberfläche (61) des Trägersubstrats (6),
- - Herstellen von elektrischen Verbindungen zwischen Halbleiterchip (4), passivem Bauelement und Umver drahtungsstruktur (8),
- - Anbringen eines Gehäuses (14) aus Kunststoff um den Halbleiterchip (4), den Isolator (5), das passive Bauelement (7) und die Umverdrahtungsstruktur (8),
- - Entfernen des Trägersubstrats (6).
10. Verfahren nach Anspruch 9,
dadurch gekennzeichnet, dass
das Verfahren folgende Verfahrensschritte aufweist:
- - Bereitstellen eines dünnen metallischen Trägersub strats (6), dessen Fläche einem Grundriss eines herzustellenden elektronischen Bauteils (2) ent spricht,
- - Aufbringen einer Fotofilmschicht auf einer ersten Oberfläche (61) des Trägersubstrats (6),
- - Belichten der Fotofilmschicht mit einer Maske, die Leitungsstrukturen abbildet,
- - Entwickeln der Fotofilmschicht, wobei die abgebil deten Leitungsstrukturen aus der Fotofilmschicht entfernt werden,
- - Auffüllen der entwickelten Bereiche mit einer elek trisch leitenden Schicht und
- - Entfernen der Fotofilmschicht, wodurch eine dreidi mensionale Umverdrahtungsstruktur (8) aus den elek trisch leitenden Schichten gebildet wird,
- - Aufbringen des passiven Bauelements (7) auf der er sten Oberfläche (61) des Trägersubstrats (6),
- - Aufbringen eines Isolators (5) auf der ersten Ober fläche (61) des Trägersubstrats (6) und über dem passiven Bauelement (7) unter Herstellung elektri scher Verbindungen zwischen ersten bzw. zweiten Durchkontakten (51 bzw. 52) im Isolator (5) und elektrischen Anschlüssen (74) des passiven Bauele ments (7),
- - Aufbringen des Halbleiterchips (4) auf dem Isolator (5),
- - Herstellen von Drahtbondverbindungen zwischen er sten Kontaktflächen (43) des Halbleiterchips (4) und ersten Kontaktanschlussflächen (82) der Umver drahtungsstruktur (8) und
- - Herstellen von elektrischen Verbindungen zwischen zweiten Kontaktflächen (44) des Halbleiterchips (4) und den ersten bzw. zweiten Durchkontakten (51 bzw. 52) des Isolators (5),
- - Anbringen eines Gehäuses (14) aus Kunststoff um den Halbleiterchip (4), den Isolator (5), das passive Bauelement (7) und die Umverdrahtungsstruktur (8),
- - Entfernen des Trägersubstrats (6) unter Freilegung von Außenkontaktflächen (83) des elektronischen Bauteils (4).
11. Verfahren nach Anspruch 9 oder 10,
dadurch gekennzeichnet, dass
für das metallische Trägersubstrat (6) im Wesentlichen
Kupfer verwendet wird.
12. Verfahren nach einem der Ansprüche 9 bis 11,
dadurch gekennzeichnet, dass
für die elektrisch leitende Schicht der Umverdrahtungs
struktur (8) im Wesentlichen Aluminium, Nickel, Silber,
Gold, Palladium und/oder Kupfer verwendet wird.
13. Verfahren nach einem der Ansprüche 9 bis 12,
dadurch gekennzeichnet, dass
die elektrisch leitende Schicht der Umverdrahtungsstruktur
(8) mittel Sputtern und/oder Aufdampfen aufgebracht
wird.
14. Verfahren nach einem der Ansprüche 9 bis 12,
dadurch gekennzeichnet, dass
die elektrisch leitende Schicht der Umverdrahtungsstruk
tur (8) mittel galvanischer oder chemischer Beschichtung
aufgebracht wird.
15. Verfahren nach einem der Ansprüche 9 bis 14,
dadurch gekennzeichnet, dass
das metallische Trägersubstrat (6) nach dem Aufbringen
des Gehäuses (14) aus Kunststoff durch Ätzen entfernt
wird.
16. Verfahren nach einem der Ansprüche 9 bis 15 zur Herstel
lung eines elektronischen Bauteils (2) gemäß wenigstens
einem der Ansprüche 1 bis 8.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10144462A DE10144462C1 (de) | 2001-09-10 | 2001-09-10 | Elektronisches Bauteil mit wenigstens einem Halbleiterchip und Verfahren zu seiner Herstellung |
US10/238,940 US6784551B2 (en) | 2001-09-10 | 2002-09-10 | Electronic device having a trimming possibility and at least one semiconductor chip and method for producing the electronic device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10144462A DE10144462C1 (de) | 2001-09-10 | 2001-09-10 | Elektronisches Bauteil mit wenigstens einem Halbleiterchip und Verfahren zu seiner Herstellung |
Publications (1)
Publication Number | Publication Date |
---|---|
DE10144462C1 true DE10144462C1 (de) | 2002-11-28 |
Family
ID=7698454
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10144462A Expired - Fee Related DE10144462C1 (de) | 2001-09-10 | 2001-09-10 | Elektronisches Bauteil mit wenigstens einem Halbleiterchip und Verfahren zu seiner Herstellung |
Country Status (2)
Country | Link |
---|---|
US (1) | US6784551B2 (de) |
DE (1) | DE10144462C1 (de) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102004029200A1 (de) * | 2004-06-16 | 2006-01-12 | Infineon Technologies Ag | Verfahren zur Herstellung eines Gehäuses für eine elektronische Schaltung sowie ein Substrat für ein Gehäuse |
US8482135B2 (en) | 2006-07-03 | 2013-07-09 | Infineon Technologies Ag | Method for producing a component and device having a component |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10224124A1 (de) * | 2002-05-29 | 2003-12-18 | Infineon Technologies Ag | Elektronisches Bauteil mit äußeren Flächenkontakten und Verfahren zu seiner Herstellung |
US20060134828A1 (en) * | 2004-12-17 | 2006-06-22 | Texas Instruments Incorporated | Package that integrates passive and active devices with or without a lead frame |
US7941515B2 (en) * | 2006-01-13 | 2011-05-10 | Cisco Technology, Inc. | Applying a filter set to information provided to a subscribing client |
DE102006058068B4 (de) * | 2006-12-07 | 2018-04-05 | Infineon Technologies Ag | Halbleiterbauelement mit Halbleiterchip und passivem Spulen-Bauelement sowie Verfahren zu dessen Herstellung |
US8304923B2 (en) * | 2007-03-29 | 2012-11-06 | ADL Engineering Inc. | Chip packaging structure |
US7759135B2 (en) * | 2008-09-30 | 2010-07-20 | Infineon Technologies Ag | Method of forming a sensor node module |
US9070642B2 (en) | 2011-09-14 | 2015-06-30 | Infineon Technologies Ag | Electronic module |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19728692C2 (de) * | 1997-07-04 | 2002-04-11 | Infineon Technologies Ag | IC-Baustein mit passiven Bauelementen |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4426774A (en) * | 1980-04-07 | 1984-01-24 | Cts Corporation | Process for producing a circuit module |
US5468681A (en) * | 1989-08-28 | 1995-11-21 | Lsi Logic Corporation | Process for interconnecting conductive substrates using an interposer having conductive plastic filled vias |
US5912507A (en) * | 1998-02-04 | 1999-06-15 | Motorola, Inc. | Solderable pad with integral series termination resistor |
US6108212A (en) * | 1998-06-05 | 2000-08-22 | Motorola, Inc. | Surface-mount device package having an integral passive component |
-
2001
- 2001-09-10 DE DE10144462A patent/DE10144462C1/de not_active Expired - Fee Related
-
2002
- 2002-09-10 US US10/238,940 patent/US6784551B2/en not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19728692C2 (de) * | 1997-07-04 | 2002-04-11 | Infineon Technologies Ag | IC-Baustein mit passiven Bauelementen |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102004029200A1 (de) * | 2004-06-16 | 2006-01-12 | Infineon Technologies Ag | Verfahren zur Herstellung eines Gehäuses für eine elektronische Schaltung sowie ein Substrat für ein Gehäuse |
DE102004029200B4 (de) * | 2004-06-16 | 2006-10-19 | Infineon Technologies Ag | Verfahren zur Herstellung einer elektronischen Schaltung sowie ein Substrat für eine elektronische Schaltung |
US7468549B2 (en) | 2004-06-16 | 2008-12-23 | Infineon Technologies Ag | Method for producing a package for an electronic circuit and a substrate for a package |
US8482135B2 (en) | 2006-07-03 | 2013-07-09 | Infineon Technologies Ag | Method for producing a component and device having a component |
US8872314B2 (en) | 2006-07-03 | 2014-10-28 | Infineon Technologies Ag | Method for producing a component and device comprising a component |
Also Published As
Publication number | Publication date |
---|---|
US20030057446A1 (en) | 2003-03-27 |
US6784551B2 (en) | 2004-08-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE10201781B4 (de) | Hochfrequenz-Leistungsbauteil und Hochfrequenz-Leistungsmodul sowie Verfahren zur Herstellung derselben | |
DE10148042B4 (de) | Elektronisches Bauteil mit einem Kunststoffgehäuse und Komponenten eines höhenstrukturierten metallischen Systemträgers und Verfahren zu deren Herstellung | |
DE10250538B4 (de) | Elektronisches Bauteil als Multichipmodul und Verfahren zu dessen Herstellung | |
DE69838053T2 (de) | Elektronische Schaltung, insbesondere für implantierbare aktive medizinische Vorrichtung, wie ein Herzstimulator oder -defibrillator, und deren Herstellungsmethode | |
DE10045043B4 (de) | Halbleiterbauteil und Verfahren zu dessen Herstellung | |
DE10137184A1 (de) | Elektronisches Bauteil mit einem Kunststoffgehäuse und Verfahren zu seiner Herstellung | |
DE4027072C2 (de) | Halbleiteranordnung | |
DE69034095T2 (de) | Verfahren zur Herstellung einer mehrschichtigen hybriden Schaltung | |
DE102005043557A1 (de) | Halbleiterbauteil mit Durchkontakten zwischen Oberseite und Rückseite und Verfahren zur Herstellung desselben | |
DE19801312A1 (de) | Halbleiterbauelement mit mehreren Substratlagen und zumindest einem Halbleiterchip und einem Verfahren zum Herstellen eines solchen Halbleiterbauelementes | |
DE102008003952A1 (de) | Mikrominiatur-Umrichter | |
DE10144467B4 (de) | Elektronisches Sensorbauteil und Verfahren zu seiner Herstellung | |
DE69524724T2 (de) | Elektronische schaltungspackung | |
DE102005003125A1 (de) | Elektrische Schaltung und Verfahren zur Herstellung einer elektrischen Schaltung | |
DE102018205670A1 (de) | Hermetisch abgedichtete Moduleinheit mit integrierten Antennen | |
DE10144462C1 (de) | Elektronisches Bauteil mit wenigstens einem Halbleiterchip und Verfahren zu seiner Herstellung | |
DE19808986A1 (de) | Halbleiterbauelement mit mehreren Halbleiterchips | |
DE10308928B4 (de) | Verfahren zum Herstellen freitragender Kontaktierungsstrukturen eines ungehäusten Bauelements | |
DE69734426T2 (de) | Filmkapazität und Halbleiterpackung oder Anordnung damit | |
DE102016211968A1 (de) | Elektronisches Bauteil und Verfahren zum Herstellen eines elektronischen Bauteils | |
US8324727B2 (en) | Low profile discrete electronic components and applications of same | |
DE4443424B4 (de) | Anordnungen aus einem mehrschichtigen Substrat und einem Leistungselement und Verfahren zu ihrer Herstellung | |
DE10146854B4 (de) | Elektronisches Bauteil mit wenigstens einem Halbleiterchip und Verfahren zur Herstellung eines elektronischen Bauteils mit wenigstens einem Halbleiterchip | |
DE19747177C2 (de) | Gehäustes Bauelement und Verfahren zu dessen Herstellung | |
DE102015120647B4 (de) | Elektrisches Bauelement mit dünner Lot-Stopp-Schicht und Verfahren zur Herstellung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8100 | Publication of patent without earlier publication of application | ||
D1 | Grant (no unexamined application published) patent law 81 | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |